KR20030074866A - 배전 자동화용 개폐기기의 선로고장 제어장치 - Google Patents

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Abstract

본 발명은 배전 자동화용 개폐기기의 선로고장 제어장치에 관한 것으로, 부하단으로부터 전압/전류 신호를 받아 일정한 전압으로 변환하여 출력하는 전압/전류 입력부와, 상기 전압/전류 입력부의 출력 신호를 받아서 고장 전류를 판단하고 각종 전력 요소로 실시간으로 연산하여 전송하는 고장점 판단 디지털 신호 처리부와, 어드레스 디코더(Decoder) 기능을 하는 중앙처리부와, 상기 중앙처리부의 명령을 받아서 상기 고장점 판단 디지털 신호 처리부와 직접메모리접근(DMA) 방식으로 통신하는 메인 디지털 신호 처리부와, 상기 중앙처리부로부터의 인에이블 신호에 의하여 상기 메인 디지털 신호 처리부와 상위 시스템간 데이터 통신을 하도록 하는 통신부와, 상기 중앙처리부로부터 각종 연산 결과값, 신호 입력 상태 및 출력 데이터를 받아 표시하는 표시부를 포함하여 구성된다.

Description

배전 자동화용 개폐기기의 선로고장 제어장치{Device for Controlling a Line Defect of a Switching for Automatic Power Distribution}
본 발명은 배전계통의 자동화 개폐기의 단말장치에 관한 것으로 특히, 배전 계통의 전압과 전류를 계측, 연산, 표시하는 디지털 시그널 프로세서(Digital Signal Processor)간 통신에서 신뢰성 및 속도를 향상시키기 위한 배전 자동화용 개폐기기의 선로고장 제어 장치에 관한 것이다.
일반적으로, 배전계통의 자동화 개폐기의 단말장치는 부하단의 전압과 전류를 검출하여 고장 전류 연산에 의한 고장점(FI : Fault Indicator)을 실시간으로 판단하여 상위 시스템(System)으로 전송한 후, 배전 자동화 알고리즘(Algorithm)에 의한 수행 명령이 단말장치에 전달되면 단말장치는 자체 통신 및 고장 판단 알고리즘으로 고장 구간을 분리/복귀하는 역할을 수행한다. 이때, 계측 데이터를 수집하여 연산을 하는 프로세서(Processor)와 이를 처리하여 상위로 전달하는 프로세서간의 외란(노이즈(noise) 및 서지(surge) 성분)에 의한 정보의 오류 없이 정확하고 신뢰성 있는 데이터(Data) 교환이 가장 중요하며, 고속의 데이터 전송이 필요하다.
도 1은 종래 기술에 따른 선로고장 제어 장치를 나타낸 블록도이다.
종래의 선로고장 제어 장치는 도 1에 도시된 바와 같이, 전압/전류 입력부(11)와, 고장점 판단 CPU부(12)와, 메인 CPU부(13)와, 듀얼포트램(Dual Port RAM)부(14)와, 통신부(15)와, 표시부(16)로 구성된다.
상기 전압/전류 입력부(11)는 CT/PT(Current Transformer/Power Transformer) 회로로 구성되어, 부하단의 전압/전류 신호를 받아서 2차 소신호로 필터링(Filtering)하여 일정한 전압으로 변환하여 출력한다. 그리고, 상기 고장점 판단 CPU부(12)는 상기 전압/전류 입력부(11)로부터의 전압을 입력받아 고장점 판단을 위한 계측 데이터(Data)를 메인 CPU부(13)에 전송한다.
상기 계측 데이터는 전류이며, 전류의 크기로 고장점을 판단하므로 전류의 계측 데이터를 메인 CPU부(13)에 정확히 전송해야 하며, 이와 같은 계측 데이터의 전송을 위하여 비트 전송 단위의 시리얼(Serial) 통신(Tx, Rx 신호를 이용)을 이용한다. 즉, 고장점 판단 CPU부(12)와, 메인 CPU부(13)는 시리얼 통신을 이용하여 데이터를 교환하는 것이다.
그리고, 상기 통신부(15)는 상기 메인 CUP부(13)로 수집된 데이터를 상위 시스템으로 전송한다. 이때, 상기 통신부(15)와 메인 CPU부(13) 사이의 전달 매개체는 듀얼포트램부(14)이다.
상기 듀얼포트램부(14)는 메인 CPU부(13)와 통신부(15)가 어드레스(A0~A10) 및 데이터(D0~D7)를 서로 교환하도록, 약속된 영역에 코멘드(Commend)와 데이터(Data)를 라이트(Write)한 후, 상대방측에 인터럽트(Interrupt)(INTa, INTb)를 야기하여 상대방측으로 하여금 인터럽트를 인식하여 데이터를 리드(Read) 할 수 있도록 해주는 역할을 한다. 이때, 상기 어드레스 및 데이터는 각각 어드레스 버스(Bus) 및 데이터 버스를 통해 전송된다.
즉, 상위에서 통신부(15)가 데이터를 수신한 경우 인터럽트(INTa)를 발생시키면 메인 CPU부(13)는 듀얼포트램부(14)의 지정된 영역으로부터 코멘드와 데이터를 리드하여 분석, 처리하게 된다.
마찬가지로, 통신부(15)가 메인 CPU부(13)의 인터럽트(INTb)를 인식하면 전송되어 온 코멘드와 데이터를 분석, 처리하게 된다.
따라서, 듀얼포트램부(14)에 데이터가 존재하여도 상대방의 인터럽트를 서로 인식시키지 못할 경우 상대방은 데이터를 취하지 못하게되고, 상대방이 필요할 때에만 듀얼포트램부(14)의 데이터를 리드/라이트할 수 있다.
따라서, 상기와 같은 종래 기술에 따른 배전 자동화용 개폐기기의 선로고장 제어장치는 다음과 같은 문제점이 있다.
첫째, 메인 CPU부와 통신부 사이의 데이터 전송이 외부 요인에 대해서 무조건적으로 동작하는 데이터 버스를 통해 이루어지므로, 정상적인 프로세서의 동작 수행에 따른 것이 아닌 외부의 요인(서지(Surge)나 노이즈(Noise) 등)에 의해서 인터럽트가 발생되면 서로가 요구하지 않은 방향으로 데이터가 전송되는 오동작이 유발될 수 있으므로 신뢰성이 저하된다.
둘째, 인터럽트에 의해서만 서로의 데이터를 주고받아 처리하며, 비트 전송 방식의 시리얼 통신으로 데이터를 전송하므로 동작 속도가 느리다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 데이터 전송의 신뢰성 향상과 고속의 데이터 전송을 실현하기 위한 배전 자동화용 개폐기의 선로고장 제어장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 선로고장 제어 장치를 나타낸 블록도
도 2는 본 발명의 실시예에 따른 선로고장 제어 장치를 나타낸 블록도
도 3은 본 발명에서 고장점 판단 DSP(Digital Signal Processor)부와, 메인 DSP부간의 DMA(Direct Memory Access) 통신 데이터 전송 개념도
도면의 주요 부분에 대한 부호 설명
21 : 전압/전류 입력부 22 : 고장점 판단 DSP부
23 : 메인 DSP부 24 : CPU부
25 : 통신부 26 : 표시부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 배전 자동화용 개폐기의 선로고장 제어장치는 부하단으로부터 전압/전류 신호를 받아 일정한 전압으로 변환하여 출력하는 전압/전류 입력부와, 상기 전압/전류 입력부의 출력 신호를 받아서 고장 전류를 판단하고 각종 전력 요소로 실시간으로 연산하여 전송하는 고장점 판단 디지털 신호 처리부와, 어드레스 디코더(Decoder) 기능을 하는 중앙처리부와, 상기 중앙처리부의 명령을 받아서 상기 고장점 판단 디지털 신호 처리부와 직접메모리접근(DMA) 방식으로 통신하는 메인 디지털 신호 처리부와, 상기 중앙처리부로부터의 인에이블 신호에 의하여 상기 메인 디지털 신호 처리부와 상위 시스템간 데이터 통신을 하도록 하는 통신부와, 상기 중앙처리부로부터 각종 연산 결과값, 신호 입력 상태 및 출력 데이터를 받아 표시하는 표시부를 포함하여 구성됨을 특징으로 한다.
보다 상세하게는, 상기 고장점 판단 디지털 신호 처리부와 메인 디지털 신호 처리부 사이에는 상기 중앙처리부와는 별도로 전용의 데이터 버스가 구비되도록 하는 것을 특징으로 한다.
보다 상세하게는, 상기 고장점 판단 디지털 신호 처리부와 메인 디지털 신호 처리부 사이에 통신 드라이버를 더 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 배전 자동화용 개폐기기의 선로고장 제어장치를 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 선로고장 제어 장치를 나타낸 블록도이다.
본 발명에 따른 배전 자동화용 개폐기기의 선로고장 제어장치는 도 2에 도시된 바와 같이, 부하단으로부터 전압/전류 신호를 받아 일정한 전압으로 변환하여 출력하는 전압/전류 입력부(21)와, 상기 전압/전류 입력부(21)의 출력 신호를 받아서 고장 전류를 판단하고 각종 전력 요소로 실시간으로 연산하여 전송하는 전용 디지털 신호 처리기(Digital Signal Processor : DSP)인 고장점 판단 DSP부(22)와, 어드레스 디코더(Decoder) 기능을 하는 CPU부(24)와, 상기 CPU부(24)의 명령을 받아서 상기 고장점 판단 DSP부(22)와 DMA(Direct Memory Access) 통신으로 데이터를 교환하는 메인 DSP부(23)와, 상위 시스템과 통신하는 통신부(25)와, 데이터 버스를통하여 상기 CPU부(24)로부터 각종 연산 결과값, 신호 입력 상태 및 출력 데이터를 받아 표시하는 표시부(26)로 구성된다.
상기 고장점 판단 DSP부(22)와 메인 DSP부(23)간의 DMA 통신은 고장점 판단 DSP부(22)의 메모리 영역에서 데이터를 읽어 메인 DSP부(23)의 데이터 영역에 쓰는 동작으로, 상기 CPU부(24)와 독립적으로 전용의 어드레스 버스와 데이터 버스를 통해 수행되므로, 별도의 회로 추가 없이도 CPU부(24)의 동작을 저하시키지 않고 병행처리가 가능하다.
상기 고장점 판단 DSP부(22)와 메인 DSP부(23)간의 통신 속도는 약 5Mbps이고, 6개의 신호에 의해서 통신을 하며, 기본적인 처리과정은 다음과 같다.
일반적으로, DMA 통신에는 1 워드(Word)의 전송이 수행될 때마다 출발 번지 및 도착 번지는 자동으로 증가 또는 감소되며, 내부 및 외부 인터럽트(Interrupt)를 이용하여 데이터 전송이 동기적으로 수행되는 것으로 DMA 채널 레지스터(Channel Register)를 초기화한 후, DMA 동작을 개시하여 워드를 전송하는 과정을 통해 진행되며, 보다 상세하게는 다음과 같다.
첫 번째 단계로, DMA 채널 레지스터(Channel Register)를 초기화한다.
즉, DMA 채널의 출발 번지 레지스터와 도착번지 레지스터를 각각 도착번지 값과 전송 번지값으로 각각 초기화한다. 그리고, DMA 채널의 트랜스퍼 카운트 레지스터(Transfer Counter Register : TCR)를 전송할 워드(Word)수로, 채널 제어 레지스터(Channel Control Register : CCR)를 인터럽트에 의해 리드(Read) 및 라이트(Write) 동작을 취하기 적절한 모드(mode)로 각각 초기화한다.
이어, 채널 제어 레지스터(CCR)가 DMA 동작 개시를 위한 스타트 비트(Start bit)를 판단하여 DMA 동작을 개시한다.
이어, DMA 채널이 출발번지 레지스터가 가리키는 번지로부터 하나의 워드를 리드하여 DMA 채널 내부의 임시 레지스터에 저장한다.
이때, 상기 출발번지 레지스터 값은 채널 제어 레지스터(CCR)의 출발번지의 증가 비트(INCSRC bit) 또는 도착번지의 감소 비트(DECSRC bit)에 저장된 내용에 따라 증가 또는 감소 또는 변하지 않게 된다.
이어, 임시 레지스터에 저장하고 있던 하나의 워드를 도착번지 레지스터가 가리키는 번지에 라이트(Write)하면 카운터 레지스터(Count Register : CR)값이 감소하고, 도착번지의 레지스터 값이 상기 채널제어 레지스터의 출발번지의 증가 비트 또는 도착번지의 감소 비트에 따라서 증가 또는 감소 또는 변하지 않게 된다.
만약, 블록 전송이 완료되어 카운트 레지스터(CR)값이 0으로 되면, DMA 채널은 카운터 제어 레지스터(CCR)의 전송카운터인터럽트(TCINT) 플래그(Flag)를 1로 설정한다.
그리고, DMA 블록 전송이 완료되면 DMA 제어기의 전송 카운터(Transfer Counter : TC)는 1 또는 0값을 가지여 전송 중지 모드 또는 동작 수행 모드 또는 전송카운터인터럽트(TCINT)가 1인 인터럽트 모드 중 하나로 초기화되게 되게 된다.
상기 통신부(25)의 기능 수행은 어드레스나, 데이터 버스 방식이 아닌 CPU부(24)의 유닛 신호(UNIT)에 의해서 입출력 리드/라이트(R/W)에 의해서만 수행된다.
그러므로, 상위에서의 데이터를 수신하거나 송신할 경우 통신부(25)는 CPU부(24)와 메인 DSP(23)부간의 칩선택 신호(C/S)를 받아서만 동작을 수행토록 되어 있고 송수신이 허락된다면 상술한 DMA 통신의 동작 순서에 따라서만 기능을 시작하며 출발번지의 해당 데이터 전송이 끝나면 DMA 제어기의 플래그(Flag) 값은 3가지 모드(TC=1, 0, TCINT=1) 중 하나가 되므로 오류가 있을 수 없다.
통신 속도는 기존 시리얼 통신의 비트 전송 방식이 아닌 워드 블록 단위로 전송되기 때문에 많은 데이터를 수 Mbps로 송수신 할 수 있다.
도 3은 본 발명의 고장점 판단 DSP(Digital Signal Processor)부(22)와, 메인 DSP부(23)간의 DMA(Direct Memory Access) 통신 데이터 전송 개념도로, 고장점 판단 DSP부(22)에서 메인 DSP부(23)로 데이터(D)가 보내지면, 클럭(CLK)이 발생하고, 플래그 신호(FS)는 클럭(CLK)의 1 사이클(Cycle) 동안, 데이터(D)는 클럭(CLK)의 2 사이클 동안 이루어짐을 나타낸다.
그리고, 본 발명의 다른 실시예로, A/D 컨버터(Analog/Digital Converter), 시리얼 포트(Serial Port) 등을 접속하는 것이 용이하도록 상기 고장점 판단 DSP부(22)와 메인 DSP부(23) 사이에 통신 드라이버(Driver)를 추가하는 것도 가능하다.
상기와 같은 본 발명의 배선 자동화용 개폐기기의 선로고장 제어장치는 다음과 같은 효과가 있다.
첫째, 고장점 판단 DSP부와 메인 DSP부 사이에 직접 메모리 접근(DMA) 방식으로 통신하여 외란성 오류를 방지할 수 있으므로, 데이터 전송의 신뢰성을 향상시킬 수 있다.
둘째, 고장점 판단 DSP부와 메인 DSP부간의 통신이 CPU부와는 별도로 전용의 어드레스 버스와 데이터 버스를 통해 이루어지므로, CPU부의 동작 기능을 저하시키지 않고서도 CPU부와 병행 처리가 가능하며, 별도의 회로 추가 없이도 데이터 전송속도를 향상시킬 수 있다.
셋째, 고장점 판단 DSP부와 메인 DSP부간에 통신에서 비트 단위로 전송하지 않고, 블록 단위로 전송하므로 데이터 전송 속도를 향상시킬 수 있다.
넷째, 고장점 판단 DSP부와 메인 DSP부 사이에 통신 드라이버를 추가하므로, 장거리 통신이 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허청구범위에 의해서 정해져야 한다.

Claims (3)

  1. 부하단으로부터 전압/전류 신호를 받아 일정한 전압으로 변환하여 출력하는 전압/전류 입력부와,
    상기 전압/전류 입력부의 출력 신호를 받아서 고장 전류를 판단하고 각종 전력 요소로 실시간으로 연산하여 전송하는 고장점 판단 디지털 신호 처리부와,
    어드레스 디코더(Decoder) 기능을 하는 중앙처리부와,
    상기 중앙처리부의 명령을 받아서 상기 고장점 판단 디지털 신호 처리부와 직접메모리접근(DMA) 방식으로 통신하는 메인 디지털 신호 처리부와,
    상기 중앙처리부로부터의 인에이블 신호에 의하여 상기 메인 디지털 신호 처리부와 상위 시스템간 데이터 통신을 하도록 하는 통신부와,
    상기 중앙처리부로부터 각종 연산 결과값, 신호 입력 상태 및 출력 데이터를 받아 표시하는 표시부를 포함하여 구성됨을 특징으로 하는 배전 자동화용 개폐기기의 선로고장 제어장치.
  2. 제 1항에 있어서, 상기 고장점 판단 디지털 신호 처리부와 메인 디지털 신호 처리부 사이에는 상기 중앙처리부와는 별도로 전용의 데이터 버스가 구비되도록 하는 것을 특징으로 하는 배전 자동화용 기폐기기의 선로고장 제어장치.
  3. 제 1항에 있어서, 상기 고장점 판단 디지털 신호 처리부와 메인 디지털 신호처리부 사이에 통신 드라이버를 더 포함하여 구성됨을 특징으로 하는 배전 자동화용 개폐기기의 선로고장 제어장치.
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PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040722

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20050126

Patent event code: PE09021S02D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20050727

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20050126

Comment text: Final Notice of Reason for Refusal

Patent event code: PE06011S02I

Patent event date: 20040722

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I