CN116933708A - 一种数字芯片及其生成方法 - Google Patents

Abstract

本申请实施例公开了一种数字芯片及其生成方法，涉及芯片领域，能够采用较少的向量检测出数字芯片中较多的Fault，降低测试成本，节省测试时间。具体方案为：数字芯片外部设置有第一管脚，数字芯片内部包括第一门控时钟电路、第一逻辑电路，以及第一观测电路，第一门控时钟电路的使能端耦合至第一观测电路，第一门控时钟电路的输出端耦合至第一逻辑电路的时钟输入端，第一观测电路用于采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给第一管脚。

Description

一种数字芯片及其生成方法

技术领域

本申请实施例涉及芯片领域，尤其涉及一种数字芯片及其生成方法。

背景技术

在数字芯片中，为了降低芯片的功耗，通常采用门控时钟(Integrated ClockGating，ICG)电路将短时间不使用的部分电路的时钟关闭。

在采用电子设计自动化(electronic design automation，EDA)软件设计数字芯片时，如果数字芯片中ICG电路的使能端受逻辑电路的输出控制，将造成数字芯片中很多故障位置很难找到，因此往往需要引入较多的测试向量，提高了测试成本和时间。

发明内容

本申请实施例提供一种数字芯片及其生成方法，能够采用较少的向量检测出数字芯片中较多的Fault，降低测试成本，节省测试时间。

为达到上述目的，本申请实施例采用如下技术方案：

本申请实施例的第一方面，提供一种数字芯片，该数字芯片外部设置有第一管脚，数字芯片内部包括第一门控时钟电路、第一逻辑电路，以及第一观测电路，第一门控时钟电路的使能端耦合至第一观测电路，第一门控时钟电路的输出端耦合至第一逻辑电路的时钟输入端，第一观测电路用于采集第一门控时钟电路的使能端的信号，并将该第一门控时钟电路的使能端的信号提供给第一管脚。

基于本方案，通过在数字芯片中设置用于采集第一门控时钟电路的使能端的信号的第一观测电路，使得第一门控时钟电路的使能端的信号可以被第一观测电路采集到。如此一来，通过第一观测电路可以采集第一门控时钟电路的使能端信号，以确定第一门控时钟电路输出的时钟信号是否正常，比如第一门控时钟电路是否关闭第一逻辑电路的时钟信号，能够提高数字芯片中的Fault覆盖率。因此采用较少的向量就能检测出数字芯片中较多的Fault，能够降低测试成本，节省测试时间。

结合第一方面，在一种可能的实现方式中，上述第一观测电路的一端耦合至第一门控时钟电路的使能端，第一观测电路的另一端耦合至第一管脚。

示例性的，第一观测电路可以为从第一门控时钟电路的使能端连接至数字芯片的第一管脚之间的线路，第一观测电路也可以为从第一门控时钟电路的使能端连接至数字芯片的第一管脚之间的线路和组合逻辑。

基于本方案，由于第一门控时钟电路的使能端通过第一观测电路连接至数字芯片的第一管脚，使得第一门控时钟电路的使能端的信号可以被采集到，从而确定第一门控时钟电路输出的时钟信号是否正常，能够提高数字芯片中的Fault覆盖率。因此在对数字芯片中的Fault进行检测时，能够采用较少的向量检测出较多的Fault，降低测试成本，节省测试时间。

结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一观测电路包括第一寄存器，该第一寄存器的数据输入端耦合至第一门控时钟电路的使能端，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端控制。

基于本方案，通过在数字芯片中设置第一寄存器，该第一寄存器的数据输入端耦合至第一门控时钟电路的使能端，而且第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制，使得第一门控时钟电路的使能端的信号可以通过第一寄存器输出。因此在对数字芯片中的Fault进行检测时，根据第一观测电路采集的第一门控时钟电路的使能端信号，能够确定第一门控时钟电路输出的时钟信号是否正常，能够提高数字芯片中的Fault覆盖率，因此采用较少的向量检测出较多的Fault，降低测试成本，节省测试时间。

结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，该第一门控时钟电路用于接收第二时钟信号，第二时钟信号与第一时钟信号的时钟源不同。

基于本方案，由于第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源不同，因此第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制。

结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一门控时钟电路用于接收第二时钟信号，该第二时钟信号与第一时钟信号相同。

基于本方案，由于第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号相同，因此第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制。

结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一门控时钟电路用于接收第二时钟信号，该第二时钟信号与所述第一时钟信号的时钟源相同，且第一时钟信号为第二时钟信号之前的时钟信号。

基于本方案，由于第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源相同，而且第一时钟信号为第二时钟信号的上游时钟信号，因此第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制。

结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，上述数字芯片还包括第二门控时钟电路、第二逻辑电路和第三逻辑电路，第二门控时钟电路的输出端耦合至第二逻辑电路的时钟输入端，第三逻辑电路包括第一输入端和第二输入端，第一门控时钟电路的使能端耦合至第三逻辑电路的第一输入端，第二门控时钟电路的使能端耦合至第三逻辑电路的第二输入端，第三逻辑电路的输出端耦合至第一观测电路，第一观测电路还用于采集第二门控时钟电路的使能端的信号，并将第二门控时钟电路的使能端的信号提供给上述第一管脚。

基于本方案，如果数字芯片中存在多个门控时钟电路的使能端信号分别与多个逻辑电路的输出端耦合，可以在数字芯片中设置第三逻辑电路和第一观测电路，通过该第三逻辑电路和第一观测电路采集该多个门控时钟电路的使能端信号，并将该多个门控时钟电路的使能端信号输出至数字芯片的第一管脚。也就是说，本申请的方案通过第三逻辑电路和第一观测电路能够采集多个门控时钟电路的使能端信号，并确定每个门控时钟电路输出的时钟信号是否正常。因此不仅可以采用较少的向量就能检测出数字芯片中较多的Fault，降低测试成本，减少测试时间。而且通过设置第三逻辑电路，使得第一观测电路可以通过第三逻辑电路采集第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号，能够减少数字芯片中观测电路的数量，减小数字芯片的面积。

结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，在上述第一观测电路包括第一寄存器时，该第一寄存器的时钟输入端用于接收第一时钟信号，该第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制。

基于本方案，由于第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制，因此通过第一寄存器可以准确的观测到第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号。

本申请实施例的第二方面，提供一种数字芯片的生成方法，应用于电子设计自动化EDA软件，该数字芯片外部设置有第一管脚，数字芯片内部包括至少一个门控时钟电路和至少一个逻辑电路，该方法包括：首先，获取与第一门控时钟电路的输出端耦合的第一逻辑电路；上述至少一个门控时钟电路包括该第一门控时钟电路，上述至少一个逻辑电路包括该第一逻辑电路；其次，在第一逻辑电路的输出端耦合至第一门控时钟电路的使能端的情况下，在所述数字芯片中设置第一观测电路，该第一观测电路用于采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给第一管脚，该第一管脚用于输出数字芯片的故障位置。

基于本方案，在第一门控时钟电路的使能端耦合至第一逻辑电路的输出端的情况下，通过在数字芯片中设置用于采集第一门控时钟电路的使能端信号的第一观测电路，使得EDA可以通过第一观测电路观测到第一门控时钟电路的使能端信号。如此一来，在对数字芯片中的Fault进行检测时，EDA根据第一观测电路采集的第一门控时钟电路的使能端信号，能够确定第一门控时钟电路输出的时钟信号是否正常，提高数字芯片中的Fault覆盖率。因此采用较少的向量就能检测出数字芯片中较多的Fault，能够降低测试成本，节省测试时间。

结合第二方面，在一种可能的实现方式中，上述第一观测电路的一端耦合至第一门控时钟电路的使能端，第一观测电路的另一端耦合至数字芯片的第一管脚。

示例性的，第一观测电路可以为从第一门控时钟电路的使能端连接至数字芯片的第一管脚之间的线路，第一观测电路也可以为从第一门控时钟电路的使能端连接至数字芯片的第一管脚之间的线路和组合逻辑。

基于本方案，由于第一门控时钟电路的使能端通过第一观测电路连接至数字芯片的第一管脚，使得第一门控时钟电路的使能端的信号可以被采集到。因此在对数字芯片中的Fault进行检测时，能够采用较少的向量检测出较多的Fault，降低测试成本，节省测试时间。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一观测电路包括第一寄存器，该第一寄存器的数据输入端耦合至第一门控时钟电路的使能端；其中，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端控制。

基于本方案，通过在数字芯片中设置第一寄存器，该第一寄存器的数据输入端耦合至第一门控时钟电路的使能端，而且第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制，使得第一门控时钟电路的使能端的信号可以被第一寄存器采集。因此在对数字芯片中的Fault进行检测时，EDA根据第一观测电路采集的第一门控时钟电路的使能端信号，能够确定第一门控时钟电路输出的时钟信号是否正常，因此采用较少的向量就能检测出数字芯片中较多的Fault，能够降低测试成本，节省测试时间。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一门控时钟电路用于接收第二时钟信号，该第二时钟信号与第一时钟信号的时钟源不同。

基于本方案，由于第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源不同，因此第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一门控时钟电路用于接收第二时钟信号，该第二时钟信号与第一时钟信号相同。

基于本方案，由于第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号相同，因此第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一门控时钟电路用于接收第二时钟信号，该第二时钟信号与第一时钟信号的时钟源相同，且第一时钟信号为第二时钟信号之前的时钟信号。即，第二时钟信号与第一时钟信号的时钟源相同时，第一时钟信号为第二时钟信号的上游时钟信号。

基于本方案，由于第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源相同，而且第一时钟信号为第二时钟信号的上游时钟信号，因此第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述方法还包括：获取与第二门控时钟电路的输出端耦合的第二逻辑电路；上述至少一个门控时钟电路包括第二门控时钟电路，至少一个逻辑电路包括第二逻辑电路；在第二逻辑电路的输出端耦合至第二门控时钟电路的使能端的情况下，通过第三逻辑电路和第一观测电路采集第一门控时钟电路的使能端信号和第二门控时钟的使能端信号；该第三逻辑电路用于接收第一门控时钟电路的使能端的信号和第二门控时钟电路的使能端的信号。第一观测电路用于采集第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号，并将第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号提供给数字芯片外部的第一管脚

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述第三逻辑电路包括第一输入端和第二输入端，该第一输入端耦合至第一门控时钟电路的使能端，第二输入端耦合至第二门控时钟电路的使能端，第三逻辑电路的输出端耦合至第一观测电路。

基于本方案，如果数字芯片中存在多个门控时钟电路的使能端信号分别与多个逻辑电路的输出端耦合，可以在数字芯片中设置第三逻辑电路和第一观测电路，通过该第三逻辑电路和第一观测电路采集该多个门控时钟电路的使能端信号，并将该多个门控时钟电路的使能端信号输出至数字芯片的第一管脚。也就是说，本申请的方案通过第三逻辑电路和第一观测电路能够采集多个门控时钟电路的使能端信号，EDA可以确定每个门控时钟电路输出的时钟信号是否正常。因此不仅可以采用较少的向量就能检测出数字芯片中较多的Fault，降低测试成本，减少测试时间。而且通过设置第三逻辑电路，使得第一观测电路可以通过第三逻辑电路采集第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号，能够减少数字芯片中观测电路的数量，减小数字芯片的面积。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，在第一观测电路包括第一寄存器时，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制。

基于本方案，由于第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制，从而在对数字芯片中的Fault进行检测时，通过第一寄存器可以采集多个门控时钟电路的使能端信号，并确定每个门控时钟电路输出的时钟信号是否正常。如此一来，不会因为检测不到ICG电路输出时钟是否正常而需要更多的测试向量，能够降低测试成本，减少测试时间。

结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，上述第一逻辑电路包括依次耦合的多级逻辑电路，上述在第一逻辑电路的输出端耦合至第一门控时钟电路的使能端的情况下，通过第一观测电路采集第一门控时钟电路的使能端的信号，包括：在多级逻辑电路中的至少一级逻辑电路的输出端耦合至第一门控时钟电路的使能端的情况下，通过第一观测电路采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给数字芯片外部的第一管脚。

基于本方案，第一门控时钟电路的输出端耦合多级逻辑电路时，如果有至少一级逻辑电路的输出端耦合至第一门控时钟电路的使能端，那么就在数字芯片中设置第一观测电路，从而使得第一门控时钟电路的使能端信号可以被第一观测电路观测到。从而在对数字芯片中的Fault进行检测时，通过第一观测电路采集的第一门控时钟电路的使能端信号，可以确定第一门控时钟电路输出的时钟信号是否正常。如此一来，不会因为检测不到ICG电路输出时钟是否正常而提升测试成本和时间，因此本方案能够降低测试成本，减少测试时间。

本申请实施例的第三方面，提供一种电子设备，该电子设备包括处理器，还可以包括收发器以及存储器，收发器，用于收发信息，或者用于与其他网元通信；存储器，用于存储计算机执行指令；处理器，用于执行所计算机执行指令，以支持电子设备实现上述任一方面所述的数字芯片的生成方法。

本申请实施例的第四方面，提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序代码，当上述处理器执行该计算机程序代码时，电子设备执行上述任一方面所述的数字芯片的生成方法。

本申请实施例的第五方面，提供一种计算机程序产品，当该计算机程序产品在计算机上运行时，使得计算机执行上述任一方面所述的数字芯片的生成方法。

本申请实施例的第六方面，提供一种数字芯片的生成装置，该装置可以以芯片的产品形态存在，该装置的结构中包括处理器和接口电路，该处理器用于通过接口电路与其它装置通信，使得该装置执行上述任一方面所述的数字芯片的生成方法。

附图说明

图1为本申请实施例提供的一种数字芯片的电路图；

图2为本申请实施例提供的一种电子设备的结构示意图；

图3为本申请实施例提供的一种数字芯片的生成方法的流程示意图；

图4为本申请实施例提供的另一种数字芯片的电路图；

图5为本申请实施例提供的又一种数字芯片的电路图；

图6为本申请实施例提供的另一种数字芯片的生成方法的流程示意图；

图7为本申请实施例提供的又一种数字芯片的生成方法的流程示意图；

图8为本申请实施例提供的又一种数字芯片的电路图；

图9为本申请实施例提供的一种数字芯片的生成装置的组成示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。在本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c，或，a和b和c，其中a、b和c可以是单个，也可以是多个。另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分，本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定。比如，本申请实施例中的第一故障修复请求中的“第一”和第二故障修复请求中的“第二”仅用于区分不同的故障修复请求。本申请实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本申请实施例中对设备个数的特别限定，不能构成对本申请实施例的任何限制。

需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

在数字芯片中，为了降低短时间不使用的部分电路因时钟翻转带来的动态功耗，可以在数字芯片中增加门控时钟ICG电路，该门控时钟ICG电路可以将短时间不使用的部分电路的时钟关闭，因此能够降低数字芯片的动态功耗。

通常，采用EDA软件设计数字芯片时，如果数字芯片中ICG电路的使能端受逻辑电路的输出控制，那么EDA软件将很难甚至无法检测出ICG电路的输出时钟是否正常，造成数字芯片中很多故障位置很难找到，因此往往需要引入较多的测试向量，提高了测试成本和时间。

例如，如图1所示的一种数字芯片，该数字芯片包括ICG电路和逻辑电路，逻辑电路包括寄存器reg和组合逻辑，ICG电路的输出端Q与寄存器reg的时钟输入端CLK耦合，逻辑电路的输出端与ICG电路的使能端E耦合。ICG电路用于在使能端E接收的信号为1时，将ICG电路的时钟端CP接收的时钟信号输出至Q端；在使能端E接收的信号为0时，将Q端输出的信号始终置为0。ICG电路也可以用于在使能端E接收的信号为0时，将ICG电路的时钟端CP接收的时钟信号输出至Q端；在使能端E接收的信号为1时，将ICG电路的Q端输出的信号始终置为0。本申请对此并不限定，下述实施例以ICG电路用于在使能端E接收的信号为1时，将ICG电路的时钟端CP接收的时钟信号输出至Q端；在使能端E接收的信号为0时，将ICG电路的Q端输出的信号始终置为0为例进行示例性说明。如图1所示，ICG还可以包括测试使能端TE。

当使能端E为1时，逻辑电路会从ICG电路处接收正常的时钟信号，该时钟信号会周期性的在0和1之间翻转；当使能端E接收的信号为0时，逻辑电路从ICG电路接收的时钟信号始终为0，也就是说，该时钟信号不会在0和1之间翻转。在数字芯片工作过程中，如果逻辑电路不需要一直开启，就可以通过ICG电路将逻辑电路的时钟信号关闭，此时寄存器reg从ICG电路接收的时钟信号始终为0。因此寄存器reg接收的时钟信号不会发生翻转，从而能够减少因寄存器reg随时钟进行多余的翻转带来的动态功耗。

图1所示的数字芯片中，ICG的使能端E会受逻辑电路的输出控制，因此采用EDA软件检测数字芯片的Faut时，由于EDA软件很难甚至无法检测出ICG电路的输出时钟是否正常，造成数字芯片中很多故障位置很难找到。因此需要引入较多的测试向量，提高了测试成本和时间。

为了解决这一问题，本申请提供一种数字芯片的生成方法。本申请实施例提供的数字芯片的生成方法可以由图2所示的电子设备执行，该电子设备上可以运行EDA等设计工具，下述实施例中的数字芯片的生成方法可以在EDA工具中运行。如图2所示，该电子设备200包括至少一个处理器201，存储器202、收发器203以及通信总线204。

下面结合图2对该电子设备的各个构成部件进行具体的介绍：

处理器201是电子设备的控制中心，可以是一个处理器，也可以是多个处理元件的统称。例如，处理器201是一个中央处理器(central processing unit，CPU)，也可以是特定集成电路(application specific integrated circuit，ASIC)，或者是被配置成实施本申请实施例的一个或多个集成电路，例如：一个或多个微处理器(digital signalprocessor，DSP)，或，一个或者多个现场可编程门阵列(field programmable gate array，FPGA)。

其中，处理器201可以通过运行或执行存储在存储器202内的软件程序，以及调用存储在存储器202内的数据，执行电子设备的各种功能。

在具体的实现中，作为一种实施例，处理器201可以包括一个或多个CPU，例如图2中所示的CPU0和CPU1。

在具体实现中，作为一种实施例，电子设备可以包括多个处理器，例如图2中所示的处理器201和处理器205。这些处理器中的每一个可以是一个单核处理器(single-CPU)，也可以是一个多核处理器(multi-CPU)。这里的处理器可以指一个或多个检测设备、电路、和/或用于处理数据(例如计算机程序指令)的处理核。

存储器202可以是只读存储器(read-only memory，ROM)或可存储静态信息和指令的其他类型的静态存储设备，随机存取存储器(random access memory，RAM)或者可存储信息和指令的其他类型的动态存储设备，也可以是电可擦可编程只读存储器(electricallyerasable programmable read-only memory，EEPROM)、只读光盘(compact disc read-only memory，CD-ROM)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。存储器202可以是独立存在，通过通信总线204与处理器201相连接。存储器202也可以和处理器201集成在一起。

其中，所述存储器202用于存储执行本申请方案的软件程序，并由处理器201来控制执行。

收发器203，用于与其他通信装置之间进行通信。当然，收发器203还可以用于与通信网络通信，如以太网，无线接入网(radio access network，RAN)，无线局域网(wirelesslocal area networks，WLAN)等。收发器203可以包括接收单元实现接收功能，以及发送单元实现发送功能。

通信总线204，可以是工业标准体系结构(industry standard architecture，ISA)总线、外部检测设备互连(peripheral component，PCI)总线或扩展工业标准体系结构(extended industry standard architecture，EISA)总线等。该总线可以分为地址总线、数据总线、控制总线等。为便于表示，图2中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

图2中示出的电子设备的结构并不构成对电子设备的限定，实际应用中，电子设备可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。

结合图2，如图3所示，为本申请实施例提供的一种数字芯片的生成方法，应用于EDA软件，该数字芯片外部包括第一管脚，第一管脚用于输出数字芯片的故障位置，数字芯片内部包括至少一个门控时钟电路和至少一个逻辑电路，该方法包括步骤S301-S302。

S301、获取与第一门控时钟电路的输出端耦合的第一逻辑电路。

数字芯片中的至少一个门控时钟电路包括第一门控时钟电路，数字芯片中的至少一个逻辑电路包括第一逻辑电路。

数字芯片可以包括一个或多个门控时钟电路，上述第一门控时钟电路可以为数字芯片中的任一个门控时钟电路。数字芯片中的每个门控时钟电路的输出端可以耦合一级或多级逻辑电路，每个门控时钟电路用于在该门控时钟电路的使能端E为0时，关闭与该门控时钟电路的输出端耦合的逻辑电路的时钟。

例如，如图4所示一种数字芯片，该数字芯片包括门控时钟电路ICG1，该门控时钟电路的输出端耦合至逻辑电路1的时钟输入端，逻辑电路1的数据输出端耦合至逻辑电路2的数据输入端。也就是说，在图4所示的数字芯片中，门控时钟电路ICG1的输出端耦合的第一逻辑电路包括两级逻辑电路，该两级逻辑电路包括逻辑电路1和逻辑电路2。

在一些实施例中，对于数字芯片中的每个门控时钟电路，都可以通过步骤S301获取与该门控时钟电路的输出端耦合的逻辑电路。需要说明的是，本申请实施例对于数字芯片中门控时钟电路的具体电路结构，以及门控时钟电路的输出端耦合的逻辑电路的具体电路结构并不限定。

S302、在第一逻辑电路的输出端耦合至第一门控时钟电路的使能端的情况下，在数字芯片中设置第一观测电路。

第一观测电路用于采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给第一管脚。

在一些实施例中，第一逻辑电路的输出端耦合至第一门控时钟电路的使能端，也可以认为是第一逻辑电路包括第一门控时钟电路。即，第一门控时钟电路的输出端连接的第一逻辑电路包括该第一门控时钟电路。

在一些实施例中，第一逻辑电路可以为一级逻辑电路，也可以为依次耦合的多级逻辑电路。当第一逻辑电路包括依次耦合的多级逻辑电路时，上述步骤S302包括：在多级逻辑电路中的至少一级逻辑电路的输出端耦合至第一门控时钟电路的使能端的情况下，在数字芯片中设置第一观测电路。

例如，如图4所示，门控时钟电路ICG1的输出端耦合的第一逻辑电路包括两级逻辑电路，该两级逻辑电路包括逻辑电路1和逻辑电路2，由于逻辑电路2的输出端耦合至门控时钟电路ICG1的使能端E。因此可以在数字芯片中设置第一观测电路，用于采集ICG1的使能端E的信号，并将ICG1的使能端E的信号提供给数字芯片外部的第一管脚，该第一管脚可以输出数字芯片的故障位置。

本申请实施例对于第一观测电路的具体电路结构并不限定，任何可以采集第一门控时钟电路的使能端信号，并将该第一门控时钟电路的使能端的信号提供给数字芯片外部的第一管脚的电路都可以称为第一观测电路。

需要说明的是，本申请实施例中的第一观测电路可以直接与第一管脚连接，也可以通过数字芯片中的元器件与第一管脚连接。下面对第一观测电路的不同结构分别进行介绍。

在一些实现方式中，第一观测电路的一端耦合至第一门控时钟电路的使能端，第一观测电路的另一端耦合至数字芯片外部的第一管脚。在该实现方式中，第一门控时钟电路的使能端通过第一观测电路耦合至数字芯片外部的第一管脚，从而可以通过第一观测电路对第一门控时钟电路的使能端信号进行观测。

示例性的，第一观测电路可以为从第一门控时钟电路的使能端连接至数字芯片外部的第一管脚之间的线路，第一观测电路也可以为从第一门控时钟电路的使能端连接至数字芯片外部的第一管脚之间的线路和组合逻辑。

例如，数字芯片中的第一观测电路可以直接将第一门控时钟电路的使能端与数字芯片外部的第一管脚连接。再例如，数字芯片中的第一观测电路也可以通过组合逻辑将第一门控时钟电路的使能端与数字芯片外部的第一管脚连接。

在一些实现方式中，第一观测电路包括第一寄存器，该第一寄存器的数据输入端耦合至第一门控时钟电路的使能端。其中，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端控制。

示例性的，第一观测电路包括的第一寄存器可以为普通寄存器，也可以为扫描寄存器，还可以为其他类型的寄存器，本申请实施例对于第一寄存器的具体类型并不限定，只要能够采集第一门控时钟电路的使能端的信号即可。

为了缓解数字芯片中ICG电路的使能端会受逻辑电路的输出控制，导致ICG电路输出的时钟信号是否正常很难检测，从而需要大量的测试向量检测芯片中的fault的问题。需要确保在数字芯片中设置的第一观测电路的时钟输入端接收的第一时钟信号不受第一门控时钟电路的使能端控制。

在一些实施例中，为了实现第一寄存器的时钟输入端接收的第一时钟信号不受第一门控时钟电路的使能端控制，第一门控时钟电路的时钟端与第一寄存器的时钟端可以接收来自不同时钟源的时钟信号。

在一些实施例中，第一门控时钟电路的时钟端与第一寄存器的时钟端也可以接收来自同一个时钟源的时钟信号。当第一门控时钟电路的时钟端与第一寄存器的时钟端接收来自同一个时钟源的时钟信号时，第一寄存器的时钟端接收的时钟信号为第一门控时钟电路的时钟端接收的时钟信号，或，第一寄存器的时钟端接收的时钟信号为第一门控时钟电路的时钟端接收的时钟信号之前的时钟信号。

例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源不同。再例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号相同。又例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源相同，且，第一时钟信号为第二时钟信号的上游时钟信号。本申请实施例对于第一时钟信号和第二时钟信号的时钟源相同或不同并不限定，只要第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端控制即可。

在一些实施例中，第一寄存器的输出端可以耦合至数字芯片外部的第一管脚，也可以耦合至数字芯片内的逻辑电路的输入端。本申请实施例对于第一寄存器的输出端的具体连接方式并不限定，只要第一寄存器能够采集第一门控时钟电路的使能端的信号，并将该第一门控时钟电路的使能端的信号输出至数字芯片外部的第一管脚即可。例如，第一寄存器的输出端可以耦合至数字芯片中另一个寄存器的扫描数据输入端(scan in，SI)端，并通过数字芯片中的其他元器件(例如，该另一个寄存器)将第一门控时钟电路的使能端的信号输出至数字芯片外部的第一管脚。下述实施例以第一寄存器的输出端耦合至数字芯片外部的第一管脚为例进行示例性说明。

例如，如图5所示，逻辑电路2的输出端耦合至门控时钟电路ICG1的使能端E，因此可以在数字芯片中设置第一观测电路(例如，图5所示的第一寄存器)，该第一寄存器的数据输入端D耦合至第一门控时钟电路的使能端E，而且第一寄存器接收的第一时钟信号与门控时钟电路ICG1接收的第二时钟信号相同。由于第一寄存器接收的第一时钟信号不受第一门控时钟电路的使能端E控制，因此可以通过第一寄存器观测门控时钟电路ICG1的使能端E的信号。

如图5所示，第一寄存器还可以包括扫描数据输入端SI端和扫描使能端(scanenable，SE)。在扫描使能端SE为0时，第一寄存器的输入可以为逻辑数据输入端D的数值，在扫描使能端SE为1时，第一寄存器的输入可以为扫描数据输入端SI的数值。或者，在扫描使能端SE为1时，第一寄存器的输入可以为逻辑数据输入端D的数值，在扫描使能端SE为0时，第一寄存器的输入可以为扫描数据输入端SI的数，本申请对此并不限定。

可以理解的，本申请提供的数字芯片的生成方法，在第一逻辑电路的输出端耦合至第一门控时钟电路的使能端的情况下，通过在数字芯片中设置第一观测电路。由于该第一观测电路可以采集第一门控时钟电路的使能端信号，并将该第一门控时钟电路的使能端信号提供给数字芯片外部的第一管脚，通过该第一管脚可以观测数字芯片中的故障位置。也就是说，本申请的方案在采用EDA设计数字芯片时，如果ICG电路的使能端受逻辑电路的输出控制，可以在芯片中设置第一观测电路。通过该第一观测电路EDA可以观测到ICG电路的使能端信号，确定ICG电路输出的时钟信号是否正常(例如，ICG电路是否关闭逻辑电路的时钟信号)。因此采用较少的向量就能检测出数字芯片中较多的Fault，能够降低测试成本，节省测试时间。

在一些实施例中，如图6所示，数字芯片的生成方法还可以包括步骤S303。该步骤S303可以在上述步骤S302之前执行。

S303、确定第一逻辑电路的输出端是否耦合至第二观测电路。

该第二观测电路用于采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给第一管脚。

在一些实施例中，判断第一逻辑电路的输出端是否耦合至第二观测电路，也可以认为是判断第一逻辑电路是否包括第二观测电路。

在一些实施例中，第二观测电路可以为从第一门控时钟电路的使能端连接至数字芯片的输出端之间的线路，第二观测电路也可以为从第一门控时钟电路的使能端连接至数字芯片的输出端之间的线路和组合逻辑。本申请实施例对于第二观测电路的具体电路结构并不限定，只要能够采集第一门控时钟电路的使能端信号即可。

相应的，上述步骤S302包括：在第一逻辑电路的输出端耦合至第一门控时钟电路的使能端，且第一逻辑电路的输出端未耦合至第二观测电路的情况下，在数字芯片中设置第一观测电路。

本申请对于上述步骤S301和步骤S303的先后执行顺序并不限定，图3是示例性的示意。例如，步骤S301可以在步骤S303之前执行，也可以在步骤S303之后执行，还可以与步骤S303同时执行。当步骤S303在步骤S301之前执行时，如果确定第一逻辑电路的输出端未耦合至第二观测电路，可以继续执行步骤S301。如果确定第一逻辑电路的输出端耦合至第二观测电路，说明该第一时钟门控电路的使能端信号可以被观测到，因此无需在数字芯片中设置第一观测电路，无需执行后续步骤。

可以理解的，当第一逻辑电路的输出端耦合至第一门控时钟电路的使能端时，有可能只是潜在的问题点，比如数字芯片中存在其他观测电路(例如，第二观测电路)能够采集第一门控时钟电路的使能端信号，那么就无需在第一门控时钟电路的使能端设置额外的第一观测电路。因此，在第一逻辑电路包括第一门控时钟电路时，可以进一步判断第一逻辑电路到第一门控时钟电路之间是否存在其他观测电路，如果不存在，再在数字芯片中设置用于采集第一门控时钟电路的使能端信号的第一观测电路，从而能够避免在数字芯片中增加多余的器件，减小数字芯片的成本和占板面积。

在一些实施例中，如图7所示，数字芯片的生成方法除包括上述步骤S301-S302或者S301-S303(图7未示出)以外，还可以包括步骤S304-S305。

S304、获取与第二门控时钟电路的输出端耦合的第二逻辑电路。

上述至少一个门控时钟电路包括第二门控时钟电路，上述至少一个逻辑电路包括第二逻辑电路。

S305、在第二逻辑电路的输出端耦合至第二门控时钟电路的使能端的情况下，在数字芯片中设置第三逻辑电路，该第三逻辑电路用于接收第一门控时钟电路的使能端的信号和第二门控时钟电路的使能端的信号。

在一些实施例中，第三逻辑电路包括第一输入端和第二输入端，该第一输入端耦合至第一门控时钟电路的使能端，第二输入端耦合至第二门控时钟电路的使能端，第三逻辑电路的输出端耦合至第一观测电路。该第一观测电路用于采集第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号，并将第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号提供给数字芯片外部的第一管脚。

如果数字芯片包括的门控时钟电路中，存在多个门控时钟电路的使能端信号分别与多个逻辑电路的输出端耦合，那么该多个门控时钟电路中的每个门控时钟电路的使能端都需要设置一个观测电路。为了减少数字芯片中设置的观测电路的数量，减小数字芯片的占板面积和电路成本，可以在数字芯片中增加第三逻辑电路和一个观测电路(例如，第一观测电路)。该第三逻辑电路的多个输入端分别用于接收该多个门控时钟电路的使能端信号，该第一观测电路可以通过第三逻辑电路采集该多个门控时钟电路的使能端信号，并将该多个门控时钟电路的使能端信号提供给数字芯片外部的第一管脚。本申请实施例对于第三逻辑电路的具体电路结构并不限定。

例如，如图8所示，数字芯片包括ICG1和ICG2，ICG1的输出端耦合至逻辑电路1，逻辑电路1的输出端耦合至ICG1的使能端。ICG2的输出端耦合至逻辑电路2，逻辑电路2的输出端耦合至ICG2的使能端。如图8所示，可以在数字芯片中设置第三逻辑电路(例如图8所示的与门)和第一观测电路(例如图8所示的第一寄存器)，与门的两个输入端分别用于接收ICG1的使能端信号和ICG2的使能端信号，与门的输出端耦合至第一寄存器的数据输入端D，第一寄存器的输出端Q耦合至数字芯片外部的第一管脚。也就是说，第一寄存器可以采集ICG1的使能端信号和ICG2的使能端信号，并将ICG1的使能端信号和ICG2的使能端信号输出至数字芯片外部的第一管脚，从而可以观测到ICG1的使能端信号和ICG2的使能端信号。

示例性的，第一观测电路包括第一寄存器时，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制。例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源、第二门控时钟电路接收的第三时钟信号的时钟源均不同。再例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号相同，或者，第一寄存器接收的第一时钟信号与第二门控时钟电路接收的第三时钟信号相同。又例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源、第二门控时钟电路接收的第三时钟信号的时钟源可以部分或全部相同，而且第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制。本申请实施例对于第一时钟信号、第二时钟信号和第三时钟信号的时钟源相同或不同并不限定，只要第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制即可。比如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源、第二门控时钟电路接收的第三时钟信号的时钟源均相同，且第一寄存器接收的第一时钟信号为第一门控时钟电路接收的第二时钟信号的上游时钟信号，且第一寄存器接收的第一时钟信号为第二门控时钟电路接收的第三时钟信号的上游时钟信号。

在一些实施例中，当第二逻辑电路的输出端耦合至第二门控时钟电路的使能端时，有可能只是潜在的问题点，比如数字芯片中存在其他观测电路(例如，第三观测电路)能够采集第二门控时钟电路的使能端信号，那么就无需在数字芯片中设置第三逻辑电路。因此，在第二逻辑电路的输出端耦合至第二门控时钟电路的使能端时，可以进一步判断第二逻辑电路到第二门控时钟电路之间是否存在其他观测电路。如果不存在，再在数字芯片中设置用于接收第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号的第三逻辑电路，使得第一观测电路可以通过第三逻辑电路采集第一门控时钟电路的使能端信号和第二门控时钟电路的使能端信号。从而能够避免在数字芯片中增加多余的器件，减小数字芯片的成本和占板面积。

可以理解的，如果数字芯片中存在多个门控时钟电路的使能端信号分别与多个逻辑电路的输出端耦合，可以在数字芯片中设置第三逻辑电路和第一观测电路，通过该第三逻辑电路和第一观测电路可以采集该多个门控时钟电路的使能端信号，并将该多个门控时钟电路的使能端信号输出至数字芯片的第一管脚。也就是说，本申请的方案通过第三逻辑电路和第一观测电路能够采集多个门控时钟电路的使能端信号，并确定每个门控时钟电路输出的时钟信号是否正常。因此不仅可以采用较少的向量就能检测出数字芯片中较多的Fault，降低测试成本，减少测试时间。而且能够减少数字芯片中观测电路的数量，减小数字芯片的面积。

本申请实施例对于上述步骤S301至步骤S305的先后执行顺序并不限定，图7为示例性的示意。

可以理解的，与未采用本申请上述实施例提供的数字芯片的生成方法生成的数字芯片相比，采用本申请上述实施例提供的数字芯片的生成方法生成的数字芯片，可以用较少的测试向量检测出数字芯片中较多的Fault。

例如，如表1所示，数字芯片包括模块1至模块4。在检测数字芯片的Fault时，对于数字芯片中的模块1而言，未采用本申请上述实施例提供的方法生成数字芯片时，模块1需要采用12228条向量才能检测出99.48％的错误。而采用本申请上述实施例提供的方法生成数字芯片时，模块1只需采用11792条向量就能检测出99.9％的错误。对于数字芯片中的模块2而言，未采用本申请上述实施例提供的方法生成数字芯片时，模块2需要采用33418条向量才能检测出99.5％的错误。而采用本申请上述实施例提供的方法生成数字芯片时，模块2只需采用23802条向量就能检测出99.75％的错误。对于数字芯片中的模块3而言，未采用本申请上述实施例提供的方法生成数字芯片时，模块3需要采用31278条向量才能检测出99.61％的错误。而采用本申请上述实施例提供的方法生成数字芯片时，模块3只需采用23515条向量就能检测出99.61％的错误。对于数字芯片中的模块4而言，未采用本申请上述实施例提供的方法生成数字芯片时，模块4需要采用39428条向量才能检测出99.45％的错误。而采用本申请上述实施例提供的方法生成数字芯片时，模块4只需采用25648条向量就能检测出99.83％的错误。很显然，采用本申请上述实施例提供的方法生成的数字芯片采用相同甚至较少的向量，就能检测出较多的错误点，能够降低测试成本，节省测试时间。

表1

本申请实施例还提供一种数字芯片，该数字芯片外部设置有第一管脚，数字芯片内部包括第一门控时钟电路、第一逻辑电路，以及第一观测电路，第一门控时钟电路的使能端耦合至第一观测电路，第一门控时钟电路的输出端耦合至第一逻辑电路的时钟输入端，第一观测电路用于采集第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给第一管脚。

示例性的，第一逻辑电路可以包括第二寄存器，第一逻辑电路的时钟输入端可以为该第二寄存器的时钟输入端。第一门控时钟电路的使能端接收的信号为1时，第一门控时钟电路将其时钟端接收的时钟信号输出至第一逻辑电路的时钟输入端。第一门控时钟电路的使能端接收的信号为0时，第一门控时钟电路将其输出端的信号始终置为0，即第一逻辑电路的时钟输入端接收的信号始终为0。

在一些实施例中，第一观测电路的一端耦合至第一门控时钟电路的使能端，第一观测电路的另一端耦合至第一管脚。

示例性的，第一观测电路可以为从第一门控时钟电路的使能端连接至数字芯片的第一管脚之间的线路，第一观测电路也可以为从第一门控时钟电路的使能端连接至数字芯片的第一管脚之间的线路和组合逻辑。

在一些实施例中，第一观测电路包括第一寄存器，该第一寄存器的数据输入端耦合至第一门控时钟电路的使能端，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端控制。

示例性的，第一门控时钟电路用于接收第二时钟信号，该第二时钟信号与第一时钟信号的时钟源不同；或者，第二时钟信号与第一时钟信号的时钟源相同。当第二时钟信号与第一时钟信号的时钟源相同时，第二时钟信号与第一时钟信号相同，或者，第一时钟信号为第二时钟信号的上游时钟信号。

在一些实施例中，上述数字芯片还包括第二门控时钟电路、第二逻辑电路和第三逻辑电路，第二门控时钟电路的输出端耦合至第二逻辑电路的时钟输入端，第三逻辑电路包括第一输入端和第二输入端，第一门控时钟电路的使能端耦合至第三逻辑电路的第一输入端，第二门控时钟电路的使能端耦合至第三逻辑电路的第二输入端，第三逻辑电路的输出端耦合至第一观测电路，第一观测电路还用于采集第二门控时钟电路的使能端的信号，并将第二门控时钟电路的使能端的信号提供给第一管脚。

示例性的，在第一观测电路包括第一寄存器时，第一寄存器的时钟输入端用于接收第一时钟信号，第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制。

例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源、第二门控时钟电路接收的第三时钟信号的时钟源均不同。再例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号相同，或者，第一寄存器接收的第一时钟信号与第二门控时钟电路接收的第三时钟信号相同。又例如，第一寄存器接收的第一时钟信号与第一门控时钟电路接收的第二时钟信号的时钟源、第二门控时钟电路接收的第三时钟信号的时钟源可以部分或全部相同，而且第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制。本申请实施例对于第一时钟信号、第二时钟信号和第三时钟信号的时钟源相同或不同并不限定，只要第一时钟信号不受第一门控时钟电路的使能端和第二门控时钟电路的使能端控制即可。

本申请通过在数字芯片中设置用于采集第一门控时钟电路的使能端的信号的第一观测电路，使得第一门控时钟电路的使能端的信号可以被第一观测电路采集到。如此一来，通过第一观测电路采集的第一门控时钟电路的使能端信号，可以确定第一门控时钟电路输出的时钟信号是否正常，因此采用较少的向量就能检测出数字芯片中较多的Fault，能够降低测试成本，节省测试时间。

上述主要从方法步骤的角度对本发明实施例提供的方案进行了介绍。可以理解的是，计算机为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，本申请能够以硬件和计算机软件的结合形式来实现。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

本申请实施例可以根据上述方法示例对计算机进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本发明实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

图9示出了一种数字芯片的生成装置900的结构示意图，该数字芯片的生成装置可以为上述实施例中的电子设备，还可以为电子设备内的芯片，数字芯片的生成装置900可以用于实现上述任一实施例的数字芯片的生成方法。

该数字芯片的生成装置900包括：处理单元901和收发单元902。示例性的，收发单元902用于支持数字芯片的生成装置900收发信息，或者用于与其它设备之间通信。处理单元901用于对上述数字芯片的生成装置900的动作进行控制管理，用于执行上述实施例中由数字芯片的生成装置900进行的处理，可选的，若数字芯片的生成装置900包括存储单元，则处理单元901还可以执行存储在存储器中的程序或指令，以使得数字芯片的生成装置900实现上述任一实施例所涉及的方法和功能。

示例性的，上述处理单元901可以用于执行例如图3中的步骤S302，或，图6中的步骤S302-S303，或，图7中的步骤S302、S304和S305，和/或用于本文所描述的技术的其它过程。收发单元902可以用于执行例如图3中的步骤S301，和/或用于本文所描述的技术的其它过程。其中，上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。

示例性的，在硬件实现上，可以由处理器201执行处理单元901的功能，可以由收发器203(发送器/接收器)和/或通信接口执行收发单元902的功能，其中，处理单元901可以以硬件形式内嵌于或独立于数字芯片的生成装置900的处理器中，也可以以软件形式存储于数字芯片的生成装置900的存储器中，以便于处理器调用执行以上各个功能单元对应的操作。

当上述处理单元901为处理器，收发单元902为收发器时，图9所示的数字芯片的生成装置的具体结构可以为上述图2所示的电子设备，其中，上述图2涉及的各部件的所有相关内容的描述均可以援引到图9对应部件的功能描述，在此不再赘述。

本申请实施例还提供一种电子设备，该电子设备包括处理器，还可以包括收发器以及存储器，收发器，用于收发信息，或者用于与其他网元通信；存储器，用于存储计算机执行指令；处理器，用于执行所计算机执行指令，以支持电子设备实现图3、图6或图7任一所示的数字芯片的生成方法。

本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序代码，当上述处理器执行该计算机程序代码时，电子设备执行图3、图6或图7任一所示的数字芯片的生成方法。

本申请实施例还提供了一种计算机程序产品，当该计算机程序产品在计算机上运行时，使得计算机执行图3、图6或图7任一所示的数字芯片的生成方法。

本申请实施例还提供了一种数字芯片的生成装置，该装置可以以芯片的产品形态存在，该装置的结构中包括处理器和接口电路，该处理器用于通过接口电路与其它装置通信，使得该装置执行上述图3、图6或图7任一所示的数字芯片的生成方法。

结合本申请公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(random access memory，RAM)、闪存、可擦除可编程只读存储器(erasable programmable ROM，EPROM)、电可擦可编程只读存储器(electricallyEPROM，EEPROM)、寄存器、硬盘、移动硬盘、只读光盘(CD-ROM)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于核心网接口设备中。当然，处理器和存储介质也可以作为分立组件存在于核心网接口设备中。

本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (21)

1.一种数字芯片，其特征在于，所述数字芯片外部设置有第一管脚，所述数字芯片内部包括第一门控时钟电路、第一逻辑电路，以及第一观测电路，所述第一门控时钟电路的使能端耦合至所述第一观测电路，所述第一门控时钟电路的输出端耦合至所述第一逻辑电路的时钟输入端，所述第一观测电路用于采集所述第一门控时钟电路的使能端的信号，并将所述第一门控时钟电路的使能端的信号提供给所述第一管脚。

2.根据权利要求1所述的芯片，其特征在于，所述第一观测电路的一端耦合至所述第一门控时钟电路的使能端，所述第一观测电路的另一端耦合至所述第一管脚。

3.根据权利要求1所述的芯片，其特征在于，所述第一观测电路包括第一寄存器，所述第一寄存器的数据输入端耦合至所述第一门控时钟电路的使能端，所述第一寄存器的时钟输入端用于接收第一时钟信号，所述第一时钟信号不受所述第一门控时钟电路的使能端控制。

4.根据权利要求3所述的芯片，其特征在于，所述第一门控时钟电路用于接收第二时钟信号，所述第二时钟信号与所述第一时钟信号的时钟源不同。

5.根据权利要求3所述的芯片，其特征在于，所述第一门控时钟电路用于接收第二时钟信号，所述第二时钟信号与所述第一时钟信号相同。

6.根据权利要求3所述的芯片，其特征在于，所述第一门控时钟电路用于接收第二时钟信号，所述第二时钟信号与所述第一时钟信号的时钟源相同，且所述第一时钟信号为所述第二时钟信号之前的时钟信号。

7.根据权利要求1-6中任一项所述的芯片，其特征在于，所述芯片还包括第二门控时钟电路、第二逻辑电路和第三逻辑电路，所述第二门控时钟电路的输出端耦合至所述第二逻辑电路的时钟输入端，所述第三逻辑电路包括第一输入端和第二输入端，所述第一门控时钟电路的使能端耦合至所述第三逻辑电路的第一输入端，所述第二门控时钟电路的使能端耦合至所述第三逻辑电路的第二输入端，所述第三逻辑电路的输出端耦合至所述第一观测电路，所述第一观测电路还用于采集所述第二门控时钟电路的使能端的信号，并将所述第二门控时钟电路的使能端的信号提供给所述第一管脚。

8.根据权利要求7所述的芯片，其特征在于，在所述第一观测电路包括第一寄存器时，所述第一寄存器的时钟输入端用于接收第一时钟信号，所述第一时钟信号不受所述第一门控时钟电路的使能端和所述第二门控时钟电路的使能端控制。

9.一种数字芯片的生成方法，其特征在于，应用于电子设计自动化EDA软件，所述数字芯片外部设置有第一管脚，所述数字芯片内部包括至少一个门控时钟电路和至少一个逻辑电路，所述方法包括：

获取与第一门控时钟电路的输出端耦合的第一逻辑电路；所述至少一个门控时钟电路包括所述第一门控时钟电路，所述至少一个逻辑电路包括所述第一逻辑电路；

在所述第一逻辑电路的输出端耦合至所述第一门控时钟电路的使能端的情况下，在所述数字芯片中设置第一观测电路；所述第一观测电路用于采集所述第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给所述第一管脚，所述第一管脚用于输出所述数字芯片的故障位置。

10.根据权利要求9所述的方法，其特征在于，所述第一观测电路的一端耦合至所述第一门控时钟电路的使能端，所述第一观测电路的另一端耦合至所述数字芯片的所述第一管脚。

11.根据权利要求9所述的方法，其特征在于，所述第一观测电路包括第一寄存器，所述第一寄存器的数据输入端耦合至所述第一门控时钟电路的使能端；其中，所述第一寄存器的时钟输入端用于接收第一时钟信号，所述第一时钟信号不受所述第一门控时钟电路的使能端控制。

12.根据权利要求11所述的方法，其特征在于，所述第一门控时钟电路用于接收第二时钟信号，所述第二时钟信号与所述第一时钟信号的时钟源不同。

13.根据权利要求11所述的方法，其特征在于，所述第一门控时钟电路用于接收第二时钟信号，所述第二时钟信号与所述第一时钟信号相同。

14.根据权利要求11所述的方法，其特征在于，所述第一门控时钟电路用于接收第二时钟信号，所述第二时钟信号与所述第一时钟信号的时钟源相同，且所述第一时钟信号为所述第二时钟信号之前的时钟信号。

15.根据权利要求9-14中任一项所述的方法，其特征在于，所述在所述第一逻辑电路的输出端耦合至所述第一门控时钟电路的使能端的情况下，在所述数字芯片中设置第一观测电路，包括：

在所述第一逻辑电路的输出端耦合至所述第一门控时钟电路的使能端，且，所述第一逻辑电路的输出端未耦合至第二观测电路的情况下，在所述数字芯片中设置所述第一观测电路；所述第二观测电路用于采集所述第一门控时钟电路的使能端的信号，并将第一门控时钟电路的使能端的信号提供给所述第一管脚。

16.根据权利要求9-15中任一项所述的方法，其特征在于，所述方法还包括：

获取与第二门控时钟电路的输出端耦合的第二逻辑电路；所述至少一个门控时钟电路包括所述第二门控时钟电路，所述至少一个逻辑电路包括所述第二逻辑电路；

在第二逻辑电路的输出端耦合至第二门控时钟电路的使能端的情况下，在所述数字芯片中设置第三逻辑电路；所述第三逻辑电路用于接收所述第一门控时钟电路的使能端的信号和所述第二门控时钟电路的使能端的信号。

17.根据权利要求16所述的方法，其特征在于，所述第三逻辑电路包括第一输入端和第二输入端，所述第一输入端耦合至所述第一门控时钟电路的使能端，所述第二输入端耦合至所述第二门控时钟电路的使能端，所述第三逻辑电路的输出端耦合至所述第一观测电路。

18.根据权利要求17所述的方法，其特征在于，在所述第一观测电路包括第一寄存器时，所述第一寄存器的时钟输入端用于接收第一时钟信号，所述第一时钟信号不受所述第一门控时钟电路的使能端和所述第二门控时钟电路的使能端控制。

19.根据权利要求9-18中任一项所述的方法，其特征在于，所述第一逻辑电路包括依次耦合的多级逻辑电路，所述在所述第一逻辑电路的输出端耦合至所述第一门控时钟电路的使能端的情况下，在所述数字芯片中设置第一观测电路，包括：

在所述多级逻辑电路中的至少一级逻辑电路的输出端耦合至所述第一门控时钟电路的使能端的情况下，在所述数字芯片中设置所述第一观测电路。

20.一种数字芯片的生成装置，其特征在于，所述数字芯片的生成装置包括处理器和存储器，所述存储器用于存储计算机程序；所述处理器用于执行所述计算机程序，使得所述装置实现如权利要求9-19中任一项所述的方法。

21.一种计算机可读存储介质，所述计算机可读存储介质中具有计算机程序代码，其特征在于，当所述计算机程序代码在处理器上运行时，使得所述处理器执行如权利要求9-19中任一项所述的方法。