CN114968874A - 一种适用于多传感器系统快速并行中断检测电路 - Google Patents

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Abstract

本发明涉及一种中断检测电路，具体说是适用于多传感器系统快速并行中断检测电路。它包括组合逻辑，组合逻辑用于接收所有传感器发出的中断信号，并合并成单个中断组合信号输出给主机。其特点是还包括多个储存单元和通讯控制模块。储存单元与传感器呈一一对应状电连接，储存单元用于储存对应传感器发出的中断信号。通讯控制模块用于将主机发出的串行读取指令转换成并行读信号、对所有储存单元储存的中断信号进行读取，并在读取后控制储存单元释放内存，再将读取得到的并行数据转换成串行数据发送给主机，同时复位组合逻辑输出的中断组合信号。采用该检测电路的系统成本低，具有经济性，响应快。

Description

一种适用于多传感器系统快速并行中断检测电路
技术领域
本发明涉及一种中断检测电路，具体说是适用于多传感器系统快速并行中断检测电路。
背景技术
在集成电路的应用领域，特别是物联网的应用环境，在同一个系统中经常会有多个传感器并用的状态，其通讯电路如图1所示。主机和N(N为大于等于2的正整数)个传感器通过总线进行数据交换，主机要实时循环读取所有传感器的数据。当传感器状态变化时，系统的主机需在短时间内快速有效地辨别发生变化的传感器并进行通讯控制，这就需要在系统中配套中断检测结构。
目前，多传感器系统的中断检测结构有两种。第一种结构如图2所示，主机和N(N为大于等于2的正整数)个传感器通过总线进行数据交换，每个传感器都有一个中断端口送到主机，当任意一个传感器发生变化后，会产生一个中断信号，中断信号送到主机后，主机根据对应中断的端口，可以确定哪个传感器发生变化，通过总线和对应的传感器进行数据交换，并进行后续的处理。但是，这中结构需要占用多个主机的中断检测端口，每一个传感器都需要单独的一个端口，这样导致主机的端口不够用，或者就需要使用更多端口的主机，导致系统的成本较高，不具有经济性。第二种结构如图3所示，通过组合逻辑，将所有传感器的中断信号，通过组合逻辑合并成一路中断，任意传感器发生中断时，组合逻辑就会产生中断，通知主机。这样方式可以大量节省主机的端口资源。然而，主机需要通过向每一个传感器进行通讯，才能确定哪个传感器发生了变化，最差情况就是和第N个传感器通讯后才能判定其发生变化，因此时效性较差，且需要占用大量主机的运算资源。
发明内容
本发明要解决的技术问题是提供一种多传感器系统快速并行中断检测电路，采用该检测电路的系统成本低，具有经济性，响应快。解决了现有技术中成本高，经济性和时效性较差的问题。
为解决上述问题，提供以下技术方案：
本发明的适用于多传感器系统快速并行中断检测电路包括组合逻辑，组合逻辑与多传感器系统的主机和所有传感器均呈电连接，组合逻辑用于接收所有传感器发出的中断信号，并合并成单个中断组合信号输出给主机。其特点是还包括多个储存单元和通讯控制模块。所述储存单元与传感器呈一一对应状电连接，储存单元用于储存对应传感器发出的中断信号。所述通讯控制模块与组合逻辑、储存单元和主机的总线呈电连接，通讯控制模块将主机发出的串行读取指令转换成并行读信号、对所有储存单元储存的中断信号进行读取，并在读取后控制储存单元释放内存，再将读取得到的并行数据转换成串行数据发送给主机，同时复位组合逻辑输出的中断组合信号。
其中，所述并行读信号包括读取锁存信号和读脉冲，所述读取锁存信号用于确保储存单元内的中断信号数据不再变化，读脉冲用于控制储存单元将其存储的中断信号数据发送给通讯控制模块。
所述组合逻辑为逻辑电路，且组合逻辑输入端的数量大于等于传感器的数量，传感器分别与组合逻辑的一个输入端电连接。
所述组合逻辑为N输入与门，且N为正整数，其值大于等于传感器的数量。
所述通讯控制模块包括通讯单元、串并转换器和控制单元。所述通讯单元与主机的总线和串并转换器呈电连接，串并转换器与控制单元电连接，控制单元与储存单元和组合逻辑呈电连接，储存单元与串并转换器电连接。主机将串行读取指令通过通讯单元发送给串并转换器，串并转换器将串行读取指令转换成并行读信号并传递给控制单元，控制单元同时向所有传感器发出读取锁存信号和读脉冲，储存单元将其存储的中断信号并行发送给串并转换器，并在发送储存的中断信号后释放内存，串并转换器将接收到的并行数据转换成串行数据通过通讯单元发送给主机。
所述通讯单元为串行数据通讯单元。
所述储存单元为寄存器。
采取以上方案，具有以下优点：
由于本发明的多传感器系统快速并行中断检测电路的储存单元与传感器呈一一对应状电连接，储存单元用于储存对应传感器发出的中断信号，通讯控制模块与组合逻辑、储存单元和主机呈电连接，通讯控制模块将主机发出的串行读取指令转换成并行读信号、对所有储存单元储存的中断信号进行读取，再将读取得到的并行数据转换成串行数据发送给主机，同时复位组合逻辑输出的中断组合信号。这种中断检测电路利用通讯控制模块进行串并转换，从而无需占用主机的多个端口，而且，主机外置的通讯控制模块成本与多端口主机相比，成本较低，因而，降低了整个系统的成本，使得系统具备经济性。同时，并行数据同时读取，再转换成串行数据到主机识别，从而无需依次向每一个传感器进行通讯，大大提高了响应速度，保证了时效性，且无需占用主机大量的运算资源，进一步提高了响应速度。
附图说明
图1是背景技术中多传感器系统通讯电路的原理示意图；
图2是背景技术中第一种断检测电路的原理示意图；
图3是背景技术中第二种断检测电路的原理示意图；
图4是本发明的适用于多传感器系统快速并行中断检测电路的原理示意图；
图5是本发明的适用于多传感器系统快速并行中断检测电路的使用示意图。
具体实施方式
以下结合附图对本发明做进一步详细说明。
如图4和图5所示，本发明的本发明的适用于多传感器系统快速并行中断检测电路包括组合逻辑、多个储存单元和通讯控制模块。所述组合逻辑与多传感器系统的主机和所有传感器均呈电连接，组合逻辑用于接收所有传感器发出的中断信号，并合并成单个中断组合信号输出给主机。所述储存单元与传感器呈一一对应状电连接，储存单元用于储存对应传感器发出的中断信号。所述通讯控制模块与组合逻辑、储存单元和主机的总线呈电连接，通讯控制模块将主机发出的串行读取指令转换成并行读信号、对所有储存单元储存的中断信号进行读取，并在读取后控制储存单元释放内存，再将读取得到的并行数据转换成串行数据发送给主机，同时复位组合逻辑输出的中断组合信号，。
为了防止读取过程中储存单元内的数据发生变化，所述并行读信号包括读取锁存信号和读脉冲，所述读取锁存信号用于确保储存单元内的中断信号数据不再变化，读脉冲用于控制储存单元将其存储的中断信号数据发送给通讯控制模块。
所述通讯控制模块包括通讯单元、串并转换器和控制单元。所述通讯单元与主机的总线和串并转换器呈电连接，串并转换器与控制单元电连接，控制单元与储存单元和组合逻辑呈电连接，储存单元与串并转换器电连接。主机将串行读取指令通过通讯单元发送给串并转换器，串并转换器将串行读取指令转换成并行读信号并传递给控制单元，控制单元同时向所有传感器发出读取锁存信号和读脉冲，储存单元将其存储的中断信号并行发送给串并转换器，并在发送储存的中断信号后释放内存，串并转换器将接收到的并行数据转换成串行数据通过通讯单元发送给主机。
所述组合逻辑为逻辑电路，可以是与门、或门、与非门、或非门或者能实现这些功能的逻辑组合中的一种，且组合逻辑输入端的数量大于等于传感器的数量，传感器分别与组合逻辑的一个输入端电连接。
所述通讯单元为串行数据通讯单元。
本实施例中所述组合逻辑为N输入与门，且N为正整数，其值等于传感器的数量。所述通讯单元为IIC通讯单元。所述储存单元为寄存器。
传感器发出的中断信号，一方面输入到组合逻辑，合并成单个的中断输出给主机。同时，也送到存储单元的输入端口，被储存单元储存。多个存储单元为并行结构。
所述通讯单元一方面负责和主机进行数据交换，为了节省端口资源，两者串行数据通讯；通讯单元还要和存储单元进行数据交换，这里是并行的数据交换。
串并转换器将串行的读取指令转换成并行的读信号，对存储单元进行读取；将读取到的存储单元的并行数据转换成串行数据通过通讯单元送到主机。
使用时，通讯单元主要负责和主机进行通讯，接收或者发送数据；串并转换器是将从主机接收的数据转化成并行数据送到控制单元，或者将寄存器读取到的并行数据转换成串行数据，送给通讯单元用以发送给主机。控制单元接收到经过串并转换器的主机数据后，进行译码，产生相应的控制信号，例如译码的内容为读取中断数据，则产生读脉冲，同时将产生读取锁存信号，一方面确保读取数据时寄存器数据不再变化，另一方面，通过读脉冲将寄存器中的数据并行读出，送到串并转换器，读脉冲结束后，控制模块需要释放寄存器，允许接收中断输入信号，并控制串并转换器，将并行数据转换成串行数据，送往通信单元；通信单元和主机进行数据交换，主机识别产生中断的传感器位置。此外，控制单元还要逻辑输出的中断组合信号进行复位。

Claims (7)

1.一种适用于多传感器系统快速并行中断检测电路，包括组合逻辑，组合逻辑与多传感器系统的主机和所有传感器均呈电连接，组合逻辑用于接收所有传感器发出的中断信号，并合并成单个中断组合信号输出给主机；其特征在于还包括多个储存单元和通讯控制模块；所述储存单元与传感器呈一一对应状电连接，储存单元用于储存对应传感器发出的中断信号；所述通讯控制模块与组合逻辑、储存单元和主机的总线呈电连接，通讯控制模块将主机发出的串行读取指令转换成并行读信号、对所有储存单元储存的中断信号进行读取，并在读取后控制储存单元释放内存，再将读取得到的并行数据转换成串行数据发送给主机，同时复位组合逻辑输出的中断组合信号。
2.如权利要求1所述的适用于多传感器系统快速并行中断检测电路，其特征在于所述并行读信号包括读取锁存信号和读脉冲，所述读取锁存信号用于确保储存单元内的中断信号数据不再变化，读脉冲用于控制储存单元将其存储的中断信号数据发送给通讯控制模块。
3.如权利要求1所述的适用于多传感器系统快速并行中断检测电路，其特征在于所述组合逻辑为逻辑电路，且组合逻辑输入端的数量大于等于传感器的数量，传感器分别与组合逻辑的一个输入端电连接。
4.如权利要求3所述的适用于多传感器系统快速并行中断检测电路，其特征在于所述组合逻辑为N输入与门，且N为正整数，其值大于等于传感器的数量。
5.如权利要求2所述的适用于多传感器系统快速并行中断检测电路，其特征在于所述通讯控制模块包括通讯单元、串并转换器和控制单元；所述通讯单元与主机的总线和串并转换器呈电连接，串并转换器与控制单元电连接，控制单元与储存单元和组合逻辑呈电连接，储存单元与串并转换器电连接；主机将串行读取指令通过通讯单元发送给串并转换器，串并转换器将串行读取指令转换成并行读信号并传递给控制单元，控制单元同时向所有传感器发出读取锁存信号和读脉冲，储存单元将其存储的中断信号并行发送给串并转换器，并在发送储存的中断信号后释放内存，串并转换器将接收到的并行数据转换成串行数据通过通讯单元发送给主机。
6.如权利要求5所述的适用于多传感器系统快速并行中断检测电路，其特征在于所述通讯单元为串行数据通讯单元。
7.如权利要求1-6中任一项所述的适用于多传感器系统快速并行中断检测电路，其特征在于所述储存单元为寄存器。
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