CN117992381A - 一种基于fpga的数据收发方法及ip核 - Google Patents
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Abstract
本发明涉及串行异步通讯控制技术领域，特别涉及一种基于FPGA的数据收发方法及IP核。该方法包括：接收来自数据发送缓冲区的每一字节的发送数据并对其分别进行CRC处理，得到发送数据CRC计算结果；将发送数据和发送数据CRC计算结果传至目标设备；向状态寄存器发送数据发送结束标志位，根据数据发送结束标志位通知FPGA的处理器发送数据均发送完毕；接收来自数据接收缓冲区的每一字节的接收数据并对其分别进行CRC处理，得到接收数据各自的接收数据CRC计算结果；将接收数据CRC计算结果存储至状态寄存器，并通知处理器所述接收数据接收完毕。本发明提供的收发方法及IP核，降低应用程序复杂度，提高协调运行可靠性。
Description
技术领域
本发明涉及串行异步通讯控制技术领域，特别涉及一种基于FPGA的数据收发方法及IP核。
背景技术
UART（Universal Asynchronous Receiver/Transmitter，通用异步接收/发送装置）通讯控制协议为异步串行通讯协议，其特点是连线简单，协议不复杂，空闲状态下总线为高位，起始位为零位，数据位可为5-8位可设，有奇偶校验位（可选）和1-2位停止位（高）。控制器每接收一个字节都会给处理器发送一次接收或发送中断，在多通道（超过5个或以上）并行工作的应用中，每接收或发送一个字节就会给处理器发送一次接收或发送中断，造成主处理器中断饱和、数据溢出或丢帧现象，影响主程序计算的实时性，同时增加主程序接收和处理流程的复杂度，降低系统的可靠性。其次是每一个通道数据只有奇偶校验功能，检测出错误的能力和CRC（循环冗余校验，Cyclic Redundancy Check）无法比拟，在传输可靠性要求很高的场合无法确保准确性需求。
发明内容
（一）要解决的技术问题
本发明提供了一种基于FPGA的数据收发方法及IP核，以克服现有技术存在的数据接收和处理流程比较复杂，且可靠性较低无法满足应用需求等缺陷。
（二）技术方案
本发明一方面提供一种基于FPGA的数据收发方法，包括：
在数据发送过程中，接收来自数据发送缓冲区的每一字节的发送数据；
对每一字节的所述发送数据分别进行CRC处理，得到每一字节的所述发送数据各自的发送数据CRC计算结果；
将所述发送数据和所述发送数据CRC计算结果传输至目标设备；
在所述发送数据均发送完毕之后，向状态寄存器发送数据发送结束标志位，根据所述数据发送结束标志位通知FPGA的处理器所述发送数据均发送完毕；
在数据接收过程中，接收来自数据接收缓冲区的每一字节的接收数据；
对每一字节的所述接收数据分别进行CRC处理，得到每一字节的所述接收数据各自的接收数据CRC计算结果；
在所述接收数据均接收完毕之后，将所述接收数据CRC计算结果存储至所述状态寄存器，并通知所述处理器所述接收数据接收完毕。
进一步地，所述将所述发送数据CRC计算结果传输至目标设备，包括：
按照由高位字节至低位字节的顺序，依次将每一字节的所述发送数据各自的所述发送数据CRC计算结果传输至所述目标设备。
进一步地，在数据接收过程中，所述方法还包括：
若在四个字节的接收时间内未接收所述接收数据，则认为所述接收数据均接收完毕。
另一方面，本发明还提供一种基于FPGA的IP核，包括：协议控制器、数据发送缓冲区、数据接收缓冲区和发送/接收结束中断控制模块；其中，
所述协议控制器包含：发送数据CRC计算模块、发送逻辑状态机控制模块、UART发送器、UART接收器、接收数据CRC计算模块和接收逻辑状态机控制模块；
所述数据发送缓冲区，用于临时存储每一字节的发送数据，并将每一字节的所述发送数据传输至所述UART发送器；
所述发送数据CRC计算模块，用于对所述UART发送器接收到的每一字节的所述发送数据进行CRC处理，得到每一字节的所述发送数据各自的发送数据CRC计算结果；
所述发送逻辑状态机控制模块，用于向所述UART发送器发送数据发送信号，控制所述UART发送器将每一字节的所述发送数据和所述发送数据CRC计算结果传输至目标设备；
所述数据接收缓冲区，用于临时存储每一字节的接收数据，并将每一字节的所述接收数据传输至所述UART接收器；
所述接收数据CRC计算模块，用于对所述UART接收器接收到的每一字节的所述接收数据进行CRC处理，得到每一字节的所述接收数据各自的接收数据CRC计算结果；
所述接收逻辑状态机控制模块，用于向所述UART接收器发送数据接收信号，控制所述UART接收器读取每一字节的所述接收数据和所述接收数据CRC计算结果；
所述发送/接收结束中断控制模块，用于在所述发送数据均发送完毕之后，向处理器发送数据发送完毕中断信号；还用于在所述接收数据均接收完毕之后，向所述处理器发送数据接收完毕中断信号。
进一步地，所述数据发送缓冲区为例化块随机存储器所得，所述数据接收缓冲区为例化块随机存储器所得。
进一步地，还包含：
故障处理模块，用于对所述数据发送缓冲区和所述数据接收缓冲区写入上溢和读出下溢进行控制保护处理；
所述故障处理模块，还用于向所述处理器发送复位控制指令，以便所述处理器根据所述复位控制指令清除所述数据发送缓冲区和/或所述数据接收缓冲区，并恢复状态寄存器和/或控制寄存器为缺省值。
（三）有益效果
本发明提供一种基于FPGA的数据收发方法及IP核，最大程度降低应用程序复杂度，提高计算实时余量和简化主程序处理流程，提高协调运行可靠性。
附图说明
图1为本发明实施例基于FPGA的数据收发方法流程图；
图2为本发明实施例基于FPGA的IP核结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明提供一种基于FPGA（现场可编程门阵列，Field-ProgrammableGate Array）的数据收发方法，包括：
步骤S1、在数据发送过程中，接收来自数据发送缓冲区的每一字节的发送数据；
步骤S2、对每一字节的所述发送数据分别进行CRC处理，得到每一字节的所述发送数据各自的发送数据CRC计算结果；
步骤S3、将所述发送数据和所述发送数据CRC计算结果传输至目标设备；
步骤S4、在所述发送数据均发送完毕之后，向状态寄存器发送数据发送结束标志位，根据所述数据发送结束标志位通知FPGA的处理器所述发送数据均发送完毕；
步骤S5、在数据接收过程中，接收来自数据接收缓冲区的每一字节的接收数据；
步骤S6、对每一字节的所述接收数据分别进行CRC处理，得到每一字节的所述接收数据各自的接收数据CRC计算结果；
步骤S7、在所述接收数据均接收完毕之后，将所述接收数据CRC计算结果存储至所述状态寄存器，并通知所述处理器所述接收数据接收完毕。
其中，将所述发送数据CRC计算结果传输至目标设备，包括：
按照由高位字节至低位字节的顺序，依次将每一字节的所述发送数据各自的所述发送数据CRC计算结果传输至所述目标设备。
其中，在数据接收过程中，所述方法还包括：
若在四个字节的接收时间内未接收所述接收数据，则认为所述接收数据均接收完毕。
如图2所示，本发明还提供一种基于FPGA的IP核，包括：协议控制器、数据发送缓冲区2、数据接收缓冲区3和发送/接收结束中断控制模块4；其中，
协议控制器包含：发送数据CRC计算模块5、发送逻辑状态机控制模块6、UART发送器7、UART接收器8、接收数据CRC计算模块9和接收逻辑状态机控制模块10；
数据发送缓冲区2，用于临时存储每一字节的发送数据，并将每一字节的所述发送数据传输至所述UART发送器；
发送数据CRC计算模块5，用于对所述UART发送器接收到的每一字节的所述发送数据进行CRC处理，得到每一字节的所述发送数据各自的发送数据CRC计算结果；
发送逻辑状态机控制模块6，用于向所述UART发送器发送数据发送信号，控制所述UART发送器将每一字节的所述发送数据和所述发送数据CRC计算结果传输至目标设备；
数据接收缓冲区3，用于临时存储每一字节的接收数据，并将每一字节的所述接收数据传输至所述UART接收器；
接收数据CRC计算模块9，用于对所述UART接收器接收到的每一字节的所述接收数据进行CRC处理，得到每一字节的所述接收数据各自的接收数据CRC计算结果；
接收逻辑状态机控制模块10，用于向所述UART接收器发送数据接收信号，控制所述UART接收器读取每一字节的所述接收数据和所述接收数据CRC计算结果；
发送/接收结束中断控制模块4，用于在所述发送数据均发送完毕之后，向处理器发送数据发送完毕中断信号；还用于在所述接收数据均接收完毕之后，向所述处理器发送数据接收完毕中断信号。
其中，所述数据发送缓冲区为例化块随机存储器所得，所述数据接收缓冲区为例化块随机存储器所得。
还包含：
故障处理模块，用于对所述数据发送缓冲区和所述数据接收缓冲区写入上溢和读出下溢进行控制保护处理；
所述故障处理模块，还用于向所述处理器发送复位控制指令，以便所述处理器根据所述复位控制指令清除所述数据发送缓冲区和/或所述数据接收缓冲区，并恢复状态寄存器和/或控制寄存器为缺省值。
该系统的中心机处理器采用ZYNQ处理器系统，其组成架构为ARM+FPGA，ARM核作为应用处理计算机系统（PS），FPGA（PL）作为通讯协处理器。数据采集仪器仪表分布于加热炉的不同部位，在ZYNQ的FPGA上对应加热炉上的测试仪器仪表对应的UART通道，这样ARM处理器在一周期运算开始同时对各部位不同仪器仪表进行同步采集，各仪器仪表数据的数据采集工作均在同时平行作业，采用发送结束进行触发中断方式，充分减少了主处理器的查询等待时间，提高数据系统计算实时余量，同时简化了ARM处理器程序架构，提高整个中心机系统工作的可靠性；与市面上有同类功能ASIC产品PI7C9X7958还要配主计算机相比，总成本低，且ARM+FPGA架构灵活，实现硬件设计软件化实现，在需求多变的情况升级方便，减少工程研制成本。
本发明以传统UART通讯控制协议为基础，根据系统对采集数据的传送需求，在FPGA上实现传统UART异步通讯控制协议，为每一个通道分别增加大容量的收发缓冲区，每一个方向的缓冲区容量最大长度可达到2K字节，充分发挥FPGA硬件设计软件化实现的功能，达到数据收发同步并行的目的；其次是每一个通道接收结束之后才给处理器发送中断信号，替代传统每接收一次就发送一次中断的功能，从机理上避免处理器中断饱和的现象；最后是对于每接收到一个字节都可以进行字节CRC校验，通过FPGA同步进行CRC校验计算，节约主处理器计算时间，发挥FPGA并行计算的功能，降低主处理器应用程序复杂度，提高主处理器计算实时余量和简化主程序处理流程，提高大系统软硬件协调运行可靠性。
采用该发明，可解决RS-485/422/232一主多从的总线拓扑结构下访问诸多从站所带来的串行访问延迟。在FPGA上例化多个UART通道，每一通道的UART拥有自己独立的收发缓冲区，可以同时对外围设备进行同步并行收发数据，数据发送接收中断和数据接收中断控制方式，避免传统方式对主处理器的饱和中断。以单片机或DSP为核心的小系统均配置有UART片内外设，提高该发明的通用性，以及系统软件的实时性和可靠性。同时可以针对外部设备数量，在FPGA逻辑资源允许的情况下，适时增加UART的通道，只增加相应的电气接口就可以和外部设备进行通讯，不改变主处理器系统的硬件设计，系统升级灵活，同时也减少集成设计的时间。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (6)
1.一种基于FPGA的数据收发方法，其特征在于，包括：
在数据发送过程中，接收来自数据发送缓冲区的每一字节的发送数据；
对每一字节的所述发送数据分别进行CRC处理，得到每一字节的所述发送数据各自的发送数据CRC计算结果；
将所述发送数据和所述发送数据CRC计算结果传输至目标设备；
在所述发送数据均发送完毕之后，向状态寄存器发送数据发送结束标志位，根据所述数据发送结束标志位通知FPGA的处理器所述发送数据均发送完毕；
在数据接收过程中，接收来自数据接收缓冲区的每一字节的接收数据；
对每一字节的所述接收数据分别进行CRC处理，得到每一字节的所述接收数据各自的接收数据CRC计算结果；
在所述接收数据均接收完毕之后，将所述接收数据CRC计算结果存储至所述状态寄存器，并通知所述处理器所述接收数据接收完毕。
2.根据权利要求1所述的数据收发方法，其特征在于，所述将所述发送数据CRC计算结果传输至目标设备，包括：
按照由高位字节至低位字节的顺序，依次将每一字节的所述发送数据各自的所述发送数据CRC计算结果传输至所述目标设备。
3.根据权利要求1所述的数据接收方法，其特征在于，在数据接收过程中，所述方法还包括：
若在四个字节的接收时间内未接收所述接收数据，则认为所述接收数据均接收完毕。
4.一种基于FPGA的IP核，其特征在于，包括：协议控制器、数据发送缓冲区、数据接收缓冲区和发送/接收结束中断控制模块；其中，
所述协议控制器包含：发送数据CRC计算模块、发送逻辑状态机控制模块、UART发送器、UART接收器、接收数据CRC计算模块和接收逻辑状态机控制模块；
所述数据发送缓冲区，用于临时存储每一字节的发送数据，并将每一字节的所述发送数据传输至所述UART发送器；
所述发送数据CRC计算模块，用于对所述UART发送器接收到的每一字节的所述发送数据进行CRC处理，得到每一字节的所述发送数据各自的发送数据CRC计算结果；
所述发送逻辑状态机控制模块，用于向所述UART发送器发送数据发送信号，控制所述UART发送器将每一字节的所述发送数据和所述发送数据CRC计算结果传输至目标设备；
所述数据接收缓冲区，用于临时存储每一字节的接收数据，并将每一字节的所述接收数据传输至所述UART接收器；
所述接收数据CRC计算模块，用于对所述UART接收器接收到的每一字节的所述接收数据进行CRC处理，得到每一字节的所述接收数据各自的接收数据CRC计算结果；
所述接收逻辑状态机控制模块，用于向所述UART接收器发送数据接收信号，控制所述UART接收器读取每一字节的所述接收数据和所述接收数据CRC计算结果；
所述发送/接收结束中断控制模块，用于在所述发送数据均发送完毕之后，向处理器发送数据发送完毕中断信号；还用于在所述接收数据均接收完毕之后，向所述处理器发送数据接收完毕中断信号。
5.根据权利要求4所述的IP核，其特征在于，所述数据发送缓冲区为例化块随机存储器所得，所述数据接收缓冲区为例化块随机存储器所得。
6.根据权利要求4所述的IP核，其特征在于，还包含：
故障处理模块，用于对所述数据发送缓冲区和所述数据接收缓冲区写入上溢和读出下溢进行控制保护处理；
所述故障处理模块，还用于向所述处理器发送复位控制指令，以便所述处理器根据所述复位控制指令清除所述数据发送缓冲区和/或所述数据接收缓冲区，并恢复状态寄存器和/或控制寄存器为缺省值。
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