CN107391422A - 多路异步串行通讯数据访问系统及方法 - Google Patents

Abstract

本发明提出一种多路异步串行通讯数据访问系统及方法，该系统包括：主控单元，逻辑控制单元，及存储单元；所述主控单元用以生成并输出主控指令，以指示所述逻辑控制单元待访问信息；所述存储单元具有多个存储有并行数据的数据存储区；所述逻辑控制单元包括：分时模块、及多个并转串模块；所述分时模块用以将访问时间分割成多个时间片；各个所述并转串模块根据所述主控单元的主控指令配置访问请求信息，多个并转串模块共享一分时模块，分不同时间片发出各自的访问请求信息，以读取所述存储单元内的对应数据存储区的数据，进行数据的并串转换。可以减少资源消耗。

Description

多路异步串行通讯数据访问系统及方法

技术领域

本发明涉及多路异步串行通讯技术领域，尤其涉及的是一种多路异步串行通讯数据访问系统及方法。

背景技术

卫星综合电子产品广泛采用反熔丝FPGA扩展片外存储器的设计架构，FPGA用于逻辑控制，片外存储器用于存储数据。RS422总线是国内卫星广泛应用的星载低速总线，具有连接简单、使用灵活方便、数据传递可靠等优点。因此以反熔丝FPGA为主控芯片的RS422串行通讯设备已经成为卫星综合电子系统的关键部分。

当串行通讯通道数量多、数据量大时，常常出现多个数据源共用一个片外存储器。多数据源访问存储器时，由于数据通讯实时处理的要求，一般采用多条件分支判断的方法，对多个存储器访问请求按照优先级进行排序后依次执行。当数据源数量较多时，存在逻辑深度较深的问题，从而导致资源消耗较大，甚至资源不足。

发明内容

本发明所要解决的技术问题是提供一种多路异步串行通讯数据访问系统及方法，减少资源消耗。

为解决上述问题，本发明提出一种多路异步串行通讯数据访问系统，包括：主控单元，逻辑控制单元，及存储单元；所述主控单元用以生成并输出主控指令，以指示所述逻辑控制单元待访问信息；所述存储单元具有多个存储有并行数据的数据存储区；所述逻辑控制单元包括：分时模块、及多个并转串模块；

所述分时模块用以将访问时间分割成多个时间片；各个所述并转串模块根据所述主控单元的主控指令配置访问请求信息，多个并转串模块共享一分时模块，分不同时间片发出各自的访问请求信息，以读取所述存储单元内的对应数据存储区的数据，进行数据的并串转换。

根据本发明的一个实施例，还包括频率参考源单元，连接所述分时模块；所述频率参考源单元用以提供作为频率参考源的脉冲信号；所述分时单元为计数器，用以对所述脉冲信号进行计数，每累计一定数量作为时间片的分割触发信号。

根据本发明的一个实施例，所述脉冲信号的频率和每次累计的数量根据异步串行通讯周期而定，以根据异步串行通讯周期将访问时间分割为N个互不重叠的时间片，N为正整数。

根据本发明的一个实施例，所述逻辑控制单元还包括串行数据发送逻辑模块，用于对各个所述并转串模块分时输出的访问请求信息处理成一路有效访问请求信息，以通过同一通道访问所述存储单元内的对应数据存储区的数据，并将数据反馈给所述并转串模块。

根据本发明的一个实施例，所述串行数据发送逻辑模块中的请求信息处理部分为或逻辑电路、或者与逻辑电路、或者选择电路；所述逻辑控制单元还包括访问调度模块，用以接收多个访问请求信息，按照优先级排队依次访问存储区。

根据本发明的一个实施例，还包括移位寄存器，多个并转串模块共享同一移位寄存器，各个并转串模块读取的数据分时移位锁存至所述移位寄存器中，每个时间片仅读取一个字节。

根据本发明的一个实施例，还包括数字量输出输入接口，用以将所述串行数据转换为差分信号输出。

根据本发明的一个实施例，所述访问时间分割成的时间片、并转串模块与所述存储单元内的数据存储区一一对应。

根据本发明的一个实施例，所述逻辑控制单元为FPGA，所述存储单元为FPGA连接的片外存储器。

根据本发明的一个实施例，所述主控单元查询当前串行发送通道是否空闲，在空闲时通过逻辑控制单元向所述存储单元写入待发送的数据源，写完之后生成并输出所述主控指令。

本发明还提供一种多路异步串行通讯数据访问方法，包括以下步骤：

S1：主控单元生成并输出主控指令，所述主控指令用来指示待访问信息；

S2：多个并转串模块根据主控指令配置访问请求信息，若需要进行访问，则该并转串模块等待发出有效的访问请求信息，否则该并转串模块等待发出无效的访问请求信息；

S3：分时模块将访问时间分成多个时间片，在不同时间片触发不同的并转串模块发出各自的访问请求信息；

S4：在一时间片内发出有效的访问请求信息的并转串模块，根据所述待访问信息中的待发送数据源，读取存储单元内的对应数据存储区的数据；

S5：读取的数据移位锁存至移位寄存器内，将并行数据转换为串行数据输出。

采用上述技术方案后，本发明相比现有技术具有以下有益效果：

以时间作为访问请求信息的分开传输的参量，使多个访问请求信息在时间轴上互不重叠，从而使这些并转串模块对应的移位寄存器数据在不同的时间内读取完成，存储单元的数据通道可实现分时复用；由于访问请求信息在时间上互不重叠，不会出现同时有效的情况，因此访问请求信息不需要进行优先级排队处理，每个时间片仅有一路有效信号来请求访问存储器，更便于调度，降低逻辑深度，降低资源损耗，提高运行效率。

附图说明

图1为本发明一实施例的多路异步串行通讯数据访问系统的结构框图；

图2为本发明一实施例的逻辑控制单元的结构框图；

图3为本发明一实施例的多路异步串行通讯数据访问方法的流程示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

参看图1，在一个实施例中，多路异步串行通讯数据访问系统包括：主控单元101，逻辑控制单元106，及存储单元103。当然，还可以包括其他单元，例如包括电源单元102，可以为系统提供可靠的稳压电源，等等。

主控单元101用以生成并输出主控指令，以指示逻辑控制单元106待访问信息。主控单元101可以包括一CPU单元，用来执行相应软件，进行相应的控制。在本实施例中，主控单元101用来生成并输出主控指令。主控指令可以控制逻辑控制单元106访问相应的数据存储区并实现所需数据源及数据量的数据通讯。

存储单元103作为异步串口通讯数据的宿主。存储单元103具有多个存储有并行数据的数据存储区。具体数据存储区的数量可以根据通讯需要的数据源数量而定，可以等于或大于数据源的数量。

参看图1和图2，逻辑控制单元包括：分时模块、及多个并转串模块。逻辑控制单元可以通过可编程逻辑器件实现，实现整个系统的控制逻辑。逻辑控制单元除了分时模块和并转串模块(串行数据发送逻辑)之外，还可以包括其他的逻辑，串行数据发送逻辑与其他逻辑可以通过选择器pmux来选择一逻辑来访问数存储单元，存储单元例如是SRAM。图2中几个输入到选择器pmux的箭头都是访问请求信息(单比特的脉冲信号)，其他逻辑产生的访问请求信息例如但不限于有18个，优化前共有16+18＝34个访问请求信息，优化后共有1+18＝19个访问请求信息，减少了15个。逻辑控制单元106与主控单元101连接，逻辑控制单元106可以与主控单元101交互数据，也可以与存储单元103交互数据，也可以实现主控单元101和存储单元103之间的数据交互。

分时模块用以将访问时间分割成多个时间片。各个时间片的时长优选是相同的，当然也可以根据需要配置为不同时长。

各个并转串模块根据主控单元101的主控指令配置访问请求信息，多个并转串模块共享一分时模块，分不同时间片发出各自的访问请求信息，以读取存储单元103内的对应数据存储区的数据，进行数据的并串转换。也就是说多个并转串模块可以分时来传输访问请求信息，以实现对存储单元103的分时复用。将全部数据传输完需要较多个访问时间，可以说并转串模块在每个访问时间内轮流发出一次访问请求信息，因而，各个数据从宏观上来看是同时发送的，平衡了数据发送的效率。

分时模块产生异步串口通讯所需要的访问触发控制信号，一个时间片触发一个并转串模块产生访问请求信息，从存储单元103读取例如一字节数据锁存至移位寄存器，并转串模块将并行数据转换为串行数据输出，从而并转串模块在不同时间内完成数据读取。

在图2中，具有16个并转串模块，分别为并转串模块0-15，16个并转串模块共用一个分时模块。分时模块将访问时间分割为16个互不重叠的时间片，编号为0、1、2、...15，分别给并转串逻辑0-15使用。可以理解，本实施例并不作为限制，并转串模块的数量也可以为其他，具体根据器件及通讯需要而定，相应的时间片分割也可以相应变化。另外，全部并转串模块可以共用一个分时模块，也可以两个以上，只要符合多个并转串模块共用一个分时模块的思想即可，当然优选来说，全部的并转串模块共用同一个分时模块，分时模块所分割的时间片数量与并转串模块的数量对应。

以时间作为访问请求信息的分开传输的参量，使多个访问请求信息在时间轴上互不重叠，从而使这些并转串模块对应的移位寄存器数据在不同的时间内读取完成，存储单元103的数据通道可实现分时复用；由于访问请求信息在时间上互不重叠，不会出现同时有效的情况，因此访问请求信息不需要进行优先级排队处理，每个时间片仅有一路有效信号来请求访问存储器，更便于调度，降低逻辑深度，降低资源损耗，提高运行效率。

在一个实施例中，多路异步串行通讯数据访问系统还可以包括频率参考源单元104，频率参考源单元104可以是晶体振荡器，输出一定频率的脉冲信号。频率参考源单元104连接分时模块。频率参考源单元104用以提供作为频率参考源的脉冲信号。分时模块为计数器，用以对脉冲信号进行计数，每累计一定数量作为时间片的分割触发信号。由于脉冲信号具有一定的频率，因而对脉冲与脉冲之间存在特定的时间间距，因而对脉冲信号进行计数事实上便是计时，因而时间片可以依据脉冲信号的数量来计量。

优选的，脉冲信号的频率和每次累计的数量根据异步串行通讯周期而定，以根据异步串行通讯周期将访问时间分割为N个互不重叠的时间片，N为正整数。以异步串行通讯波特率为基础，配置为一个时间片能够传输一比特数据，这样数据一比特一比特读取便将存储的并行数据转换为串行数据。

在一个实施例中，逻辑控制单元106还可以包括串行数据发送逻辑模块，连接并转串模块、存储单元103和移位寄存器。串行数据发送逻辑模块用于对各个并转串模块分时输出的访问请求信息处理成一路有效访问请求信息，以通过同一通道访问存储单元103内的对应数据存储区的数据，并将数据反馈给并转串模块。

进一步的，串行数据发送逻辑模块中的请求信息处理部分为或逻辑电路、或者与逻辑电路、或者选择电路。逻辑控制单元106还可以包括访问调度模块，用以接收多个访问请求信息，按照优先级排队依次访问存储区。

若访问请求信息为有效访问信号时为脉冲信号或高电平、而为无效访问信号时为低电平，则请求处理部分可以为或逻辑电路，各个并转串模块分时输出的访问请求信息经或运算后输出一路有效访问请求信息。否则请求处理部分可以为与逻辑电路，将各个并转串模块分时输出的访问请求信息经与运算后输出一路有效访问请求信息。或者，可以通过选择器来选择一路有效访问请求信息输出，选择器的选通可以由各时间片的分割触发信号控制，选中相应通道的并转串模块输出的访问请求信息输出；当然也可以由其他信号控制选通。

以并转串模块为16个为例，当然其他数量的也是同理。由于16个访问请求信息在时间上互不重叠，不会出现同时有效的情况，因此16个访问请求信息没有进行优先级排队处理，而是进行例如或操作后作为一个访问请求信息，进入存储器调度逻辑，多条件判断分支减少15个，可以降低逻辑深度，降低资源消耗，提高运行频率。

在一个实施例中，多路异步串行通讯数据访问系统还可以包括移位寄存器。多个并转串模块共享同一移位寄存器，各个并转串模块读取的数据分时移位锁存至移位寄存器中，每个时间片进读取一个字节，以将并行数据转换为串行数据输出。每个时间片产生一个存储器读请求，从存储单元中读取一个字节数据。

在一个实施例中，多路异步串行通讯数据访问系统还可以包括数字量输出输入接口105，用以将串行数据转换为差分信号输出。数字量输出输入接口105进行TTL电平信号与RS422差分信号之间的转换，可以集成有接口电平转换芯片。

优选的，访问时间分割成的时间片、并转串模块与存储单元103内的数据存储区一一对应。主控单元101的主控指令会指示并转串模块在哪个时间片发出有效的访问请求信息，具体访问那个数据存储区，不同并转串模块在不同时间片访问不同的数据存储区。

在一个实施例中，主控单元101查询当前串行发送通道是否空闲，在空闲时通过逻辑控制单元106向存储单元103写入待发送的数据源，写完之后生成并输出主控指令。

在一个具体的实施例中，系统工作过程例如步骤T1-T5：

整个系统启动后，执行步骤T1、主控单元101查询当前串行发送通道是否空闲，空闲则执行步骤T2，可以通过设置相应软件进行查询。查询空闲状态是为了避免软硬件冲突，导致数据发送错误。

步骤T2、主控单元101向FPGA片外存储器写入数据。

步骤T3、主控单元101启动发送，通知FPGA待发送的数据源及对应数据量。

步骤T4、FPGA检测到启动发送命令后，并转串模块产生存储器读请求，并将存储器返回的数据锁存至移位寄存器。每次读一个字节。

步骤T5、并转串模块按照异步串行通讯协议，将移位寄存器的并行数据转换成串行输出。

在一个实施例中，逻辑控制单元106为FPGA(Field-Programmable Gate Array)，存储单元为FPGA连接的片外存储器。例如SRAM，当然也可以是其他存储器。

具体的，系统采用7.2万门反熔丝FPGA作为逻辑控制单元106，外置一片SRAM作为存储单元103，实现多通道异步串行数据的解析、发送、接收和缓存。然而如果按照常规设计方法，复制16个串行数据发送、接收逻辑，资源使用率为105％，所耗资源超过了7.2万门反熔丝FPGA的最大资源容量，无法实现。

当串行通讯通道数量多、数据量大时，常常出现多个数据源共用一个片外存储器。多数据源访问存储器时，由于数据通讯实时处理的要求，一般采用多条件分支判断的方法，对多个存储器访问请求按照优先级进行排序后依次执行。当数据源数量较多时，存在逻辑深度较深的问题，从而导致资源消耗较大，甚至资源不足。

表1是本发明实施例提供的优化前后的FPGA资源和性能对比。

指标	优化前	优化后	比较
				组合逻辑	4253 of 4024(106％)	3656 of 4024(91％)	节省15％
时序逻辑	2057 of 2012(102％)	1627 of 2012(81％)	节省21％
				总逻辑资源	6310 of 6036(105％)	5283 of 6036(88％)	节省17％
性能(最大运行频率)	18.5MHz	28.4MHz	提高53％

表1优化前后的FPGA资源和性能对比

本发明实施例采用反熔丝FPGA扩展片外存储器的设计架构，采用分时复用方式优化资源，资源使用率节省17％，最大运行频率提高53％。利用本发明的技术方案，使用一片7.2万门反熔丝FPGA即可实现产品需求，避免了选用更多资源FPGA而导致的资源浪费、成本增加等问题。为卫星综合电子系统提供稳定、可靠的异步串行通讯技术。

参看图3，本发明还提供一种多路异步串行通讯数据访问方法，包括以下步骤：

S1：主控单元生成并输出主控指令，所述主控指令用来指示待访问信息；

S2：多个并转串模块根据主控指令配置访问请求信息，若需要进行访问，则该并转串模块等待发出有效的访问请求信息，否则该并转串模块等待发出无效的访问请求信息；

S3：分时模块将访问时间分成多个时间片，在不同时间片触发不同的并转串模块发出各自的访问请求信息；

S4：在一时间片内发出有效的访问请求信息的并转串模块，根据所述待访问信息中的待发送数据源，读取存储单元内的对应数据存储区的数据；

S5：读取的数据移位锁存至移位寄存器内，将并行数据转换为串行数据输出。

关于本发明实施例的多路异步串行通讯数据访问方法的具体内容可以参看前述实施例的多路异步串行通讯数据访问系统部分的描述，在此不再赘述。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (11)

1.一种多路异步串行通讯数据访问系统，其特征在于，包括：主控单元，逻辑控制单元，及存储单元；所述主控单元用以生成并输出主控指令，以指示所述逻辑控制单元待访问信息；所述存储单元具有多个存储有并行数据的数据存储区；所述逻辑控制单元包括：分时模块、及多个并转串模块；

所述分时模块用以将访问时间分割成多个时间片；各个所述并转串模块根据所述主控单元的主控指令配置访问请求信息，多个并转串模块共享一分时模块，分不同时间片发出各自的访问请求信息，以读取所述存储单元内的对应数据存储区的数据，进行数据的并串转换。

2.如权利要求1所述的多路异步串行通讯数据访问系统，其特征在于，还包括频率参考源单元，连接所述分时模块；所述频率参考源单元用以提供作为频率参考源的脉冲信号；所述分时单元为计数器，用以对所述脉冲信号进行计数，每累计一定数量作为时间片的分割触发信号。

3.如权利要求2所述的多路异步串行通讯数据访问系统，其特征在于，所述脉冲信号的频率和每次累计的数量根据异步串行通讯周期而定，以根据异步串行通讯周期将访问时间分割为N个互不重叠的时间片，N为正整数。

4.如权利要求1所述的多路异步串行通讯数据访问系统，其特征在于，所述逻辑控制单元还包括串行数据发送逻辑模块，用于对各个所述并转串模块分时输出的访问请求信息处理成一路有效访问请求信息，以通过同一通道访问所述存储单元内的对应数据存储区的数据，并将数据反馈给所述并转串模块。

5.如权利要求4所述的多路异步串行通讯数据访问系统，其特征在于，所述串行数据发送逻辑模块中的请求信息处理部分为或逻辑电路、或者与逻辑电路、或者选择电路；所述逻辑控制单元还包括访问调度模块，用以接收多个访问请求信息，按照优先级排队依次访问存储区。

6.如权利要求1所述的多路异步串行通讯数据访问系统，其特征在于，还包括移位寄存器，多个并转串模块共享同一移位寄存器，各个并转串模块读取的数据分时移位锁存至所述移位寄存器中，每个时间片仅读取一个字节。

7.如权利要求1所述的多路异步串行通讯数据访问系统，其特征在于，还包括数字量输出输入接口，用以将所述串行数据转换为差分信号输出。

8.如权利要求1-7中任意一项所述的多路异步串行通讯数据访问系统，其特征在于，所述访问时间分割成的时间片、并转串模块与所述存储单元内的数据存储区一一对应。

9.如权利要求1-7中任意一项所述的多路异步串行通讯数据访问系统，其特征在于，所述逻辑控制单元为FPGA，所述存储单元为FPGA连接的片外存储器。

10.如权利要求1-7中任意一项所述的多路异步串行通讯数据访问系统，其特征在于，所述主控单元查询当前串行发送通道是否空闲，在空闲时通过逻辑控制单元向所述存储单元写入待发送的数据源，写完之后生成并输出所述主控指令。

11.一种多路异步串行通讯数据访问方法，其特征在于，包括以下步骤：

S1：主控单元生成并输出主控指令，所述主控指令用来指示待访问信息；

S2：多个并转串模块根据主控指令配置访问请求信息，若需要进行访问，则该并转串模块等待发出有效的访问请求信息，否则该并转串模块等待发出无效的访问请求信息；

S3：分时模块将访问时间分成多个时间片，在不同时间片触发不同的并转串模块发出各自的访问请求信息；

S4：在一时间片内发出有效的访问请求信息的并转串模块，根据所述待访问信息中的待发送数据源，读取存储单元内的对应数据存储区的数据；

S5：读取的数据移位锁存至移位寄存器内，将并行数据转换为串行数据输出。