TWI820818B - 存儲系統以及存儲系統的資料寫入方法 - Google Patents

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Abstract

本公開實施例涉及半導體技術領域，提供一種存儲系統以及存儲系統的資料寫入方法，存儲系統包括：存儲系統被配置為，回應於寫複製致能信號以進入寫複製模式，且在寫複製模式期間，若從資料埠輸出的多組資料中至少兩組資料相同，則將至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號，並傳輸相同組中的一組資料至存儲陣列的介面，且禁用相同組中的其餘組資料對應的資料埠與存儲陣列的介面之間的傳輸路徑，存儲陣列回應於寫複製致能信號以及標識信號，將相同組中的一組資料複製到相同組中的其餘組資料對應的存儲陣列的介面。本公開實施例至少有利於節省資料寫入時的功耗。

Description

存儲系統以及存儲系統的資料寫入方法
本公開實施例涉及半導體技術領域，特別涉及存儲系統以及存儲系統的資料寫入方法。
在許多電子系統中使用記憶體來寫入和讀取資訊，例如在行動電話、平板電腦、電腦、伺服器以及包括處理器或需要存儲資訊的電子系統中。記憶體可以通過記憶體命令來控制，記憶體命令例如是由記憶體通過命令匯流排接收的寫命令和讀命令。要存儲的資訊可以使用寫命令被寫入記憶體，並且在以後的時間通過使用讀命令從記憶體讀取資訊而被檢索。
其中，可以並行驅動多條資料傳輸通路將多個資料寫入記憶體中，然而當寫入的資料中存在相同的資料時，多條資料傳輸通路均被驅動比單條資料被驅動消耗更多的功率。
有鑑於此，本發明提出以下技術方案，以解決上述問題。
本公開實施例提供一種存儲系統以及存儲系統的資料寫入方法，至少有利於節省資料寫入時的功耗。
根據本公開一些實施例，根據本公開的一實施例，提供一種存儲系統，包括：所述存儲系統被配置為，回應於寫複製致能信號以進入寫複製模式，且在所述寫複製模式期間，若從資料埠輸出的多組資料中至少兩組資料相同，則將所述至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號，並傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，所述存儲陣列回應於所述寫複製致能信號以及所述標識信號，將所述相同組中的一組資料複製到所述相同組中的其餘組資料對應的所述存儲陣列的介面。
在一些實施例中，所述存儲系統還被配置為，若所述多組資料中所有組資料均相同，則輸出所述標識信號。
在一些實施例中，所述存儲系統還被配置為，若所述多組資料中存在與所述相同組的資料不同的至少一組資料，則還將所述至少一組資料傳輸至所述存儲陣列的相應介面。
在一些實施例中，所述存儲系統包括：處理模組，所述處理模組回應於所述寫複製致能信號以及所述多組資料，以輸出第一驅動信號、第二驅動信號以及所述標識信號，並將所述標識信號發送至所述存儲陣列；多條資料通路，每條所述資料通路作為一組所述資料在所述存儲陣列的介面與所述資料埠之間的傳輸路徑，所述相同組中的一組資料對應的所述資料通路回應於所述第一驅動信號導通，所述相同組中的其餘組資料對應的所述資料通路回應於所述第二驅動信號禁用。
在一些實施例中，所述資料通路包括：多級串聯的資料傳輸電路，且每一級所述資料傳輸電路基於所述第一驅動信號傳輸資料，或者，每一級所述資料傳輸電路基於所述第二驅動信號禁用。
在一些實施例中，所述處理模組包括：多級串聯的標識信號傳輸電路，每一級所述標識信號傳輸電路的輸入端均用於接收所述標識信號，輸出端均用於輸出所述標識信號，處於最後一級的所述標識信號傳輸電路向所述存儲陣列傳輸所述標識信號。
在一些實施例中，每一級所述標識信號傳輸電路包括：偶數個相串聯的反相器。
在一些實施例中，所述處理模組還包括：多個信號產生單元，每一所述信號產生單元與一級所述標識信號傳輸電路以及一級所述資料傳輸電路相對應，所述信號產生單元被配置為，回應於所述寫複製致能信號以及所述標識信號傳輸電路的輸入端接收的所述標識信號，向相對應的所述資料傳輸電路提供所述第一驅動信號以及所述第二驅動信號。
在一些實施例中，所述存儲系統還包括：多個輸入緩衝電路，每一所述輸入緩衝電路連接在所述資料通路與所述資料埠之間，所述輸入緩衝電路被配置為，所述處理模組向所述輸入緩衝電路輸出禁用致能信號，所述相同組中的其餘組資料對應的所述輸入緩衝電路回應於所述禁用致能信號禁用。
在一些實施例中，所述處理模組包括：指令解碼單元，所述指令解碼單元與每一所述輸入緩衝電路連接，所述指令解碼單元被配置為，基於指令信號以及所述禁用致能信號，向相同組的其餘組資料對應的所述輸入緩衝電路輸出所述禁用致能信號，其中，所述指令信號基於所述多組資料中存在所述相同組產生。
在一些實施例中，所述存儲系統還包括：指令產生單元，所述指令產生單元接收所述多組資料，所述多組資料中存在所述相同組，則輸出所述指令信號。
在一些實施例中，所述處理模組還被配置為，若所述多組資料中存在資料不同的至少一組資料，則還輸出第三驅動信號；資料不同的至少一組資料對應的所述資料通路回應於所述第三驅動信號導通。
根據本公開一些實施例，根據本公開的另一實施例，還提供一種存儲系統的資料寫入方法，包括：回應於寫複製致能信號以進入寫複製模式，在所述寫複製模式期間，若從資料埠輸出的多組資料中至少兩組資料相同，則將所述至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號，並傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，所述存儲陣列回應於所述寫複製致能信號以及所述標識信號，將所述相同組中的一組資料複製到所述相同組中的其餘組資料對應的所述存儲陣列的相應介面。
在一些實施例中，所述輸出用於表徵資料複製的標識信號，包括：判斷所述多組資料中是否所有組資料均相同；若所述多組資料中所有組資料均相同，則輸出所述標識信號。
在一些實施例中，所述傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，包括：回應於所述寫複製致能信號以及所述多組資料，以產生第一驅動信號以及第二驅動信號；所述相同組中的一組資料對應的資料通路回應於所述第一驅動信號傳輸資料，以將所述資料傳輸至所述存儲陣列的相應介面，所述相同組中的其餘組資料對應的所述資料通路回應於所述第二驅動信號禁用。
在一些實施例中，所述傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的 介面之間的傳輸路徑，還包括：禁用連接在所述相同組中其餘組資料對應的資料埠與所述資料通路之間的輸入緩衝電路。
在一些實施例中，所述標識信號經由多級串聯的標識傳輸電路傳輸至存儲陣列，所述資料通路包括多級串聯的資料傳輸電路，且每一級所述資料傳輸電路與一級所述標識傳輸電路對應；所述傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，還包括：還回應於所述寫複製致能信號以及當前級的所述標識傳輸電路的輸入端接收的所述標識信號，以產生用於至少驅動當前級的所述資料傳輸電路的所述第一驅動信號，並產生用於禁用當前級的所述資料傳輸電路的所述第二驅動信號。
本公開實施例提供的技術方案具有以下優點：在寫複製模式期間，若發現需要向存儲陣列中寫入的多組資料中有資料相同的情形，將資料相同的組中的一組資料向存儲系統中寫入的傳輸路徑導通，資料相同的其他組中的資料向存儲陣列中寫入的傳輸路徑禁用，則資料相同的其他組中的資料的傳輸路徑會保留上次寫入操作時的資料不翻轉，即在此次傳輸資料中，資料相同的其他組中的資料的傳輸路徑不會產生新的功耗，從而有利於降低向存儲陣列中寫入資料的功耗。此外，若存在向存儲陣列中寫入的多組資料中有資料相同的情形，存儲系統還會輸出標識信號，以表徵該次數據寫入操作中的多組資料中發生了複製。
100:存儲系統
101:處理模組
101a:寫複製致能信號
101b:標識信號
101c:第一驅動信號
101d:第二驅動信號
101e:禁用致能信號
101f:指令信號
102:資料埠
103:存儲陣列
104:資料通路
105:標識信號傳輸電路
106:信號產生單元
107:輸入緩衝電路
108:指令解碼單元
109:指令產生單元
114:資料傳輸電路
115:反相器
124:驅動器
134:鎖存器
D0<7：0>:資料
D1<7：0>:資料
D2<7：0>:資料
D3<7：0>:資料
D4<7：0>:資料
D5<7：0>:資料
D6<7：0>:資料
D7<7：0>:資料
第1圖為本公開一實施例提供的存儲系統的一種功能結構示意圖； 第2圖為本公開一實施例提供的存儲系統的另一種功能結構示意圖；第3圖為本公開一實施例提供的存儲系統的又一種功能結構示意圖；第4圖為本公開一實施例提供的存儲系統的再一種功能結構示意圖；第5圖為本公開一實施例提供的存儲系統的再一種功能結構示意圖；第6圖為本公開一實施例提供的存儲系統的再一種功能結構示意圖。
由背景技術可知，向存儲系統中寫入資料的功耗有待降低。
經分析發現，記憶體的介面規範有一種寫資料複製(Copy-on-write)模式，在這種模式下，如果發現需要向記憶體中寫入的多組資料都是一樣的，會只傳輸其中一組資料至記憶體的存儲陣列的介面，但是其他組的資料至存儲陣列的介面的傳輸路徑仍然是導通的，且向存儲陣列發送一個特殊指令，表示發生了寫入資料的複製；存儲陣列收到該特殊指令後，就會將上述正常傳輸的一組資料複製到其他組資料對應的存儲陣列的介面，以在存儲陣列中寫入完整的資料。
然而，其他組的資料至存儲陣列的介面的傳輸路徑仍然是導通的，仍會在資料寫入的過程中產生功耗。
本公開實施提供一種存儲系統以及存儲系統的資料寫入方法，存儲系統中，在寫複製模式期間，若發現需要向存儲陣列中寫入的多組資料中有資料相同的情形，將相同組中的一組資料向存儲系統中寫入的傳輸路徑導通，相同組中的其他組資料向存儲系統中寫入的傳輸路徑禁用，則在此次資料寫入的過程中，相同組中的其他組資料的傳輸路徑不會產生新的功耗，從而有利於降低向存儲系統中寫入資料的功耗。
下面將結合附圖對本公開的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開實施例所要求保護的技術方案。
本公開一實施例提供一種存儲系統，以下將結合附圖對本公開一實施例提供的存儲系統進行詳細說明。第1圖為本公開實一施例提供的存儲系統的功能結構示意圖；第2圖為本公開實一施例提供的存儲系統的另一種功能結構示意圖；第3圖為本公開實一施例提供的存儲系統的又一種功能結構示意圖；第4圖為本公開實一施例提供的存儲系統的再一種功能結構示意圖；第5圖為本公開實一施例提供的存儲系統的再一種功能結構示意圖；第6圖為本公開實一施例提供的存儲系統的再一種功能結構示意圖。
本公開實施例中，參考第1圖，存儲系統100被配置為，回應於寫複製致能信號101a以進入寫複製模式，且在寫複製模式期間，若從資料埠102輸出的多組資料中至少兩組資料相同，則將至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號101b，並傳輸相同組中的一組資料至存儲陣列103的介面，且禁用相同組中的其餘組資料對應的資料埠102與存儲陣列103的介面之間的傳輸路徑，存儲陣列103回應於寫複製致能信號101a以及標識信號101b，將相同組中的一組資料複製到相同組中的其餘組資料對應的存儲陣列103的介面。
在一些實施例中，繼續參考第1圖，從資料埠102輸出的多組資料可以為8組資料，例如，D0<7：0>、D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>，每組資料中包含8位元無符號數，任意兩組資料相同指的是任意兩組資料中8位元無符號數的排列順序依次對應相同。 需要說明的是，第1圖中以從資料埠102輸出的多組資料為8組資料，以及每組資料中包含8位元無符號數為示例，在實際應用中，對同時從資料埠102輸出的多組資料的組數，以及每組資料中包含的無符號數的位元數不做限制。
若8組資料中至少兩組資料，例如D0<7：0>與D1<7：0>的資料相同，則可以將D0<7：0>與D1<7：0>定義為相同組，輸出用於表徵資料複製的標識信號101b，並傳輸D0<7：0>至相應的存儲陣列103的介面，且禁用D1<7：0>至相應的存儲陣列103的介面之間的傳輸路徑，如此，D1<7：0>至相應的存儲陣列103的介面之間的傳輸路徑不會產生新的功耗，從而有利於降低向存儲陣列103中寫入資料的功耗。
以下通過兩種實施例對如何向存儲陣列103中寫入資料進行詳細的說明。
在一些實施例中，存儲系統100還可以被配置為，若多組資料中所有組資料均相同，則輸出標識信號101b。例如，D0<7：0>、D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>中的資料均相同，因而可以任選8組資料中的一組資料，譬如D0<7：0>，將傳輸D0<7：0>至相應的存儲陣列103的介面的傳輸路徑導通，且禁用相同組中的其餘組資料傳輸至相應的存儲陣列103的介面的傳輸路徑，譬如D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>傳輸至相應的存儲陣列103的介面之間的7條傳輸路徑，如此，在傳輸8組相同的資料時，可以避免7組資料對應的傳輸路徑產生不必要的功耗，從而有利於降低向存儲陣列103中寫入資料所產生的功耗。
需要說明的是，在實際應用中，從資料埠102輸出的資料可以為N組資料，N組資料中的所有組的資料均相同，則在傳輸該N組資料時，可以 避免N-1組資料對應的N-1條傳輸路徑產生不必要的功耗，從而降低向存儲陣列103中寫入資料所產生的功耗。其中，N為大於或等於2的正整數。
在另一些實施例中，存儲系統100還可以被配置為，若多組資料中存在與相同組的資料不同的至少一組資料，則還將至少一組資料傳輸至存儲陣列103的相應介面。
例如，D0<7：0>、D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>中，存在D0<7：0>、D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>以及D5<7：0>中的資料相同，但是D6<7：0>中的資料與D0<7：0>中的資料不同，且D7<7：0>中的資料與D0<7：0>中的資料和D6<7：0>中的資料均不同，即8組資料中存在三組資料不同的情形，則存儲系統100在將D0<7：0>中的資料傳輸至與D0<7：0>對應的存儲陣列103的介面的同時，還會將D6<7：0>中的資料傳輸至與D6<7：0>對應的存儲陣列103的介面，以及將D7<7：0>中的資料傳輸至與D7<7：0>對應的存儲陣列103的介面。如此，將上述3條傳輸路徑導通，實現D0<7：0>、D6<7：0>以及D7<7：0>的資料傳輸，以將D0<7：0>、D6<7：0>以及D7<7：0>寫入存儲陣列103中，同時，禁用剩餘5條傳輸路徑，以避免向存儲陣列103中寫入資料時產生不必要的功率損耗。
此外，由於D0<7：0>、D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>以及D5<7：0>中的資料相同，實際應用中，選取其中任意一組資料至相應的存儲陣列103的介面之間的傳輸路徑導通即可，上述為了便於描述，選取的是D0<7：0>至與D0<7：0>對應的存儲陣列103的介面之間的傳輸路徑導通。
需要說明的是，上述只是為了便於描述所舉出的具體示例，在實際應用中，多組資料中存在與相同組的資料不同的至少一組資料即可通過上述方案實現資料傳輸。例如，D0<7：0>、D1<7：0>、D2<7：0>、D3<7：0>、D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>中，存在D0<7：0>、D1<7：0>、D2<7：0> 以及D3<7：0>中的資料相同，D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>中的資料相同，且D0<7：0>中的資料與D4<7：0>中的資料不同，即8組資料中存在兩種資料不同的相同組的情形，則存儲系統100會根據標識信號101b，將D0<7：0>中的資料傳輸至與D0<7：0>對應的存儲陣列103的介面的同時，將D4<7：0>中的資料傳輸至與D4<7：0>對應的存儲陣列103的介面。如此，可以根據標識信號101b，將剩餘6條傳輸路徑斷開，以避免向存儲陣列103中寫入資料時產生不必要的功率損耗。
此外，由於D0<7：0>、D1<7：0>、D2<7：0>以及D3<7：0>中的資料相同，實際應用中，選取其中任意一組資料至相應的存儲陣列103的介面之間的傳輸路徑導通即可，上述為了便於描述，選取的是D0<7：0>至與D0<7：0>對應的存儲陣列103的介面之間的傳輸路徑導通；由於D4<7：0>、D5<7：0>、D6<7：0>以及D7<7：0>中的資料相同，實際應用中，選取其中任意一組資料至相應的存儲陣列103的介面之間的傳輸路徑導通即可，上述為了便於描述，選取的是D4<7：0>至與D4<7：0>對應的存儲陣列103的介面的傳輸路徑導通。
需要說明的是，上述只是為了便於描述所舉出的具體示例，相同組的數量為2時，選取的是D0<7：0>、D1<7：0>、D2<7：0>以及D3<7：0>中的資料相同，在實際應用中，資料相同的組也可以為其他組，包含連續的多個資料組和存在間隔的多個資料組，本公開實施例對此不做限制。此外，相同組的數量也可以大於2。
本公開實施例中，繼續參考第1圖，存儲系統100包括：處理模組101，處理模組101回應於寫複製致能信號101a以及多組資料，以輸出第一驅動信號101c、第二驅動信號101d以及標識信號101b，並將標識信號101b發送至存儲陣列103；多條資料通路104，每條資料通路104作為一組資料在存儲陣列103的介面與資料埠102之間的傳輸路徑，相同組中的一組資料對應的資 料通路104回應於第一驅動信號101c導通，相同組中的其餘組資料對應的資料通路104回應於第二驅動信號101d禁用。
由於在資料相同的多組資料中任意選取了一條資料通路104接收第一驅動信號101c導通，相同組的其餘組的資料通路104均接收第二驅動信號101d禁用，則在傳輸該資料相同的多組資料時，可以通過第一驅動信號101c僅控制一條資料通路104導通，通過第二驅動信號101d控制該多組資料中的其餘組對應的資料通路104禁用，避免該多組資料中的其餘組對應的傳輸路徑產生不必要的功耗，從而有利於進一步降低向存儲陣列103中寫入資料所產生的功耗。
在一些實施例中，參考第2圖，資料通路104可以包括：多級串聯的資料傳輸電路114，且每一級資料傳輸電路114基於第一驅動信號101c傳輸資料，或者，每一級資料傳輸電路114基於所述第二驅動信號101d禁用。
由於資料在從資料埠102傳輸至存儲陣列103的介面的過程中，容易因資料通路104較長而出現傳輸失真的現象，即資料傳輸至存儲陣列103的介面時，已經與資料埠102中輸出的該資料不同，導致向存儲陣列103中寫入的資料出現錯誤。因而，使得資料通路104包括多級串聯的資料傳輸電路114，有利於保證資料通路104需要傳輸的資料通過每一級資料傳輸電路114的處理後，傳輸的資料不失真。
其中，參考第3圖，處理模組101還可以包括：多級串聯的標識信號傳輸電路105，每一級標識信號傳輸電路105的輸入端均用於接收標識信號101b，輸出端均用於輸出標識信號101b，處於最後一級的標識信號傳輸電路105向存儲陣列103傳輸標識信號101b。
由於標識信號101b在從處理模組101傳輸至存儲陣列103的過程中，也容易因傳輸路徑較長而出現傳輸失真的現象，即標識信號101b傳輸至 存儲陣列103中時，已經與處理模組101中輸出的該標識信號101b不同，導致存儲陣列103對標識信號101b的誤讀取，不利於存儲陣列103通過標識信號101b判斷向存儲陣列103中寫入的多組資料是否發生複製，以及是哪些組資料的資料相同。因而，在處理模組101中增設多級串聯的標識信號傳輸電路105，有利於保證處理模組101輸出的標識信號101b經過每一級標識信號傳輸電路105的處理後，傳輸至存儲陣列103中的標識信號101b不失真。
在一些實施例中，參考第4圖，每一級標識信號傳輸電路105可以包括：偶數個相串聯的反相器115。由於反相器115具有較大的雜訊容限、極高的輸入電阻、極低的靜態功耗以及對雜訊和干擾不敏感等優點，且偶數個相串聯的反相器115不會導致最終傳輸至存儲陣列103中的標識信號101b反相，因而有利於降低標識信號101b在從處理模組101傳輸至存儲陣列103的過程中受到的干擾，從而進一步保證傳輸至存儲陣列103中的標識信號101b不失真。
在一些實施例中，繼續參考第4圖，資料傳輸電路114可以包括驅動器124和鎖存器134，驅動器124響應於第一驅動信號101c以導通資料傳輸電路114，或者回應於第二驅動信號101d以禁用資料傳輸電路114。如此，在驅動器124導通後，資料傳輸電路114傳輸的資料分為兩路，一路傳輸給鎖存器134鎖存，一路傳輸給下一級的資料傳輸電路114。
需要說明的是，第2圖至第4圖中以資料通路104包括兩個串聯的資料傳輸電路114為示例，在實際應用中，對資料通路104包括的資料傳輸電路114的數量不做限制；第3圖至第4圖中以兩個串聯的標識信號傳輸電路105為示例，在實際應用中，對標識信號傳輸電路105的數量也不做限制。
在一些實施例中，參考第5圖，處理模組101還可以包括：多個信號產生單元106，每一信號產生單元106與一級標識信號傳輸電路105以及一 級資料傳輸電路114相對應，信號產生單元106被配置為，回應於寫複製致能信號101a以及標識信號傳輸電路105的輸入端接收的標識信號101b，向相對應的資料傳輸電路114提供第一驅動信號101c以及第二驅動信號101d。
由於標識信號101b可以表徵資料複製，即表徵哪些組的資料相同，信號產生單元106基於標識信號傳輸電路105的輸入端接收的標識信號101b，可以針對需要進行資料傳輸的下一級資料傳輸電路114生成新的第一驅動信號101c，以及針對禁用的前一級資料傳輸電路114的資料通路104的下一級資料傳輸電路114生成新的第二驅動信號101d。如此，在保證資料通路104需要傳輸的資料通過每一級資料傳輸電路114的處理後，傳輸的資料不失真的同時，有利於保證相同組的其他組對應的資料通路104的每一級資料傳輸電路114均禁用，不會對資料傳輸造成干擾，以及降低向存儲陣列103中寫入資料的功耗。
在一些實施例中，參考第6圖，存儲系統100還可以包括：多個輸入緩衝電路107，每一輸入緩衝電路107連接在資料通路104與資料埠102之間，輸入緩衝電路107被配置為，處理模組101向輸入緩衝電路107輸出禁用致能信號101e，相同組中的其餘組資料對應的輸入緩衝電路107回應於禁用致能信號101e禁用。如此，輸入緩衝電路107接收到禁用致能信號101e時被禁用，則與相同組中的其餘組資料對應的輸入緩衝電路107不會被驅動，即不會將資料埠102輸出的資料傳輸至資料通路104中，與禁用的輸入緩衝電路107對應的資料通路104也會基於第二驅動信號101d禁用，如此，相同組中的其餘組資料從輸入緩衝電路107至相對應的存儲陣列103的介面之間的傳輸路徑不會產生新的功耗，從而有利於降低向存儲陣列103中寫入資料的功耗。
其中，繼續參考第6圖，處理模組101還可以包括：指令解碼單元108，指令解碼單元108與每一輸入緩衝電路107連接，指令解碼單元108被配 置為，基於指令信號101f以及禁用致能信號101e，向相同組的其餘組資料對應的輸入緩衝電路107輸出禁用致能信號101e，如此，指令解碼單元108可以基於指令信號101f將禁用致能信號101e傳輸給相同組中的其餘組資料對應的輸入緩衝電路107，以使相同組中的其餘組資料對應的輸入緩衝電路107基於禁用致能信號101e禁用。
在一些實施例中，繼續參考第6圖，存儲系統100還可以包括：指令產生單元109，指令產生單元109接收多組資料，多組資料中存在相同組，則輸出指令信號101f。
需要說明的是，利用指令產生單元109可以對資料埠102需要傳輸的多組資料進行分析，在一些例子中，基於多組資料產生的指令信號101f可以表徵多組資料中存在相同組，並表徵相同組中的哪一組資料正常傳輸，以及表徵各資料對應的輸入緩衝電路107的位置，後續使得指令解碼單元108可以基於指令信號101f將禁用致能信號101e傳輸給相同組中的其餘組資料對應的輸入緩衝電路107，以及，使得相同組中的其餘組資料對應的輸入緩衝電路107基於禁用致能信號101e禁用，並禁用與該輸入緩衝電路107至相應的存儲陣列103的介面之間的傳輸路徑；在另一些例子中，若相同組的數量大於等於2，基於多組資料產生的指令信號101f可以表徵哪些資料埠102輸出的資料為同一相同組，以及表徵各資料對應的輸入緩衝電路107的位置，便於後續指令解碼單元108可以基於指令信號101f將禁用致能信號101e傳輸給任一相同組中的無需進行傳輸的資料對應的輸入緩衝電路107，避免不同的相同組之間的輸入緩衝電路107對禁用致能信號101e的誤讀取。
如此，可以利用指令產生單元109對資料埠102需要傳輸的多組資料進行分析，以得到表徵多組資料中哪些資料是相同，以及各資料對應的輸入緩衝電路107的位置的指令信號101f，有利於在使相同組中的其餘組資料對 應的輸入緩衝電路107禁用的同時，避免不同資料對應的輸入緩衝電路107對禁用致能信號101e的誤讀取。
需要說明的是，在實際應用中，指令產生單元109可以為處理模組101中的一個子單元，又可以為與處理模組101並列的一個模組，還可以是存儲系統100外的一個外設單元。
在一些實施例中，處理模組101還可以被配置為，若多組資料中存在資料不同的至少一組資料，則還輸出第三驅動信號(圖中未示出)；資料不同的至少一組資料對應的資料通路104回應於第三驅動信號導通。
由於多組資料中存在部分組的資料相同，而其他組的資料與相同組的資料不同的情形，基於相同組的資料產生第一驅動信號101c和第二驅動信號101d的同時，還基於與相同組的資料不同的其他組的第三驅動信號，有利於在保證相同組的資料對應的多條資料通路104中僅有一條資料通路104導通以節省資料傳輸所消耗的功耗的同時，基於第三驅動信號，使得與相同組的資料不同的其他組中對應的資料通路104導通，有利於保證最終寫入存儲陣列103中的資料的完整性。
需要說明的是，在實際應用中，資料不同的至少一組資料對應的資料通路104也可以回應於第一驅動信號101c導通。
綜上所述，在寫複製模式期間，若發現需要向存儲陣列103中寫入的多組資料中有資料相同的情形，將相同組中的一組資料向存儲陣列103中寫入的傳輸路徑導通，相同組中的其他組資料向存儲陣列103中寫入的傳輸路徑禁用，則在此次資料寫入的過程中，相同組中的其他組資料的傳輸路徑不會產生新的功耗，從而有利於降低向存儲陣列103中寫入資料的所需要的功耗。
本公開另一實施例還提供一種存儲系統的資料寫入方法，應用於上述實施例提供的存儲系統中。以下將對本公開另一實施例提供的存儲系統的資料寫入方法進行詳細說明。
本公開實施例中，存儲系統的資料寫入方法包括：回應於寫複製致能信號以進入寫複製模式，在寫複製模式期間，若從資料埠輸出的多組資料中至少兩組資料相同，則將至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號，並傳輸相同組中的一組資料至存儲陣列的介面，且禁用相同組中的其餘組資料對應的資料埠與存儲陣列的介面之間的傳輸路徑，存儲陣列回應於寫複製致能信號以及標識信號，將相同組中的一組資料複製到相同組中的其餘組資料對應的存儲陣列的相應介面。如此，相同組中的其餘組資料至相應的存儲陣列的介面之間的傳輸路徑不會產生新的功耗，從而有利於降低向存儲陣列中寫入資料的功耗。
在一些實施例中，輸出用於表徵資料複製的標識信號的步驟可以包括：判斷多組資料中是否所有組資料均相同；若多組資料中所有組資料均相同，則輸出標識信號。如此，若N組資料中的所有組的資料均相同，則在傳輸該N組資料時，可以通過標識信號使得N-1組資料對應的傳輸路徑禁用，避免N-1組資料對應的N-1條傳輸路徑產生不必要的功耗，從而降低向存儲陣列中寫入資料所產生的功耗。其中，N為大於或等於2的正整數。
在一些實施例中，傳輸相同組中的一組資料至存儲陣列的介面，且禁用相同組中的其餘組資料對應的資料埠與存儲陣列的介面之間的傳輸路徑的步驟可以包括：回應於寫複製致能信號以及多組資料，以產生第一驅動信號以及第二驅動信號；相同組中的一組資料對應的資料通路回應於第一驅動信號傳輸資料，以將資料傳輸至存儲陣列的相應介面，相同組中的其餘組資料對應的資料通路回應於第二驅動信號禁用。
如此，在傳輸資料相同的多組資料時，可以通過第一驅動信號僅控制與該多組資料對應的資料通路中的一條導通，通過第二驅動信號控制該多組資料中的其餘組對應的資料通路禁用，可以避免該多組資料中的其餘組對應的傳輸路徑產生不必要的功耗，從而有利於進一步降低向存儲陣列中寫入資料所產生的功耗。後續可以基於標識信號，將該多組資料中其餘組對應的存儲陣列的介面接收的資料複製為導通的資料通路傳輸的資料。
在一些實施例中，傳輸相同組中的一組資料至存儲陣列的介面，且禁用相同組中的其餘組資料對應的資料埠與存儲陣列的介面之間的傳輸路徑的步驟還可以包括：禁用連接在相同組中其餘組資料對應的資料埠與資料通路之間的輸入緩衝電路。輸入緩衝電路被禁用，即與相同組中的其餘組資料對應的輸入緩衝電路不會被驅動，不會將資料埠輸出的資料傳輸至相對應的資料通路中，從而有利於降低向存儲陣列中寫入資料的功耗。
在一些實施例中，可以對資料埠102需要傳輸的多組資料進行分析，以產生指令信號和禁用致能信號；基於指令信號和禁用致能信號向相同組的其餘組資料對應的輸入緩衝電路輸出禁用致能信號。在一些例子中，指令信號可以表徵多組資料中存在相同組，並表徵相同組中的哪一組資料正常傳輸，便於後續可以基於指令信號將禁用致能信號傳輸給相同組中的其餘組資料對應的輸入緩衝電路，以及，使得相同組中的其餘組資料對應的輸入緩衝電路基於禁用致能信號禁用，並禁用與該輸入緩衝電路至相應的存儲陣列的介面之間的傳輸路徑；在另一些例子中，若相同組的數量大於等於2，基於多組資料產生的指令信號可以表徵哪些資料埠輸出的資料為同一相同組，以及表徵各資料對應的緩輸入沖電路的位置，便於後續指令解碼單元可以基於指令信號將禁用致能信號傳輸給任一相同組中的無需進行傳輸的資 料對應的輸入緩衝電路，避免不同的相同組之間的輸入緩衝電路對禁用致能信號的誤讀取。
在一些實施例中，標識信號經由多級串聯的標識傳輸電路傳輸至存儲陣列，資料通路包括多級串聯的資料傳輸電路，且每一級資料傳輸電路與一級標識傳輸電路對應；傳輸相同組中的一組資料至存儲陣列的介面，且禁用相同組中的其餘組資料對應的資料埠與存儲陣列的介面之間的傳輸路徑的步驟還可以包括：還回應於寫複製致能信號以及當前級的標識傳輸電路的輸入端接收的標識信號，以產生用於至少驅動當前級的資料傳輸電路的第一驅動信號，並產生用於禁用當前級的資料傳輸電路的第二驅動信號。如此，在保證需要傳輸的資料證資料通路104中的每一級資料傳輸電路114基於第一驅動信號導通後，傳輸的資料不失真的同時，有利於保證相同組的其他組對應的資料通路104的每一級資料傳輸電路114均禁用，不會對資料傳輸造成干擾，以及降低向存儲陣列103中寫入資料的功耗。
綜上所述，存儲系統在回應於寫複製致能信號進入寫複製模式時，若發現需要向存儲陣列中寫入的多組資料中有資料相同的情形，將相同組中的一組資料向存儲陣列中寫入的傳輸路徑導通，相同組中的其他組資料向存儲陣列中寫入的傳輸路徑禁用，則在此次資料寫入的過程中，相同組中的其他組資料的傳輸路徑不會產生新的功耗，從而有利於降低向存儲陣列、中寫入資料的所需要的功耗。
本領域的普通技術人員可以理解，上述各實施方式是實現本公開的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本公開實施例的精神和範圍。任何本領域技術人員，在不脫離本公開實施例的精神和範圍內，均可作各自更動與修改，因此本公開實施例的保護範圍應當以請求項限定的範圍為準。
100：存儲系統 101：處理模組 101a：寫複製致能信號 101b：標識信號 101c：第一驅動信號 101d：第二驅動信號 102：資料埠 103：存儲陣列 104：資料通路

Claims (10)

  1. 一種存儲系統，包括：所述存儲系統被配置為，回應於寫複製致能信號以進入寫複製模式，且在所述寫複製模式期間，若從多個資料埠同時輸出至存儲陣列的多組資料中至少兩組資料相同，則將所述至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號，並傳輸所述相同組中的一組資料至對應的存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與對應的存儲陣列的介面之間的傳輸路徑，所述存儲陣列回應於所述寫複製致能信號以及所述標識信號，將所述相同組中的所述一組資料複製到所述相同組中的所述其餘組資料對應的所述存儲陣列的介面。
  2. 如請求項1所述的存儲系統，其中，所述存儲系統還被配置為，若所述多組資料中所有組資料均相同，則產生所述標識信號。
  3. 如請求項1所述的存儲系統，其中，所述存儲系統還被配置為，若所述多組資料中存在與所述相同組的資料不同的至少一組資料，則還將所述至少一組資料傳輸至所述存儲陣列的相應介面。
  4. 如請求項1所述的存儲系統，其中，所述存儲系統包括：處理模組，所述處理模組回應於所述寫複製致能信號以及所述多組資料，以輸出第一驅動信號、第二驅動信號以及所述標識信號，並將所述標識信號發送至所述存儲陣列；多條資料通路，每條所述資料通路作為所述多組資料中的一組資料在對應的所述存儲陣列的介面與對應的所述資料埠之間的傳輸路徑，所述相同組中的所述一組資料對應的所述資料通路回應於所述第一驅動信號導通，所述相同組中的所述其餘組資料對應的所述資料通路回應於所述第二驅動信號禁用； 優選地，所述資料通路包括：多級串聯的資料傳輸電路，且每一級所述資料傳輸電路基於所述第一驅動信號傳輸資料，或者，每一級所述資料傳輸電路基於所述第二驅動信號禁用；優選地，所述處理模組包括：多級串聯的標識信號傳輸電路，每一級所述標識信號傳輸電路的輸入端均用於接收所述標識信號，輸出端均用於輸出所述標識信號，處於最後一級的所述標識信號傳輸電路向所述存儲陣列傳輸所述標識信號；優選地，每一級所述標識信號傳輸電路包括：偶數個相串聯的反相器。
  5. 如請求項4所述的存儲系統，其中，所述處理模組還包括：多個信號產生單元，每一所述信號產生單元與一級所述標識信號傳輸電路以及一級所述資料傳輸電路相對應，所述信號產生單元被配置為，回應於所述寫複製致能信號以及相對應的所述標識信號傳輸電路的輸入端接收的所述標識信號，向相對應的所述資料傳輸電路提供所述第一驅動信號以及所述第二驅動信號。
  6. 如請求項4所述的存儲系統，其中，所述存儲系統還包括：多個輸入緩衝電路，每一所述輸入緩衝電路連接在所述資料通路與所述資料埠之間，所述輸入緩衝電路被配置為，所述處理模組向所述輸入緩衝電路輸出禁用致能信號，所述相同組中的所述其餘組資料對應的所述輸入緩衝電路回應於所述禁用致能信號禁用；優選地，所述處理模組包括：指令解碼單元，所述指令解碼單元與每一所述輸入緩衝電路連接，所述指令解碼單元被配置為，基於指令信號以及所述禁用致能信號，向所述相同 組的所述其餘組資料對應的所述輸入緩衝電路輸出所述禁用致能信號，其中，所述指令信號基於所述多組資料中存在所述相同組產生；優選地，所述存儲系統還包括：指令產生單元，所述指令產生單元接收所述多組資料，若所述多組資料中存在所述相同組，則輸出所述指令信號。
  7. 如請求項4所述的存儲系統，其中，所述處理模組還被配置為，若所述多組資料中存在與所述相同組的資料不同的至少一組資料，則還輸出第三驅動信號；與所述相同組的資料不同的至少一組資料對應的所述資料通路回應於所述第三驅動信號導通。
  8. 一種存儲系統的資料寫入方法，其中，包括：回應於寫複製致能信號以進入寫複製模式，在所述寫複製模式期間，若從多個資料埠同時輸出至存儲陣列的多組資料中至少兩組資料相同，則將所述至少兩組資料定義為相同組，產生用於表徵資料複製的標識信號，並傳輸所述相同組中的一組資料至對應的存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與對應的存儲陣列的介面之間的傳輸路徑，所述存儲陣列回應於所述寫複製致能信號以及所述標識信號，將所述相同組中的所述一組資料複製到所述相同組中的所述其餘組資料對應的所述存儲陣列的相應介面。
  9. 如請求項8所述的存儲系統的資料寫入方法，其中，所述產生用於表徵資料複製的標識信號，包括：判斷所述多組資料中是否所有組資料均相同；若所述多組資料中所有組資料均相同，則產生所述標識信號。
  10. 如請求項8所述的存儲系統的資料寫入方法，其中，所述傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，包括：回應於所述寫複製致能信號以及所述多組資料，以產生第一驅動信號以及第二驅動信號；所述相同組中的所述一組資料對應的資料通路回應於所述第一驅動信號傳輸資料，以將所述資料傳輸至所述存儲陣列的相應介面，所述相同組中的所述其餘組資料對應的所述資料通路回應於所述第二驅動信號禁用，其中，所述資料通路作為所述相同組中的一組資料在對應的所述存儲陣列的介面與對應的所述資料埠之間的傳輸路徑；優選地，所述傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，還包括：禁用連接在所述相同組中所述其餘組資料對應的資料埠與所述資料通路之間的輸入緩衝電路；優選地，所述標識信號經由多級串聯的標識信號傳輸電路傳輸至所述存儲陣列，所述資料通路包括多級串聯的資料傳輸電路，且每一級所述資料傳輸電路與一級所述標識信號傳輸電路對應；所述傳輸所述相同組中的一組資料至存儲陣列的介面，且禁用所述相同組中的其餘組資料對應的資料埠與所述存儲陣列的介面之間的傳輸路徑，還包括：還回應於所述寫複製致能信號以及當前級的所述標識信號傳輸電路的輸入端接收的所述標識信號，以產生用於至少驅動當前級的所述資料傳輸電路的所述第一驅動信號，並產生用於禁用當前級的所述資料傳輸電路的所述第二驅動信號。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW449694B (en) * 1997-02-14 2001-08-11 Advanced Micro Devices Inc Method and apparatus for transmitting multiple copies by replicating data identifiers
TWI371691B (en) * 2007-12-16 2012-09-01 Infortrend Technology Inc Storage controller for handling data stream and method thereof
CN104937564B (zh) * 2013-03-28 2017-09-12 慧与发展有限责任合伙企业 组表格的数据冲洗
TWI644211B (zh) * 2017-09-21 2018-12-11 日商東芝記憶體股份有限公司 Memory system and control method for controlling non-volatile memory
TW202122993A (zh) * 2019-08-13 2021-06-16 埃利亞德 希勒爾 記憶體式處理器
US20210357332A1 (en) * 2020-05-18 2021-11-18 Micron Technology, Inc. Dynamically sized redundant write buffer with sector-based tracking

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438536A (en) * 1994-04-05 1995-08-01 U.S. Robotics, Inc. Flash memory module
US9658666B1 (en) * 2015-12-18 2017-05-23 Intel Corporation Dynamic capacitor modulated voltage regulator
US10222853B2 (en) * 2016-03-03 2019-03-05 Qualcomm Incorporated Power saving techniques for memory systems by consolidating data in data lanes of a memory bus
US11144483B2 (en) 2019-10-25 2021-10-12 Micron Technology, Inc. Apparatuses and methods for writing data to a memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW449694B (en) * 1997-02-14 2001-08-11 Advanced Micro Devices Inc Method and apparatus for transmitting multiple copies by replicating data identifiers
TWI371691B (en) * 2007-12-16 2012-09-01 Infortrend Technology Inc Storage controller for handling data stream and method thereof
CN104937564B (zh) * 2013-03-28 2017-09-12 慧与发展有限责任合伙企业 组表格的数据冲洗
TWI644211B (zh) * 2017-09-21 2018-12-11 日商東芝記憶體股份有限公司 Memory system and control method for controlling non-volatile memory
TW202122993A (zh) * 2019-08-13 2021-06-16 埃利亞德 希勒爾 記憶體式處理器
US20210357332A1 (en) * 2020-05-18 2021-11-18 Micron Technology, Inc. Dynamically sized redundant write buffer with sector-based tracking

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