JPH06242950A - パイプライン入出力制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 各モジュールがラインメモリを共有すること
により、ラインメモリを実装する実装面積を減少させて
装置の大型化を防止し、ラインメモリの実装による装置
の価格の上昇を抑えることにある。 【構成】 １つのモジュールに複数の入出力パイプライ
ンが接続されているパイプライン入出力制御装置におい
て、前記１つのモジュールにデータを供給する入力元モ
ジュールと、前記１つのモジュールにより処理されたデ
ータが供給される出力先モジュールと、この出力先モジ
ュール、前記入力元モジュールおよび１つのモジュール
により共有されるラインメモリと、このラインメモリ、
出力先モジュールおよび入力元モジュールの動作を検出
して、当該ラインメモリ、出力先モジュールおよび入力
元モジュールの動作が正常な場合に限り、前記１つのモ
ジュールの動作を継続させる手段とを備えたことによ
り、ラインメモリを実装する実装面積を減少させて装置
の大型化を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１つのモジュールに複
数の入出力パイプラインが接続されているパイプライン
入出力制御装置のうち、特に、各モジュールがラインメ
モリを共有することにより、ラインメモリを実装する実
装面積を減少させて装置の大型化を防止し、ラインメモ
リの実装による装置の価格の上昇を抑えるパイプライン
入出力制御装置に関する。

【０００２】

【従来の技術】従来のパイプライン入出力制御装置、例
えば、画像処理に適用した場合を図９の回路図を用いて
説明する。

【０００３】同図において、イメージデータを拡大また
は縮小する拡大・縮小モジュールの内部回路１０１は、
当該イメージデータ（ＤＡＴＡＩＮ）の有効または無効
を示すＡＶＬＩＮ信号がＮＯＴ回路１０３、ＮＯＲ回路
１０５およびＯＲ回路１０７を介して入力されるＨＯＬ
Ｄ端子を有する。上記ＨＯＬＤ端子に入力されるＤＡＴ
ＡＩＮ信号が有効でない場合にＡＶＬＩＮ信号がハイレ
ベルになり内部回路１０１は、動作を一時停止する。上
記ＮＯＴ回路１０３、ＮＯＲ回路１０５を介して入力さ
れるＡＶＬＩＮ信号は、ＮＯＴ回路１０９、ＡＮＤ回路
１１１、ＯＲ回路１１３および情報転送の際のバッファ
として用いられるフリップフロップ（以下、Ｆ／Ｆとい
う。）１１５を介して出力先モジュールに出力される。
また、内部回路１０１は、ＢＵＳＹ端子を備えて内部処
理のため外部からのパイプラインデータが受け付けない
場合にハイレベルにする。ＢＵＳＹ端子がハイレベルに
なるとＯＲ回路１２３は、ハイレベルになり現在、入力
元モジュールから送信される有効データを受け取ること
ができないＷＡＩＴ信号を入力元モジュールに送信す
る。

【０００４】上記内部回路１０１は、出力先モジュール
に拡大または縮小処理したイメージデータをＦ／Ｆ１１
９を介して出力して当該データの有効または無効を示す
ＡＶＬＯＵＴ信号をＡＮＤ回路１１１、ＯＲ回路１１３
およびＦ／Ｆ回路１１５を介して出力する。

【０００５】これらのインターフェースを具備した拡大
・縮小モジュールをパイプライン状に接続することでパ
イプラインデータ制御を行うものである。

【０００６】上記方式は、パイプライン入出力データが
１系統の場合の制御方式である。イメージ処理装置で良
く用いられているラインメモリの制御は、各モジュール
内で行うため、ラインメモリが必要な処理モジュールが
独自に専用のラインメモリを持つ必要があった。

【０００７】

【発明が解決しようとする課題】しかしながら、従来
は、例えば、イメージの圧縮／伸張回路と拡大縮小回路
と回転回路の各モジュールがパイプライン接続されてい
る場合、各モジュールそれぞれにラインメモリが必要で
あるため、各モジュールにラインメモリを実装すること
による実装面積の増加により装置の大型化を招来すると
ともに、ラインメモリの実装による装置の価格の上昇を
招来する問題があった。

【０００８】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、各モジュールがライ
ンメモリを共有することにより、ラインメモリを実装す
る実装面積を減少させて装置の大型化を防止し、ライン
メモリの実装による装置の価格の上昇を抑えるパイプラ
イン入出力制御装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、１つのモジュールに複数の入出力パイプ
ラインが接続されているパイプライン入出力制御装置に
おいて、前記１つのモジュールにデータを供給する入力
元モジュールと、前記１つのモジュールにより処理され
たデータが供給される出力先モジュールと、この出力先
モジュール、前記入力元モジュールおよび１つのモジュ
ールにより共有されるラインメモリと、このラインメモ
リ、出力先モジュールおよび入力元モジュールの動作を
検出して、当該ラインメモリ、出力先モジュールおよび
入力元モジュールの動作が正常な場合に限り、前記１つ
のモジュールの動作を継続させる手段と、を備えたこと
を要旨とする。

【００１０】

【作用】上述の如く構成すれば、出力先モジュール、入
力元モジュールおよび１つのモジュールにより共有され
ているラインメモリと出力先モジュールと入力元モジュ
ールとの動作を検出する。検出によりラインメモリ、出
力先モジュールおよび入力元モジュールの動作が正常な
場合に限り、前記１つのモジュールの動作を継続させる
ので、ラインメモリを実装する実装面積を減少させて装
置の大型化を防止できる。

【００１１】

【実施例】以下、本発明の−実施例を図面に基づいて説
明する。

【００１２】図１は本発明のパイプライン入出力制御装
置に係る一実施例を画像処理装置に適用した制御を示す
ブロック図である。

【００１３】上記画像処理装置１は、システムバス３か
ら送信されるコードデータを伸張し、当該イメージデー
タの拡大または縮小処理を行い、矩形領域の切り出しを
した結果をシステムバス３に転送する。

【００１４】圧縮／伸張モジュール（ＣＯＤＥＣ）９
は、システムバス３を介して送信されるコードデータを
圧縮または伸張するものであり、圧縮または伸張したイ
メージデータを後述する切り出しモジュール１１にパイ
プライン信号として送信する。

【００１５】上記圧縮／伸張モジュール９に接続されて
いる拡大・縮小モジュール５は内部回路７、パイプライ
ンＩ／Ｆ回路を備えている。また、拡大・縮小モジュー
ル９は、入力信号として圧縮／伸張モジュール９から入
力されるイメージデータ（ＤＡＴＡＩＮ１）および当該
ＤＡＴＡの有効または無効を示すＡＶＬＩＮ１のパイプ
ライン信号と、後述するラインメモリ１３から入力され
るＤＡＴＡＩＮ２および当該ＤＡＴＡの有効または無効
を示すＡＶＬＩＮ２のパイプライン信号との２系統があ
る。

【００１６】更に、拡大・縮小モジュール５は、出力信
号として後述する切り出しモジュール１１にＤＡＴＡＯ
ＵＴ１および当該ＤＡＴＡの有効または無効を示すＡＶ
ＬＯＵＴ１のパイプライン信号と、後述するラインメモ
リ１３にＤＡＴＡＯＵＴ２および当該ＤＡＴＡの有効ま
たは無効を示すＡＶＬＯＵＴ２のパイプライン信号との
２系統がある。

【００１７】上記拡大・縮小モジュール５は、圧縮／伸
張モジュール９から入力されるイメージデータに対して
拡大または縮小処理を行い後述する切り出しモジュール
１１に送信する。

【００１８】ここで、拡大または縮小の処理過程におい
て補間演算処理等の２次元処理が介在する場合は、現時
点で出力結果として確定できない演算途中結果を次ライ
ン演算のために後述するラインメモリ１３等のワークエ
リアの所定アドレスに記憶させ、当該データを読み出す
データパスとして入出力の２系統を有するパイプライン
Ｉ／Ｆ回路が必要になる。

【００１９】ラインメモリ１３は、拡大・縮小モジュー
ル５のライン間の演算処理途中の結果を一時的に記憶す
るメモリである。切り出しモジュール１１は、拡大・縮
小モジュール５から送信されるイメージデータに対して
矩形領域の切り出しを行うものである。

【００２０】上記拡大・縮小モジュール５の入出力パイ
プラインデータがともに２系統ある場合のパイプライン
Ｉ／Ｆ回路の詳細を図２の回路図を用いて説明する。

【００２１】内部回路７は、入力信号として圧縮／伸張
モジュール９から入力されるＤＡＴＡＩＮ１および当該
ＤＡＴＡの有効または無効を示すＡＶＬＩＮ１信号がＮ
ＯＲ回路１５ａおよびＯＲ回路１９を介して、ラインメ
モリ１３から入力されるＤＡＴＡ２および当該ＤＡＴＡ
の有効または無効を示すＡＶＬＩＮ２信号がＮＯＲ回路
１５ｂおよびＯＲ回路１９を介してそれぞれＨＯＬＤ端
子に入力される。上記ＡＶＬＩＮ１信号およびＡＶＬＩ
Ｎ２信号がＤＡＴＡの無効を示す（ハイレベル）のとき
内部回路７は、ＨＯＬＤ状態になり動作を停止する。上
記ＮＯＲ回路１５ａから出力されるＡＶＬＩＮ１信号
は、ＯＲ回路１７ａを介してＷＡＩＴ２信号としてライ
ンメモリ１３に出力されるとともに、ＮＯＴ回路を介し
てＡＮＤ回路２１ａおよび２１ｂに出力される。上記内
部回路７は、ＡＮＤ回路２１ａ、ＯＲ回路２３ａおよび
情報転送の際のバッファとして用いられるフリップフロ
ップ（以下、Ｆ／Ｆという。）２５ａを介して出力先モ
ジュール１１に接続されている。上記Ｆ／Ｆ２５ａのＱ
端子から出力されるＡＶＬＯＵＴ１信号は、出力先モジ
ュール１１とともに、ＡＮＤ回路２７ａに入力される。
ＡＮＤ回路２７ａは、ＡＶＬＯＵＴ１信号および切り出
しモジュール１１から現在、拡大・縮小モジュール５か
ら送られる有効データを受け取れないため、再度、同じ
データを送信するよう要求するＷＡＩＴ信号（ＷＡＩＯ
１）が入力される。そして、ＡＮＤ回路２７ａは、ＡＶ
ＬＯＵＴ１とＷＡＩＯ１との論理積を取り、ＯＲ回路２
３ａ、ＯＲ回路１９、ＯＲ回路１７ａおよびＯＲ回路１
７ｂに信号を出力する。

【００２２】同様に、ＮＯＲ回路１５ａから出力される
ＡＶＬＩＮ２信号は、ＯＲ回路１７ｂを介してＷＡＩＴ
信号として圧縮／伸張モジュール９に出力されるととも
に、ＮＯＴ回路を介してＯＲ回路２１ａおよび２１ｂに
出力される。上記内部回路７は、ＡＮＤ回路２１ｂ、Ｏ
Ｒ回路２３ｂおよびＦ／Ｆ２５ｂを介してラインメモリ
１３に接続されている。上記Ｆ／Ｆ２５ｂのＱ端子から
出力されるＡＶＬＯＵＴ２信号は、ラインメモリ１３と
ともに、ＡＮＤ回路２７ｂに入力される。ＡＮＤ回路２
７ｂは、ＡＶＬＯＵＴ２信号および切り出しモジュール
１１から現在、拡大・縮小モジュール５から送られる有
効データを受け取れないため、再度、同じデータを送信
するよう要求するＷＡＩＴ信号（ＷＡＩＯ２）が入力さ
れる。そして、ＡＮＤ回路２７ｂは、ＡＶＬＯＵＴ２と
ＷＡＩＯ２との論理積を取り、ＯＲ回路２３ｂ、ＯＲ回
路１９、ＯＲ回路１７ｂおよびＯＲ回路１７ａに信号を
出力する。

【００２３】上記ＯＲ回路１９を介して信号が入力され
ると内部回路７は、ＨＯＬＤ状態になり動作を停止す
る。

【００２４】また、内部回路７は、Ｆ／Ｆ２９ａおよび
Ｆ／Ｆ２９ｂに接続され、切り出しモジュール１１に拡
大、縮小したイメージデータ（ＤＡＴＡＯＵＴ１）を出
力するとともに、ラインメモリ１３に拡大、縮小したイ
メージデータ（ＤＡＴＡＯＵＴ２）を出力する。上記Ｄ
Ｆ／Ｆ２９ａおよびＤＦ／Ｆ２９ｂは、内部回路７のＨ
ＯＬＤ端子に負論理により接続されてクロック信号（ｃ
ｌｋ）に同期して動作する。

【００２５】また、内部回路７は、ＢＵＳＹ１端子、Ｂ
ＵＳＹ２端子を備えて、内部処理のため外部からのパイ
プラインデータが受け付けない場合にハイレベルにする
ビジー１信号およびビジー信号２をＯＲ回路１７ａ、Ｏ
Ｒ回路１７ｂを介して圧縮／伸張モジュール９およびラ
インメモリ１３にＷＡＩＴ１信号、ＷＡＩＴ２信号とし
て出力する。

【００２６】ここで、出力側のＨＯＬＤ発生要因は、 ＨＯＬＤＩ＝（ＡＶＬＯＵＴ１＆ＷＡＩＴＯ１）｜（Ａ
ＶＬＯＵＴ２＆ＷＡＩＴＯ２） となる。また、入力側のＨＯＬＤ発生要因は、 ＨＯＬＤＯ＝（￣ＡＶＬＩＮ１＆￣ＢＵＳＹ１）｜（￣
ＡＶＬＩＮ２＆￣ＢＵＳＹ２） となる。但し、´＆´はＡＮＤ、´｜´はＯＲ、´￣´
はＮＯＴを示す。

【００２７】よって、ＨＯＬＤの発生要因は、入力側と
出力側のＯＲとなるから ＨＯＬＤ＝ＨＯＬＤＩ｜ＨＯＬＤＯ ＝（ＡＶＬＯＵＴ１＆ＷＡＩＴＯ１）｜（ＡＶＬＯＵＴ
２＆ＷＡＩＴＯ２）｜（￣ＡＶＬＩＮ１＆￣ＢＵＳＹ
１）｜（￣ＡＶＬＩＮ２＆￣ＢＵＳＹ２） となる。

【００２８】また、ＷＡＩＴＩ１、ＷＡＩＴＩ２の発生
要因は ＷＡＩＴＩ１＝（出力側のＨＯＬＤ要因）｜（入力側２
のＨＯＬＤ要因）｜ＢＵＳＹ１ ＷＡＩＴＩ２＝（出力側のＨＯＬＤ要因）｜（入力側１
のＨＯＬＤ要因）｜ＢＵＳＹ２ つまり、 ＷＡＩＴＩ１＝（ＡＶＬＯＵＴ１＆ＷＡＩＴＯ１）｜
（ＡＶＬＯＵＴ２＆ＷＡＩＴＯ２）｜（￣ＡＶＬＩＮ２
＆￣ＢＵＳＹ２）｜ＢＵＳＹ１ ＷＡＩＴＩ２＝（ＡＶＬＯＵＴ１＆ＷＡＩＴＯ１）｜
（ＡＶＬＯＵＴ２＆ＷＡＩＴＯ２）｜（￣ＡＶＬＩＮ１
＆￣ＢＵＳＹ１）｜ＢＵＳＹ２ となる。

【００２９】レジスタ２５ａの入力信号をＡＶＬＯＵＴ
１Ｐ、レジスタ２５ｂの入力信号をＡＶＬＯＵＴ２Ｐと
すると ＡＶＬＯＵＴ１Ｐ＝（ＡＶＬＯＵＴ１＆ＷＡＩＴＯ１）
｜（ＡＶＬＯ１＆（ＢＵＳＹ１｜ＡＶＬＩＮ１）＆（Ｂ
ＵＳＹ２｜ＡＶＬＩＮ２）＆（￣ＡＶＬＯＵＴ２｜￣Ｗ
ＡＩＴＯ２）） ＡＶＬＯＵＴ２Ｐ＝（ＡＶＬＯＵＴ２＆ＷＡＩＴＯ２）
｜（ＡＶＬＯ２＆（ＢＵＳＹ１｜ＡＶＬＩＮ１）＆（Ｂ
ＵＳＹ２｜ＡＶＬＩＮ２）＆（￣ＡＶＬＯＵＴ１｜￣Ｗ
ＡＩＴＯ１）） となる。

【００３０】次に、ｌ−１段、ｌ段、ｌ＋１段の３つの
モジュールのパイプライン接続を図３に示し、図中、略
中央部のｌ段のモジュール３１に対して図中左側のｌ−
１段のモジュールを入力元モジュール３３、図中右側の
ｌ＋１段のモジュールを出力先モジュール３５とする。
上記ｌ段モジュール３１がＨＯＬＤ状態になる条件は、
出力先モジュール３５に対して有効データを出力中に出
力先モジュール３５からＷＡＩＴ［ｌ＋１］１信号〜Ｗ
ＡＩＴ［ｌ＋１］ｎ信号が入力された場合の出力側のＨ
ＯＬＤ要因による。また、ｌ段のモジュールがＨＯＬＤ
状態になる条件は、内部回路７が受信できる状態（ＢＵ
ＳＹでない状態）にあるのに入力元モジュール３３から
有効データが送信されない場合の入力側のＨＯＬＤ要因
による。

【００３１】更に、ｍ入力ｎ出力の入出力パイプライン
データの場合のパイプラインＩ／Ｆ回路を図４の回路図
を用いて説明する。

【００３２】拡大・縮小モジュールの内部回路３７は、
ｍ個のＤＡＴＡ１〜ＤＡＴＡｍおよびＡＶＬＩＮ１〜Ａ
ＶＬＩＮｍ信号がＮＯＲ回路３９およびＯＲ回路４１を
介して入力される。一方、出力先モジュール３５に対し
てイメージデータＤＡＴＯ１〜ＤＡＴＯｍがＦ／Ｆ４５
〜Ｆ／Ｆ４５ｍ（図示せず）を介して出力され、当該イ
メージデータの有効または無効を示すＡＶＬＯ１〜ＡＶ
ＬＯｍ信号がＡＮＤ回路４７〜４７ｍ（図示せず）、Ｏ
Ｒ回路５１〜５１ｍ（図示せず）およびＦ／Ｆ５３〜５
３ｍ（図示せず）を介して出力される構成である。上記
Ｆ／Ｆ４５およびＦ／Ｆ５３は内部回路３７のクロック
信号（ｃｌｋ）に同期して動作し、Ｆ／Ｆ４５は内部回
路３７のＨＯＬＤ端子の負論理により接続されている。

【００３３】上記構成により、ｍ個の入力側のＨＯＬＤ
要因とｎ個の出力側のＨＯＬＤ要因が発生する。このう
ち１つのＨＯＬＤ要因が発生すると内部回路３７はＨＯ
ＬＤ状態になり動作を停止する。ｍ個のＷＡＩＴ信号の
うちＸ個目のＷＡＩＴの発生する条件は、出力側のＨＯ
ＬＤ要因のいずれかが発生した場合、Ｘ個目の入力側の
ＨＯＬＤ要因以外の入力側のＨＯＬＤ要因が発生した場
合またはＸ個目のＢＵＳＹが発生した場合である。

【００３４】上記ｎ個のＡＶＬ信号のうちＸ個目のＡＶ
Ｌ信号は、Ｘ個目の出力側ＨＯＬＤ要因が発生した場合
に強制的に次のサイクルでアクティブになるようにす
る。また、Ｘ個目以外の要因が発生した場合は、内部回
路７から出力されるＡＶＬ信号がアクティブであっても
次のサイクルでネガティブにして、内部回路３７にＨＯ
ＬＤを掛けて処理の待ち状態にする。

【００３５】図５は、上記画像処理装置１を適用したシ
ステム構成図である。同図において、ＣＰＵ５９は、各
種デバイスと信号線であるシステムバス６１により接続
され、各種デバイスを制御するものである。主メモリ６
３は、ＣＰＵ５９の各種デバイスを制御するプログラム
およびワークエリアを所定アドレスに記憶している。表
示装置６５は、前述した画像処理装置１により処理され
たイメージデータを表示する装置である。大容量記憶装
置６７は、磁気ディスク装置または光ディスク装置によ
り構成され、イメージデータまたはコードデータを記憶
する。画像処理装置１は本発明のパイプライン入出力制
御装置を内蔵しており、主メモリ６３または大容量記憶
装置６７の所定アドレスに記憶されているデータを入力
してイメージデータ、拡大または縮小等の処理を行うも
のである。

【００３６】上述した画像処理装置１によりイメージデ
ータの拡大／縮小の処理を図６に示す８ドッド×４ライ
ンのイメージデータのＯＲ縮小により８ドット×１ライ
ンに縮小する場合について説明する。

【００３７】入力はラスター走査方向に１ライン毎に送
られ、最初の１ラインはそのままラインメモリに書き込
まれ、２ライン目から入力イメージとラインメモリーか
ら読み出されたイメージデータとのＯＲ処理し、その結
果を再度ラインメモリに書き込む。また、４ライン目の
入力データに対しては、ＯＲ処理した結果を縮小結果と
して出力する。よって、ラスター走査方向に入力される
イメージデータに対してＯＲ縮小処理のようにライン間
に跨る処理が発生する場合はラインメモリが必要にな
り、縮小結果を出力するデータパス以外にラインメモリ
との間にもデータパスが必要になる。

【００３８】ここで、ラインメモリ間のデータのリード
ライトは直接、拡大縮小モジュールが制御してもよい
が、ラインメモリを必要とするモジュールが複数個ある
場合、各モジュールに対してラインメモリを用意する必
要がある。そこで、各イメージ処理モジュールが直接ラ
インメモリを制御するのではなく、ラインメモリー制御
用モジュールを設け、ラインメモリを必要とするモジュ
ールとのパイプラインＩ／Ｆを個々に装備させ、メモリ
ーアクセスを集中管理することで、一つのラインメモリ
を共有することができる。

【００３９】次に、本実施例の作用を図７および図８の
タイムチャートを用いて説明する。まず、装置に電源投
入後、装置が起動して図７のタイムチャートを用いて出
力側にＨＯＬＤ要因が発生する場合を示す。なお、ＡＶ
Ｌ、ＤＡＴＡ、ＷＡＩＴ信号の最小サイクルは、ＣＬＫ
の立ち上がりから次のサイクルの立上がりまでの時間と
する。

【００４０】拡大・縮小モジュール５は、切り出しモジ
ュール１１に対して有効データを出力すると同時に切り
出しモジュール１１からＷＡＩＴ要求が発生している。
上記拡大・縮小モジュール５の内部回路７の出力データ
のＡＶＬＯ１はＴ２サイクルで既にロウレベルに落ちて
いるが、ＡＶＬＯＵＴ１＆ＷＡＩＴＯ１によってレジス
タ２５ａの入力信号ＡＶＬＯＵＴ１ＰはＴ２サイクルで
ハイレベルを保持する。また、内部回路７から切り出し
モジュール１１に出力されるＤＡＴ０１は、Ｔ２サイク
ルでＦ／Ｆ２５ａ（ＬＯＡＤ入力がアクティブのときク
ロックの立ち上がりで、データがレジスタにロードされ
る）によってロードされ、Ｔ３サイクルの初めではＨＯ
ＬＤがアクティブであるためＴ２サイクルでのデータが
保持される。従って、切り出しモジュール１１は、Ｔ３
サイクルでデータを受信する。

【００４１】次に、入力側にＨＯＬＤが発生した場合を
図８のタイムチャートを用いて説明する。

【００４２】Ｔ２サイクルにおいてＡＶＬＯ１がアクテ
ィブになるが、同一サイクルでＢＵＳＹ２とＡＶＬＩＮ
２がともに、ロウアクティブになるため内部回路７は、
ＨＯＬＤ状態になる。この状態は、Ｔ３サイクルでＡＶ
ＬＩＮ２がハイレベルになるまで続き内部回路７の出力
信号ＡＶＬＯ１、ＤＡＴＯ１はＴ３サイクルまで変化し
ない。しかし、ＡＶＬＯＵＴ１Ｐは、￣ＢＵＳＹ２＆￣
ＡＶＬＩＮ２の条件によりＴ３サイクルでハイレベルに
なる。従って、切り出しモジュール１１は、Ｔ４サイク
ルでデータを受信する。

【００４３】これにより、複数のパイプライン入出力デ
ータに対してパイプライン制御が行えるようになり、１
つの処理モジュールに１つのラインメモリを持たせるの
ではなく、ラインメモリ制御回路と各モジュール間をパ
イプライン接続にするので、ラインメモリを実装する実
装面積を減少させて装置の大型化を防止し、ラインメモ
リの実装による装置の価格の上昇を抑えることを実現で
きる。

【００４４】

【発明の効果】以上説明したように、本発明では、ライ
ンメモリ、出力先モジュールおよび入力元モジュールの
動作が正常な場合に限り、前記１つのモジュールの動作
を継続させるので、各モジュールがラインメモリを共有
してラインメモリを実装する実装面積を減少させて装置
の大型化を防止し、ラインメモリの実装による装置の価
格の上昇を抑えることを実現できる。

【図面の簡単な説明】

【図１】本発明のパイプライン入出力制御装置に係る一
実施例の制御を示すブロック図である。

【図２】拡大・縮小モジュールの詳細を示す回路図であ
る。

【図３】３段のモジュールを示すパイプライン接続を示
すブロック図である。

【図４】ｍ入力ｎ出力のパイプライン接続を示す回路図
である。

【図５】画像処理装置を適用したシステム構成図であ
る。

【図６】画像処理装置の処理により拡大／縮小の例を示
す図である。

【図７】本発明の動作を示すタイムチャートである。

【図８】本発明の動作を示すタイムチャートである。

【図９】従来例を示す回路図である。

【符号の説明】

１ 画像処理装置 ５ 拡大・縮小モジュール ７ 内部回路 ９ 圧縮／伸張モジュール １１ 切り出しモジュール １３ ラインメモリ １９、１７ａ、１７ｂ ＯＲ回路 ２１ａ、２１ｂ、２７ａ、２７ｂ ＡＮＤ回路 ２５ａ、２５ｂ、２９ａ、２９ｂ フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １つのモジュールに複数の入出力パイプ
   ラインが接続されているパイプライン入出力制御装置に
   おいて、 前記１つのモジュールにデータを供給する入力元モジュ
   ールと、 前記１つのモジュールにより処理されたデータが供給さ
   れる出力先モジュールと、 この出力先モジュール、前記入力元モジュールおよび１
   つのモジュールにより共有されるラインメモリと、 このラインメモリ、出力先モジュールおよび入力元モジ
   ュールの動作を検出して、当該ラインメモリ、出力先モ
   ジュールおよび入力元モジュールの動作が正常な場合に
   限り、前記１つのモジュールの動作を継続させる手段
   と、 を備えたことを特徴とするパイプライン入出力制御装
   置。