JPH06242950A - パイプライン入出力制御装置 - Google Patents

パイプライン入出力制御装置

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JPH06242950A
JPH06242950A JP2794093A JP2794093A JPH06242950A JP H06242950 A JPH06242950 A JP H06242950A JP 2794093 A JP2794093 A JP 2794093A JP 2794093 A JP2794093 A JP 2794093A JP H06242950 A JPH06242950 A JP H06242950A
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JP
Japan
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module
circuit
input
line memory
output
Prior art date
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JP2794093A
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English (en)
Inventor
Yukinori Yajima
征典 矢島
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【目的】 各モジュールがラインメモリを共有すること
により、ラインメモリを実装する実装面積を減少させて
装置の大型化を防止し、ラインメモリの実装による装置
の価格の上昇を抑えることにある。 【構成】 1つのモジュールに複数の入出力パイプライ
ンが接続されているパイプライン入出力制御装置におい
て、前記1つのモジュールにデータを供給する入力元モ
ジュールと、前記1つのモジュールにより処理されたデ
ータが供給される出力先モジュールと、この出力先モジ
ュール、前記入力元モジュールおよび1つのモジュール
により共有されるラインメモリと、このラインメモリ、
出力先モジュールおよび入力元モジュールの動作を検出
して、当該ラインメモリ、出力先モジュールおよび入力
元モジュールの動作が正常な場合に限り、前記1つのモ
ジュールの動作を継続させる手段とを備えたことによ
り、ラインメモリを実装する実装面積を減少させて装置
の大型化を防止できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、1つのモジュールに複
数の入出力パイプラインが接続されているパイプライン
入出力制御装置のうち、特に、各モジュールがラインメ
モリを共有することにより、ラインメモリを実装する実
装面積を減少させて装置の大型化を防止し、ラインメモ
リの実装による装置の価格の上昇を抑えるパイプライン
入出力制御装置に関する。
【0002】
【従来の技術】従来のパイプライン入出力制御装置、例
えば、画像処理に適用した場合を図9の回路図を用いて
説明する。
【0003】同図において、イメージデータを拡大また
は縮小する拡大・縮小モジュールの内部回路101は、
当該イメージデータ(DATAIN)の有効または無効
を示すAVLIN信号がNOT回路103、NOR回路
105およびOR回路107を介して入力されるHOL
D端子を有する。上記HOLD端子に入力されるDAT
AIN信号が有効でない場合にAVLIN信号がハイレ
ベルになり内部回路101は、動作を一時停止する。上
記NOT回路103、NOR回路105を介して入力さ
れるAVLIN信号は、NOT回路109、AND回路
111、OR回路113および情報転送の際のバッファ
として用いられるフリップフロップ(以下、F/Fとい
う。)115を介して出力先モジュールに出力される。
また、内部回路101は、BUSY端子を備えて内部処
理のため外部からのパイプラインデータが受け付けない
場合にハイレベルにする。BUSY端子がハイレベルに
なるとOR回路123は、ハイレベルになり現在、入力
元モジュールから送信される有効データを受け取ること
ができないWAIT信号を入力元モジュールに送信す
る。
【0004】上記内部回路101は、出力先モジュール
に拡大または縮小処理したイメージデータをF/F11
9を介して出力して当該データの有効または無効を示す
AVLOUT信号をAND回路111、OR回路113
およびF/F回路115を介して出力する。
【0005】これらのインターフェースを具備した拡大
・縮小モジュールをパイプライン状に接続することでパ
イプラインデータ制御を行うものである。
【0006】上記方式は、パイプライン入出力データが
1系統の場合の制御方式である。イメージ処理装置で良
く用いられているラインメモリの制御は、各モジュール
内で行うため、ラインメモリが必要な処理モジュールが
独自に専用のラインメモリを持つ必要があった。
【0007】
【発明が解決しようとする課題】しかしながら、従来
は、例えば、イメージの圧縮/伸張回路と拡大縮小回路
と回転回路の各モジュールがパイプライン接続されてい
る場合、各モジュールそれぞれにラインメモリが必要で
あるため、各モジュールにラインメモリを実装すること
による実装面積の増加により装置の大型化を招来すると
ともに、ラインメモリの実装による装置の価格の上昇を
招来する問題があった。
【0008】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、各モジュールがライ
ンメモリを共有することにより、ラインメモリを実装す
る実装面積を減少させて装置の大型化を防止し、ライン
メモリの実装による装置の価格の上昇を抑えるパイプラ
イン入出力制御装置を提供することにある。
【0009】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、1つのモジュールに複数の入出力パイプ
ラインが接続されているパイプライン入出力制御装置に
おいて、前記1つのモジュールにデータを供給する入力
元モジュールと、前記1つのモジュールにより処理され
たデータが供給される出力先モジュールと、この出力先
モジュール、前記入力元モジュールおよび1つのモジュ
ールにより共有されるラインメモリと、このラインメモ
リ、出力先モジュールおよび入力元モジュールの動作を
検出して、当該ラインメモリ、出力先モジュールおよび
入力元モジュールの動作が正常な場合に限り、前記1つ
のモジュールの動作を継続させる手段と、を備えたこと
を要旨とする。
【0010】
【作用】上述の如く構成すれば、出力先モジュール、入
力元モジュールおよび1つのモジュールにより共有され
ているラインメモリと出力先モジュールと入力元モジュ
ールとの動作を検出する。検出によりラインメモリ、出
力先モジュールおよび入力元モジュールの動作が正常な
場合に限り、前記1つのモジュールの動作を継続させる
ので、ラインメモリを実装する実装面積を減少させて装
置の大型化を防止できる。
【0011】
【実施例】以下、本発明の−実施例を図面に基づいて説
明する。
【0012】図1は本発明のパイプライン入出力制御装
置に係る一実施例を画像処理装置に適用した制御を示す
ブロック図である。
【0013】上記画像処理装置1は、システムバス3か
ら送信されるコードデータを伸張し、当該イメージデー
タの拡大または縮小処理を行い、矩形領域の切り出しを
した結果をシステムバス3に転送する。
【0014】圧縮/伸張モジュール(CODEC)9
は、システムバス3を介して送信されるコードデータを
圧縮または伸張するものであり、圧縮または伸張したイ
メージデータを後述する切り出しモジュール11にパイ
プライン信号として送信する。
【0015】上記圧縮/伸張モジュール9に接続されて
いる拡大・縮小モジュール5は内部回路7、パイプライ
ンI/F回路を備えている。また、拡大・縮小モジュー
ル9は、入力信号として圧縮/伸張モジュール9から入
力されるイメージデータ(DATAIN1)および当該
DATAの有効または無効を示すAVLIN1のパイプ
ライン信号と、後述するラインメモリ13から入力され
るDATAIN2および当該DATAの有効または無効
を示すAVLIN2のパイプライン信号との2系統があ
る。
【0016】更に、拡大・縮小モジュール5は、出力信
号として後述する切り出しモジュール11にDATAO
UT1および当該DATAの有効または無効を示すAV
LOUT1のパイプライン信号と、後述するラインメモ
リ13にDATAOUT2および当該DATAの有効ま
たは無効を示すAVLOUT2のパイプライン信号との
2系統がある。
【0017】上記拡大・縮小モジュール5は、圧縮/伸
張モジュール9から入力されるイメージデータに対して
拡大または縮小処理を行い後述する切り出しモジュール
11に送信する。
【0018】ここで、拡大または縮小の処理過程におい
て補間演算処理等の2次元処理が介在する場合は、現時
点で出力結果として確定できない演算途中結果を次ライ
ン演算のために後述するラインメモリ13等のワークエ
リアの所定アドレスに記憶させ、当該データを読み出す
データパスとして入出力の2系統を有するパイプライン
I/F回路が必要になる。
【0019】ラインメモリ13は、拡大・縮小モジュー
ル5のライン間の演算処理途中の結果を一時的に記憶す
るメモリである。切り出しモジュール11は、拡大・縮
小モジュール5から送信されるイメージデータに対して
矩形領域の切り出しを行うものである。
【0020】上記拡大・縮小モジュール5の入出力パイ
プラインデータがともに2系統ある場合のパイプライン
I/F回路の詳細を図2の回路図を用いて説明する。
【0021】内部回路7は、入力信号として圧縮/伸張
モジュール9から入力されるDATAIN1および当該
DATAの有効または無効を示すAVLIN1信号がN
OR回路15aおよびOR回路19を介して、ラインメ
モリ13から入力されるDATA2および当該DATA
の有効または無効を示すAVLIN2信号がNOR回路
15bおよびOR回路19を介してそれぞれHOLD端
子に入力される。上記AVLIN1信号およびAVLI
N2信号がDATAの無効を示す(ハイレベル)のとき
内部回路7は、HOLD状態になり動作を停止する。上
記NOR回路15aから出力されるAVLIN1信号
は、OR回路17aを介してWAIT2信号としてライ
ンメモリ13に出力されるとともに、NOT回路を介し
てAND回路21aおよび21bに出力される。上記内
部回路7は、AND回路21a、OR回路23aおよび
情報転送の際のバッファとして用いられるフリップフロ
ップ(以下、F/Fという。)25aを介して出力先モ
ジュール11に接続されている。上記F/F25aのQ
端子から出力されるAVLOUT1信号は、出力先モジ
ュール11とともに、AND回路27aに入力される。
AND回路27aは、AVLOUT1信号および切り出
しモジュール11から現在、拡大・縮小モジュール5か
ら送られる有効データを受け取れないため、再度、同じ
データを送信するよう要求するWAIT信号(WAIO
1)が入力される。そして、AND回路27aは、AV
LOUT1とWAIO1との論理積を取り、OR回路2
3a、OR回路19、OR回路17aおよびOR回路1
7bに信号を出力する。
【0022】同様に、NOR回路15aから出力される
AVLIN2信号は、OR回路17bを介してWAIT
信号として圧縮/伸張モジュール9に出力されるととも
に、NOT回路を介してOR回路21aおよび21bに
出力される。上記内部回路7は、AND回路21b、O
R回路23bおよびF/F25bを介してラインメモリ
13に接続されている。上記F/F25bのQ端子から
出力されるAVLOUT2信号は、ラインメモリ13と
ともに、AND回路27bに入力される。AND回路2
7bは、AVLOUT2信号および切り出しモジュール
11から現在、拡大・縮小モジュール5から送られる有
効データを受け取れないため、再度、同じデータを送信
するよう要求するWAIT信号(WAIO2)が入力さ
れる。そして、AND回路27bは、AVLOUT2と
WAIO2との論理積を取り、OR回路23b、OR回
路19、OR回路17bおよびOR回路17aに信号を
出力する。
【0023】上記OR回路19を介して信号が入力され
ると内部回路7は、HOLD状態になり動作を停止す
る。
【0024】また、内部回路7は、F/F29aおよび
F/F29bに接続され、切り出しモジュール11に拡
大、縮小したイメージデータ(DATAOUT1)を出
力するとともに、ラインメモリ13に拡大、縮小したイ
メージデータ(DATAOUT2)を出力する。上記D
F/F29aおよびDF/F29bは、内部回路7のH
OLD端子に負論理により接続されてクロック信号(c
lk)に同期して動作する。
【0025】また、内部回路7は、BUSY1端子、B
USY2端子を備えて、内部処理のため外部からのパイ
プラインデータが受け付けない場合にハイレベルにする
ビジー1信号およびビジー信号2をOR回路17a、O
R回路17bを介して圧縮/伸張モジュール9およびラ
インメモリ13にWAIT1信号、WAIT2信号とし
て出力する。
【0026】ここで、出力側のHOLD発生要因は、 HOLDI=(AVLOUT1&WAITO1)|(A
VLOUT2&WAITO2) となる。また、入力側のHOLD発生要因は、 HOLDO=( ̄AVLIN1& ̄BUSY1)|( ̄
AVLIN2& ̄BUSY2) となる。但し、´&´はAND、´|´はOR、´ ̄´
はNOTを示す。
【0027】よって、HOLDの発生要因は、入力側と
出力側のORとなるから HOLD=HOLDI|HOLDO =(AVLOUT1&WAITO1)|(AVLOUT
2&WAITO2)|( ̄AVLIN1& ̄BUSY
1)|( ̄AVLIN2& ̄BUSY2) となる。
【0028】また、WAITI1、WAITI2の発生
要因は WAITI1=(出力側のHOLD要因)|(入力側2
のHOLD要因)|BUSY1 WAITI2=(出力側のHOLD要因)|(入力側1
のHOLD要因)|BUSY2 つまり、 WAITI1=(AVLOUT1&WAITO1)|
(AVLOUT2&WAITO2)|( ̄AVLIN2
& ̄BUSY2)|BUSY1 WAITI2=(AVLOUT1&WAITO1)|
(AVLOUT2&WAITO2)|( ̄AVLIN1
& ̄BUSY1)|BUSY2 となる。
【0029】レジスタ25aの入力信号をAVLOUT
1P、レジスタ25bの入力信号をAVLOUT2Pと
すると AVLOUT1P=(AVLOUT1&WAITO1)
|(AVLO1&(BUSY1|AVLIN1)&(B
USY2|AVLIN2)&( ̄AVLOUT2| ̄W
AITO2)) AVLOUT2P=(AVLOUT2&WAITO2)
|(AVLO2&(BUSY1|AVLIN1)&(B
USY2|AVLIN2)&( ̄AVLOUT1| ̄W
AITO1)) となる。
【0030】次に、l−1段、l段、l+1段の3つの
モジュールのパイプライン接続を図3に示し、図中、略
中央部のl段のモジュール31に対して図中左側のl−
1段のモジュールを入力元モジュール33、図中右側の
l+1段のモジュールを出力先モジュール35とする。
上記l段モジュール31がHOLD状態になる条件は、
出力先モジュール35に対して有効データを出力中に出
力先モジュール35からWAIT[l+1]1信号〜W
AIT[l+1]n信号が入力された場合の出力側のH
OLD要因による。また、l段のモジュールがHOLD
状態になる条件は、内部回路7が受信できる状態(BU
SYでない状態)にあるのに入力元モジュール33から
有効データが送信されない場合の入力側のHOLD要因
による。
【0031】更に、m入力n出力の入出力パイプライン
データの場合のパイプラインI/F回路を図4の回路図
を用いて説明する。
【0032】拡大・縮小モジュールの内部回路37は、
m個のDATA1〜DATAmおよびAVLIN1〜A
VLINm信号がNOR回路39およびOR回路41を
介して入力される。一方、出力先モジュール35に対し
てイメージデータDATO1〜DATOmがF/F45
〜F/F45m(図示せず)を介して出力され、当該イ
メージデータの有効または無効を示すAVLO1〜AV
LOm信号がAND回路47〜47m(図示せず)、O
R回路51〜51m(図示せず)およびF/F53〜5
3m(図示せず)を介して出力される構成である。上記
F/F45およびF/F53は内部回路37のクロック
信号(clk)に同期して動作し、F/F45は内部回
路37のHOLD端子の負論理により接続されている。
【0033】上記構成により、m個の入力側のHOLD
要因とn個の出力側のHOLD要因が発生する。このう
ち1つのHOLD要因が発生すると内部回路37はHO
LD状態になり動作を停止する。m個のWAIT信号の
うちX個目のWAITの発生する条件は、出力側のHO
LD要因のいずれかが発生した場合、X個目の入力側の
HOLD要因以外の入力側のHOLD要因が発生した場
合またはX個目のBUSYが発生した場合である。
【0034】上記n個のAVL信号のうちX個目のAV
L信号は、X個目の出力側HOLD要因が発生した場合
に強制的に次のサイクルでアクティブになるようにす
る。また、X個目以外の要因が発生した場合は、内部回
路7から出力されるAVL信号がアクティブであっても
次のサイクルでネガティブにして、内部回路37にHO
LDを掛けて処理の待ち状態にする。
【0035】図5は、上記画像処理装置1を適用したシ
ステム構成図である。同図において、CPU59は、各
種デバイスと信号線であるシステムバス61により接続
され、各種デバイスを制御するものである。主メモリ6
3は、CPU59の各種デバイスを制御するプログラム
およびワークエリアを所定アドレスに記憶している。表
示装置65は、前述した画像処理装置1により処理され
たイメージデータを表示する装置である。大容量記憶装
置67は、磁気ディスク装置または光ディスク装置によ
り構成され、イメージデータまたはコードデータを記憶
する。画像処理装置1は本発明のパイプライン入出力制
御装置を内蔵しており、主メモリ63または大容量記憶
装置67の所定アドレスに記憶されているデータを入力
してイメージデータ、拡大または縮小等の処理を行うも
のである。
【0036】上述した画像処理装置1によりイメージデ
ータの拡大/縮小の処理を図6に示す8ドッド×4ライ
ンのイメージデータのOR縮小により8ドット×1ライ
ンに縮小する場合について説明する。
【0037】入力はラスター走査方向に1ライン毎に送
られ、最初の1ラインはそのままラインメモリに書き込
まれ、2ライン目から入力イメージとラインメモリーか
ら読み出されたイメージデータとのOR処理し、その結
果を再度ラインメモリに書き込む。また、4ライン目の
入力データに対しては、OR処理した結果を縮小結果と
して出力する。よって、ラスター走査方向に入力される
イメージデータに対してOR縮小処理のようにライン間
に跨る処理が発生する場合はラインメモリが必要にな
り、縮小結果を出力するデータパス以外にラインメモリ
との間にもデータパスが必要になる。
【0038】ここで、ラインメモリ間のデータのリード
ライトは直接、拡大縮小モジュールが制御してもよい
が、ラインメモリを必要とするモジュールが複数個ある
場合、各モジュールに対してラインメモリを用意する必
要がある。そこで、各イメージ処理モジュールが直接ラ
インメモリを制御するのではなく、ラインメモリー制御
用モジュールを設け、ラインメモリを必要とするモジュ
ールとのパイプラインI/Fを個々に装備させ、メモリ
ーアクセスを集中管理することで、一つのラインメモリ
を共有することができる。
【0039】次に、本実施例の作用を図7および図8の
タイムチャートを用いて説明する。まず、装置に電源投
入後、装置が起動して図7のタイムチャートを用いて出
力側にHOLD要因が発生する場合を示す。なお、AV
L、DATA、WAIT信号の最小サイクルは、CLK
の立ち上がりから次のサイクルの立上がりまでの時間と
する。
【0040】拡大・縮小モジュール5は、切り出しモジ
ュール11に対して有効データを出力すると同時に切り
出しモジュール11からWAIT要求が発生している。
上記拡大・縮小モジュール5の内部回路7の出力データ
のAVLO1はT2サイクルで既にロウレベルに落ちて
いるが、AVLOUT1&WAITO1によってレジス
タ25aの入力信号AVLOUT1PはT2サイクルで
ハイレベルを保持する。また、内部回路7から切り出し
モジュール11に出力されるDAT01は、T2サイク
ルでF/F25a(LOAD入力がアクティブのときク
ロックの立ち上がりで、データがレジスタにロードされ
る)によってロードされ、T3サイクルの初めではHO
LDがアクティブであるためT2サイクルでのデータが
保持される。従って、切り出しモジュール11は、T3
サイクルでデータを受信する。
【0041】次に、入力側にHOLDが発生した場合を
図8のタイムチャートを用いて説明する。
【0042】T2サイクルにおいてAVLO1がアクテ
ィブになるが、同一サイクルでBUSY2とAVLIN
2がともに、ロウアクティブになるため内部回路7は、
HOLD状態になる。この状態は、T3サイクルでAV
LIN2がハイレベルになるまで続き内部回路7の出力
信号AVLO1、DATO1はT3サイクルまで変化し
ない。しかし、AVLOUT1Pは、 ̄BUSY2& ̄
AVLIN2の条件によりT3サイクルでハイレベルに
なる。従って、切り出しモジュール11は、T4サイク
ルでデータを受信する。
【0043】これにより、複数のパイプライン入出力デ
ータに対してパイプライン制御が行えるようになり、1
つの処理モジュールに1つのラインメモリを持たせるの
ではなく、ラインメモリ制御回路と各モジュール間をパ
イプライン接続にするので、ラインメモリを実装する実
装面積を減少させて装置の大型化を防止し、ラインメモ
リの実装による装置の価格の上昇を抑えることを実現で
きる。
【0044】
【発明の効果】以上説明したように、本発明では、ライ
ンメモリ、出力先モジュールおよび入力元モジュールの
動作が正常な場合に限り、前記1つのモジュールの動作
を継続させるので、各モジュールがラインメモリを共有
してラインメモリを実装する実装面積を減少させて装置
の大型化を防止し、ラインメモリの実装による装置の価
格の上昇を抑えることを実現できる。
【図面の簡単な説明】
【図1】本発明のパイプライン入出力制御装置に係る一
実施例の制御を示すブロック図である。
【図2】拡大・縮小モジュールの詳細を示す回路図であ
る。
【図3】3段のモジュールを示すパイプライン接続を示
すブロック図である。
【図4】m入力n出力のパイプライン接続を示す回路図
である。
【図5】画像処理装置を適用したシステム構成図であ
る。
【図6】画像処理装置の処理により拡大/縮小の例を示
す図である。
【図7】本発明の動作を示すタイムチャートである。
【図8】本発明の動作を示すタイムチャートである。
【図9】従来例を示す回路図である。
【符号の説明】
1 画像処理装置 5 拡大・縮小モジュール 7 内部回路 9 圧縮/伸張モジュール 11 切り出しモジュール 13 ラインメモリ 19、17a、17b OR回路 21a、21b、27a、27b AND回路 25a、25b、29a、29b フリップフロップ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 1つのモジュールに複数の入出力パイプ
    ラインが接続されているパイプライン入出力制御装置に
    おいて、 前記1つのモジュールにデータを供給する入力元モジュ
    ールと、 前記1つのモジュールにより処理されたデータが供給さ
    れる出力先モジュールと、 この出力先モジュール、前記入力元モジュールおよび1
    つのモジュールにより共有されるラインメモリと、 このラインメモリ、出力先モジュールおよび入力元モジ
    ュールの動作を検出して、当該ラインメモリ、出力先モ
    ジュールおよび入力元モジュールの動作が正常な場合に
    限り、前記1つのモジュールの動作を継続させる手段
    と、 を備えたことを特徴とするパイプライン入出力制御装
    置。
JP2794093A 1993-02-17 1993-02-17 パイプライン入出力制御装置 Pending JPH06242950A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006259970A (ja) * 2005-03-16 2006-09-28 Fuji Xerox Co Ltd データ処理装置、データ処理プログラムおよびデータ処理方法

Cited By (2)

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JP4534814B2 (ja) * 2005-03-16 2010-09-01 富士ゼロックス株式会社 データ処理装置、データ処理プログラムおよびデータ処理方法

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