JPH0773155A - ホスト処理装置のバスへ接続するためのｓｉｍｄアーキテクチャ - Google Patents
ホスト処理装置のバスへ接続するためのｓｉｍｄアーキテクチャInfo
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- JPH0773155A JPH0773155A JP5313850A JP31385093A JPH0773155A JP H0773155 A JPH0773155 A JP H0773155A JP 5313850 A JP5313850 A JP 5313850A JP 31385093 A JP31385093 A JP 31385093A JP H0773155 A JPH0773155 A JP H0773155A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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-
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Abstract
(57)【要約】
【目的】 ＳＩＭＤ並列処理装置などの並列処理装置が
ホスト処理装置のバスのスレーブおよびマスタとなり得
るような回路を提供する。 【構成】 コプロセッサ装置は処理ユニットと、制御回
路と、コプロセッサ装置をホスト処理装置へ接続するた
めの回路を含む。接続回路はスレーブ回路とマスタ回路
を含む。スレーブ回路はホスト処理装置のバスからコプ
ロセッサ操作の要求を受信して要求された操作が実行さ
れるように制御回路へ信号を供給する。マスタ回路は制
御回路からのデータ転送操作の要求を受信して、要求さ
れたデータ転送操作を実行するためホストバス操作を要
求しまたコプロセッサ装置とホストバスの間でデータ転
送も行なう。制御回路は制御／状態レジスタと制御保存
回路を含む。
ホスト処理装置のバスのスレーブおよびマスタとなり得
るような回路を提供する。 【構成】 コプロセッサ装置は処理ユニットと、制御回
路と、コプロセッサ装置をホスト処理装置へ接続するた
めの回路を含む。接続回路はスレーブ回路とマスタ回路
を含む。スレーブ回路はホスト処理装置のバスからコプ
ロセッサ操作の要求を受信して要求された操作が実行さ
れるように制御回路へ信号を供給する。マスタ回路は制
御回路からのデータ転送操作の要求を受信して、要求さ
れたデータ転送操作を実行するためホストバス操作を要
求しまたコプロセッサ装置とホストバスの間でデータ転
送も行なう。制御回路は制御／状態レジスタと制御保存
回路を含む。
Description
【０００１】本発明は並列処理装置に関する。
【０００２】ウィルソン（Wilson）の米国特許第５，１
２９，０９２号では、画像および空間的に関連のあるデ
ータなどのデータ行列を処理するための単一命令多重デ
ータ（ＳＩＭＤ）並列処理装置を開示している。図１お
よび図２に関連して図示しまた解説しているように、こ
の処理装置は隣接する処理ユニット間に直接データ通信
リンクを有する隣り合わせ処理ユニットの線型連鎖を含
む。
２９，０９２号では、画像および空間的に関連のあるデ
ータなどのデータ行列を処理するための単一命令多重デ
ータ（ＳＩＭＤ）並列処理装置を開示している。図１お
よび図２に関連して図示しまた解説しているように、こ
の処理装置は隣接する処理ユニット間に直接データ通信
リンクを有する隣り合わせ処理ユニットの線型連鎖を含
む。
【０００３】ウィルソン０９２号で図１、図２、図５と
の関連で図示しまた説明しているように、処理ユニット
は８個のグループを構成し、ホストコンピュータと制御
装置はどちらもデータバイト線と称する８ビット線経由
でこのグループからのデータを送受信可能である。
の関連で図示しまた説明しているように、処理ユニット
は８個のグループを構成し、ホストコンピュータと制御
装置はどちらもデータバイト線と称する８ビット線経由
でこのグループからのデータを送受信可能である。
【０００４】ウィルソン０９２号では図６Ａおよび図６
Ｂとの関連でメモリと加算器（アキュムレータ）間のデ
ータ置換のための置換演算も説明している。
Ｂとの関連でメモリと加算器（アキュムレータ）間のデ
ータ置換のための置換演算も説明している。
【０００５】ヒリス（Hillis）の米国特許第５，１１
３，５１０号ではシンキングマシンズ社（Thinking Mac
hines Corporation ）製のＳＩＭＤ並列処理装置である
コネクションマシン（Connection Machine）において使
用するために明らかに開発された多処理装置内のキャッ
シュメモリを操作するための技術を開示している。図３
との関連で図示しまた解説しているように、多処理装置
システムのそれぞれの処理装置は対応するキャッシュへ
接続している。キャッシュメモリがミス信号を出力する
と、バス調停ユニットはそれぞれの連続したキャッシュ
で現在の更新が実行されている間は更新を実行し得ない
ことを示す信号を供給して、優先連鎖の中の更新を要求
している第１のキャッシュが一時的に他の全ての更新要
求を無効にする。更新要求を受信すると、共有メモリは
指定されたアドレスのデータを取得してデータレディ信
号と、アドレスと、データを出力する。アドレスがキャ
ッシュの問題となるアドレス指定範囲内に有る場合また
はキャッシュが更新要求の供給源の場合、キャッシュメ
モリはアドレスおよびデータ信号を受信し保存する。そ
の結果、全てのキャッシュは任意の範囲検出装置によっ
てのみ制限される主メモリからの更新データを受信す
る。
３，５１０号ではシンキングマシンズ社（Thinking Mac
hines Corporation ）製のＳＩＭＤ並列処理装置である
コネクションマシン（Connection Machine）において使
用するために明らかに開発された多処理装置内のキャッ
シュメモリを操作するための技術を開示している。図３
との関連で図示しまた解説しているように、多処理装置
システムのそれぞれの処理装置は対応するキャッシュへ
接続している。キャッシュメモリがミス信号を出力する
と、バス調停ユニットはそれぞれの連続したキャッシュ
で現在の更新が実行されている間は更新を実行し得ない
ことを示す信号を供給して、優先連鎖の中の更新を要求
している第１のキャッシュが一時的に他の全ての更新要
求を無効にする。更新要求を受信すると、共有メモリは
指定されたアドレスのデータを取得してデータレディ信
号と、アドレスと、データを出力する。アドレスがキャ
ッシュの問題となるアドレス指定範囲内に有る場合また
はキャッシュが更新要求の供給源の場合、キャッシュメ
モリはアドレスおよびデータ信号を受信し保存する。そ
の結果、全てのキャッシュは任意の範囲検出装置によっ
てのみ制限される主メモリからの更新データを受信す
る。
【０００６】本発明では並列処理装置における基本的な
問題を取り扱う。
問題を取り扱う。
【０００７】ＳＩＭＤ並列処理装置は、それぞれがメモ
リ中の自分のデータをアクセス可能な処理ユニットを含
む。それぞれの処理装置が独立した命令のシーケンスを
実行可能な多重命令多重データ（ＭＩＭＤ）並列処理装
置とは異なり、ＳＩＭＤ並列処理装置内の全ての処理ユ
ニットはおなじ命令のストリームを受信する。
リ中の自分のデータをアクセス可能な処理ユニットを含
む。それぞれの処理装置が独立した命令のシーケンスを
実行可能な多重命令多重データ（ＭＩＭＤ）並列処理装
置とは異なり、ＳＩＭＤ並列処理装置内の全ての処理ユ
ニットはおなじ命令のストリームを受信する。
【０００８】ＳＩＭＤ並列処理装置は画像処理などのデ
ータアレイに対する演算に特に有用である。しかし従来
のＳＩＭＤ並列処理装置はホスト処理装置のバスへ接続
された補助演算装置として効率的な演算を行なうように
は設計されていない。幾つかの在来のＳＩＭＤ並列処理
装置はデータ入出力について主としてシフトレジスタに
頼っており、ホスト処理装置のバスからのデータ受信に
おいて互換性がない。その他のＳＩＭＤ並列処理装置は
隅角を折り返す回路に水平方向の様式でデータを供給し
て、ここからそれぞれの処理ユニットへ垂直方向の様式
でデータを供給している。別のＳＩＭＤ並列処理装置で
は、それぞれの処理ユニットのキャッシュメモリはバス
を介して共有メモリをアクセス可能だが、多数の処理ユ
ニットのそれぞれをホスト装置のメモリへホスト装置の
バスを経由して接続するには実際的とは言えない。
ータアレイに対する演算に特に有用である。しかし従来
のＳＩＭＤ並列処理装置はホスト処理装置のバスへ接続
された補助演算装置として効率的な演算を行なうように
は設計されていない。幾つかの在来のＳＩＭＤ並列処理
装置はデータ入出力について主としてシフトレジスタに
頼っており、ホスト処理装置のバスからのデータ受信に
おいて互換性がない。その他のＳＩＭＤ並列処理装置は
隅角を折り返す回路に水平方向の様式でデータを供給し
て、ここからそれぞれの処理ユニットへ垂直方向の様式
でデータを供給している。別のＳＩＭＤ並列処理装置で
は、それぞれの処理ユニットのキャッシュメモリはバス
を介して共有メモリをアクセス可能だが、多数の処理ユ
ニットのそれぞれをホスト装置のメモリへホスト装置の
バスを経由して接続するには実際的とは言えない。
【０００９】本発明はＳＩＭＤ並列処理装置などの並列
処理装置がホスト処理装置のバスのスレーブおよびマス
タとなり得るような回路を提供することによってこれと
これに関連した問題を軽減するアーキテクチャの発見に
基づくものである。その結果、並列処理装置はホスト処
理装置のバスのスレーブとして命令を受信できるがその
他の目的たとえばデータを処理ユニットへ入出力するな
どではホスト処理装置のバスのマスタとなることが出来
る。
処理装置がホスト処理装置のバスのスレーブおよびマス
タとなり得るような回路を提供することによってこれと
これに関連した問題を軽減するアーキテクチャの発見に
基づくものである。その結果、並列処理装置はホスト処
理装置のバスのスレーブとして命令を受信できるがその
他の目的たとえばデータを処理ユニットへ入出力するな
どではホスト処理装置のバスのマスタとなることが出来
る。
【００１０】本アーキテクチャはホスト処理装置の中央
演算処理装置（ＣＰＵ）およびメモリなどのその他の部
材も接続されているホストバスへ接続することが出来る
補助演算装置として実施可能である。補助演算装置は複
数の処理ユニットを含む。補助演算装置はまた補助演算
装置を制御しまた処理ユニットを制御するための信号を
供給するように接続してある制御回路も含む。最後に、
補助演算装置はホスト装置へ接続するためのホストバス
接続回路も含む。
演算処理装置（ＣＰＵ）およびメモリなどのその他の部
材も接続されているホストバスへ接続することが出来る
補助演算装置として実施可能である。補助演算装置は複
数の処理ユニットを含む。補助演算装置はまた補助演算
装置を制御しまた処理ユニットを制御するための信号を
供給するように接続してある制御回路も含む。最後に、
補助演算装置はホスト装置へ接続するためのホストバス
接続回路も含む。
【００１１】ホストバス接続回路はスレーブ回路とマス
タ回路を含んでいる。スレーブ回路は補助演算装置の演
算を要求するホストバスからの信号を受信し、これに応
じて補助演算装置の制御回路へ信号を供給して補助演算
装置に要求された演算を実行させる。マスタ回路は補助
演算装置の制御回路からデータ転送操作を要求する信号
を受信し、これに応じてホストバスへホストバスの操作
を要求する信号を供給し、補助演算装置からホストバス
へまたはホストバスから補助演算装置へのいずれかにデ
ータを転送し要求されたデータ転送操作を実行する。
タ回路を含んでいる。スレーブ回路は補助演算装置の演
算を要求するホストバスからの信号を受信し、これに応
じて補助演算装置の制御回路へ信号を供給して補助演算
装置に要求された演算を実行させる。マスタ回路は補助
演算装置の制御回路からデータ転送操作を要求する信号
を受信し、これに応じてホストバスへホストバスの操作
を要求する信号を供給し、補助演算装置からホストバス
へまたはホストバスから補助演算装置へのいずれかにデ
ータを転送し要求されたデータ転送操作を実行する。
【００１２】上述したような補助演算装置のアーキテク
チャは多くの方法で有利である。
チャは多くの方法で有利である。
【００１３】処理ユニットへのデータ入出力操作は補助
演算装置の通常操作に統合することが可能であり、これ
によって大きな柔軟性が得られる。たとえば、巨大なア
レイの小から大まで異なる大きさの部分を定義するデー
タが特定の補助演算装置の操作で必要に応じて容易に取
り扱うことが出来るように、いろいろな大きさのいずれ
かのデータブロックを要求に応じて転送することが出来
る。さらに、転送はデータブロックからのデータ項目が
処理ユニット間で等しく分配されるように実施すること
が可能である。
演算装置の通常操作に統合することが可能であり、これ
によって大きな柔軟性が得られる。たとえば、巨大なア
レイの小から大まで異なる大きさの部分を定義するデー
タが特定の補助演算装置の操作で必要に応じて容易に取
り扱うことが出来るように、いろいろな大きさのいずれ
かのデータブロックを要求に応じて転送することが出来
る。さらに、転送はデータブロックからのデータ項目が
処理ユニット間で等しく分配されるように実施すること
が可能である。
【００１４】柔軟なブロックの大きさとデータ項目を等
しく分配する能力は画像処理の用途で特に重要である。
これらの特徴のため、画像または異なる大きさの画像の
別の部分を定義するデータを処理ユニットへ供給するこ
とが出来る。たとえば、それぞれの処理ユニットはメモ
リ回路を含むように実施可能であり、それぞれのデータ
の画素または一群の画素を定義しているワードをそれぞ
れの処理ユニットのメモリ回路内にロードすることが出
来る。さらに、それぞれの処理ユニットのメモリ回路は
処理ユニットの処理回路の内部レジスタより多くのデー
タ項目を保存し得るような充分な大きさをとることが出
来るので、メモリ回路が処理回路のためのキャッシュ機
能を実行できる。処理ユニットは１次元アレイを構成で
きまた全ての処理ユニットのメモリ回路全部で一枚以上
の画像を保存するのに充分な大きさに出来、それぞれの
処理ユニットのメモリ回路がそれぞれの画像内のそれぞ
れの水平方向の画像ブロックからのそれぞれのワードを
保存する。それぞれの水平方向の画像ブロックは水平方
向の様式で処理ユニットのアレイに充分に適合するだけ
の小さい単一行または行の一部である。
しく分配する能力は画像処理の用途で特に重要である。
これらの特徴のため、画像または異なる大きさの画像の
別の部分を定義するデータを処理ユニットへ供給するこ
とが出来る。たとえば、それぞれの処理ユニットはメモ
リ回路を含むように実施可能であり、それぞれのデータ
の画素または一群の画素を定義しているワードをそれぞ
れの処理ユニットのメモリ回路内にロードすることが出
来る。さらに、それぞれの処理ユニットのメモリ回路は
処理ユニットの処理回路の内部レジスタより多くのデー
タ項目を保存し得るような充分な大きさをとることが出
来るので、メモリ回路が処理回路のためのキャッシュ機
能を実行できる。処理ユニットは１次元アレイを構成で
きまた全ての処理ユニットのメモリ回路全部で一枚以上
の画像を保存するのに充分な大きさに出来、それぞれの
処理ユニットのメモリ回路がそれぞれの画像内のそれぞ
れの水平方向の画像ブロックからのそれぞれのワードを
保存する。それぞれの水平方向の画像ブロックは水平方
向の様式で処理ユニットのアレイに充分に適合するだけ
の小さい単一行または行の一部である。
【００１５】コプロセッサのアーキテクチャは多数のバ
ス手順およびブロック寸法のいずれにも適合することが
出来る。特定のバス手順用のスレーブ回路およびマスタ
回路は従来の部材を用いて容易にまた安価に製作可能で
ある。コプロセッサ制御回路は複雑さのあらゆる適切な
レベルを提供可能で、たとえばコプロセッサの演算を実
行させるために実行されるマイクロ命令を保存する制御
保存回路を用いて実施可能である。マイクロ命令はホス
トバスからスレーブ回路によってロードすることが出
来、ホスト処理装置のブロックの大きさに適合するよう
に出来る。
ス手順およびブロック寸法のいずれにも適合することが
出来る。特定のバス手順用のスレーブ回路およびマスタ
回路は従来の部材を用いて容易にまた安価に製作可能で
ある。コプロセッサ制御回路は複雑さのあらゆる適切な
レベルを提供可能で、たとえばコプロセッサの演算を実
行させるために実行されるマイクロ命令を保存する制御
保存回路を用いて実施可能である。マイクロ命令はホス
トバスからスレーブ回路によってロードすることが出
来、ホスト処理装置のブロックの大きさに適合するよう
に出来る。
【００１６】上述のコプロセッサのアーキテクチャによ
ればホストバスの他のマスタからの入力または出力操作
の要求に応答するために別個の制御回路を有する必要が
なくなる。別のマスタはマスタ回路に入力または出力操
作を実行させるようにコプロセッサ制御回路が要求する
ように制御保存回路内へマイクロ命令をロードすること
が出来る。
ればホストバスの他のマスタからの入力または出力操作
の要求に応答するために別個の制御回路を有する必要が
なくなる。別のマスタはマスタ回路に入力または出力操
作を実行させるようにコプロセッサ制御回路が要求する
ように制御保存回路内へマイクロ命令をロードすること
が出来る。
【００１７】上述のコプロセッサのアーキテクチャによ
れば、それぞれの処理ユニットは水平方向のフォーマッ
トでのデータを取り扱うように構成することが出来る。
データ項目は水平方向のフォーマットで受信されまた操
作が水平方向のフォーマットで実行されることから、隅
角で折り返す回路は必要とされない。
れば、それぞれの処理ユニットは水平方向のフォーマッ
トでのデータを取り扱うように構成することが出来る。
データ項目は水平方向のフォーマットで受信されまた操
作が水平方向のフォーマットで実行されることから、隅
角で折り返す回路は必要とされない。
【００１８】図１はホスト処理装置のバスへコプロセッ
サとして接続することのできる並列処理装置の一般的部
材を示す略ブロック図である。
サとして接続することのできる並列処理装置の一般的部
材を示す略ブロック図である。
【００１９】図２Ａは図１のスレーブ回路がコプロセッ
サの処理要求に応答する一般的動作を示す流れ図であ
る。
サの処理要求に応答する一般的動作を示す流れ図であ
る。
【００２０】図２Ｂは図１のコプロセッサ内の処理ユニ
ットからホストバス上のスレーブ回路へデータを転送す
るマスタの処理における一般的動作を示す流れ図であ
る。
ットからホストバス上のスレーブ回路へデータを転送す
るマスタの処理における一般的動作を示す流れ図であ
る。
【００２１】図２Ｃは図１のコプロセッサ内の一組の処
理ユニットへホストバス上のスレーブ回路からデータを
転送するマスタの処理における一般的動作を示す流れ図
である。
理ユニットへホストバス上のスレーブ回路からデータを
転送するマスタの処理における一般的動作を示す流れ図
である。
【００２２】図３はSparc-Station のＳバスに接続した
ＳＩＭＤ並列処理装置の実施における部材を示す略ブロ
ック図である。
ＳＩＭＤ並列処理装置の実施における部材を示す略ブロ
ック図である。
【００２３】図４は図３の制御回路の部材を示す略ブロ
ック図である。
ック図である。
【００２４】図５は図３の処理ユニットの部材を示す略
ブロック図である。
ブロック図である。
【００２５】図６は図４の制御保存回路にマイクロ命令
をロードすることにおける一般的動作を示す流れ図であ
る。
をロードすることにおける一般的動作を示す流れ図であ
る。
【００２６】図７は図３のボックスへのクロック信号を
制御する部材を示す略ブロック図である。
制御する部材を示す略ブロック図である。
【００２７】図８は図７のＤＶＭＡシーケンサをＳバス
にまたマスタ回路のその他の回路に接続する線を表わす
略ブロック図である。
にまたマスタ回路のその他の回路に接続する線を表わす
略ブロック図である。
【００２８】図９は図７のスレーブシーケンサをＳバス
へまたスレーブ回路のその他の部材へ接続する線を示す
略ブロック図である。
へまたスレーブ回路のその他の部材へ接続する線を示す
略ブロック図である。
【００２９】図１０は図９のスレーブシーケンサがエラ
ーを含む信号にどのように応答するかを示すタイミング
図である。
ーを含む信号にどのように応答するかを示すタイミング
図である。
【００３０】図１１は制御／状態レジスタからデータを
読み出す操作を要求する信号に対して図９のスレーブシ
ーケンサがどのように応答するかを示すタイミング図で
ある。
読み出す操作を要求する信号に対して図９のスレーブシ
ーケンサがどのように応答するかを示すタイミング図で
ある。
【００３１】図１２は制御／状態レジスタ内にＲＵＮビ
ットを書き込む操作を要求する信号に対して図９のスレ
ーブシーケンサがどのように応答するかを示すタイミン
グ図である。
ットを書き込む操作を要求する信号に対して図９のスレ
ーブシーケンサがどのように応答するかを示すタイミン
グ図である。
【００３２】図１３は起動用ＰＲＯＭからデータを読み
出す操作を要求する信号に対して図９のスレーブシーケ
ンサがどのように応答するかを示すタイミング図であ
る。
出す操作を要求する信号に対して図９のスレーブシーケ
ンサがどのように応答するかを示すタイミング図であ
る。
【００３３】図１４は制御保存回路からデータを読み出
す操作を要求する信号に対して図９のスレーブシーケン
サがどのように応答するかを示すタイミング図である。
す操作を要求する信号に対して図９のスレーブシーケン
サがどのように応答するかを示すタイミング図である。
【００３４】図１５は制御保存回路へデータを書き込む
操作を要求する信号に対して図９のスレーブシーケンサ
がどのように応答するかを示すタイミング図である。
操作を要求する信号に対して図９のスレーブシーケンサ
がどのように応答するかを示すタイミング図である。
【００３５】図１６はホスト装置のメモリからデータを
読み出すＤＭＡ操作を要求する信号に対して図８のＤＶ
ＭＡシーケンサがどのように応答するかを示すタイミン
グ図である。
読み出すＤＭＡ操作を要求する信号に対して図８のＤＶ
ＭＡシーケンサがどのように応答するかを示すタイミン
グ図である。
【００３６】図１７は図１６の操作の間にパイプライン
・レジスタ回路を通るデータの動きを示す略流れ図であ
る。
・レジスタ回路を通るデータの動きを示す略流れ図であ
る。
【００３７】図１８はホスト装置のメモリからのデータ
を書き込むＤＭＡ操作を要求する信号に対して図８のＤ
ＶＭＡシーケンサがどのように応答するかを示すタイミ
ング図である。
を書き込むＤＭＡ操作を要求する信号に対して図８のＤ
ＶＭＡシーケンサがどのように応答するかを示すタイミ
ング図である。
【００３８】図１９は図１８の操作の間にパイプライン
・レジスタ回路を通るデータの動きを示す略流れ図であ
る。
・レジスタ回路を通るデータの動きを示す略流れ図であ
る。
【００３９】図２０は複数ワードを読み込むＤＭＡ操作
を要求する信号に図８のＤＶＭＡシーケンサがどのよう
に応答を開始するかを示すタイミング図である。
を要求する信号に図８のＤＶＭＡシーケンサがどのよう
に応答を開始するかを示すタイミング図である。
【００４０】図２１は複数ワードを読み込むＤＭＡ操作
を要求する信号に対して図８のＤＶＭＡシーケンサがど
のように応答を完了するかを示すタイミング図である。
を要求する信号に対して図８のＤＶＭＡシーケンサがど
のように応答を完了するかを示すタイミング図である。
【００４１】図２２は図２０および図２１の操作の間に
パイプライン・レジスタ回路を通過するデータの動きを
示す略流れ図である。
パイプライン・レジスタ回路を通過するデータの動きを
示す略流れ図である。
【００４２】図２３は複数ワードを書き込むＤＭＡ操作
を要求する信号に対して図８のＤＶＭＡシーケンサがど
のように応答を開始するかを示すタイミング図である。
を要求する信号に対して図８のＤＶＭＡシーケンサがど
のように応答を開始するかを示すタイミング図である。
【００４３】図２４は複数ワードを書き込むＤＭＡ操作
を要求する信号に対して図８のＤＭＶＡシーケンサがど
のように応答を完了するかを示すタイミング図である。
を要求する信号に対して図８のＤＭＶＡシーケンサがど
のように応答を完了するかを示すタイミング図である。
【００４４】図２５は図２３および図２４の操作の間に
パイプライン・レジスタ回路を通過するデータの動きを
示す略流れ図である。
パイプライン・レジスタ回路を通過するデータの動きを
示す略流れ図である。
【００４５】図１から図２Ｃでは本発明の一般的特徴を
図示している。図１では、ホスト処理装置のバスへコプ
ロセッサとして接続可能な並列処理装置の部材を示す。
図２Ａではコプロセッサ内の制御回路へデータを供給す
るスレーブ操作における動作を示す。図２Ｂではホスト
バス上のスレーブへ処理ユニットからのデータを転送す
るマスタの操作における動作を示す。図２Ｃでは一組の
処理ユニットへホストバス上のスレーブからのデータを
転送するマスタの操作における動作を示す。
図示している。図１では、ホスト処理装置のバスへコプ
ロセッサとして接続可能な並列処理装置の部材を示す。
図２Ａではコプロセッサ内の制御回路へデータを供給す
るスレーブ操作における動作を示す。図２Ｂではホスト
バス上のスレーブへ処理ユニットからのデータを転送す
るマスタの操作における動作を示す。図２Ｃでは一組の
処理ユニットへホストバス上のスレーブからのデータを
転送するマスタの操作における動作を示す。
【００４６】図１のホスト処理装置は、その他の部材た
とえばホスト装置の中央演算処理装置（ＣＰＵ）１４や
メモリ１６などを接続可能なホストバス１２を含む。ホ
ストバス１２はホストバス制御回路１８で制御可能であ
る。その他の各種部材たとえば入出力装置や別のコプロ
セッサなどをホストバス１２に接続することが可能であ
る。
とえばホスト装置の中央演算処理装置（ＣＰＵ）１４や
メモリ１６などを接続可能なホストバス１２を含む。ホ
ストバス１２はホストバス制御回路１８で制御可能であ
る。その他の各種部材たとえば入出力装置や別のコプロ
セッサなどをホストバス１２に接続することが可能であ
る。
【００４７】図１のコプロセッサ２０は、処理ユニット
２２、コプロセッサ２０を制御するためのコプロセッサ
制御回路２４、コプロセッサ２０をホスト装置１０に接
続するためのホストバス接続回路３０を含む並列処理装
置である。コプロセッサ制御回路２４は処理ユニット２
２へ制御信号を供給する。
２２、コプロセッサ２０を制御するためのコプロセッサ
制御回路２４、コプロセッサ２０をホスト装置１０に接
続するためのホストバス接続回路３０を含む並列処理装
置である。コプロセッサ制御回路２４は処理ユニット２
２へ制御信号を供給する。
【００４８】ホストバス接続回路３０はスレーブ回路３
２とマスタ回路３４を含む。
２とマスタ回路３４を含む。
【００４９】スレーブ回路３２はコプロセッサの操作を
要求する信号を受信するようにホストバス１２へ接続さ
れており、この信号はたとえばホスト装置のＣＰＵ１４
が供給し得るものである。スレーブ回路３２も要求され
たコプロセッサの操作が実行されるようにコプロセッサ
制御回路２４へ信号を供給することにより応答するため
に接続されている。
要求する信号を受信するようにホストバス１２へ接続さ
れており、この信号はたとえばホスト装置のＣＰＵ１４
が供給し得るものである。スレーブ回路３２も要求され
たコプロセッサの操作が実行されるようにコプロセッサ
制御回路２４へ信号を供給することにより応答するため
に接続されている。
【００５０】マスタ回路３４はデータ転送操作を要求す
る信号を受信するように制御回路２４へ接続されてい
る。これに呼応して、マスタ回路３４はホストバス操作
を要求する信号をホストバス１２へ供給する。これらの
信号は、たとえばホストバス１２の制御要求を含み、ホ
ストバス制御回路１８はバス制御を許可することにより
これに応答することが出来る。マスタ回路３４はまた１
つの処理ユニット２２からホストバス１２へ、またはホ
ストバス１２から少なくとも１つの処理ユニット２２の
組へ、要求されたデータ転送が実行されるようにデータ
を転送する。
る信号を受信するように制御回路２４へ接続されてい
る。これに呼応して、マスタ回路３４はホストバス操作
を要求する信号をホストバス１２へ供給する。これらの
信号は、たとえばホストバス１２の制御要求を含み、ホ
ストバス制御回路１８はバス制御を許可することにより
これに応答することが出来る。マスタ回路３４はまた１
つの処理ユニット２２からホストバス１２へ、またはホ
ストバス１２から少なくとも１つの処理ユニット２２の
組へ、要求されたデータ転送が実行されるようにデータ
を転送する。
【００５１】図２Ａにおいて、囲み５０の動作では、ス
レーブ回路３２はホストバス１２からコプロセッサの操
作要求を表わす信号を受信している。信号は適用可能な
バス手順にしたがってホストバス１２に接続されたマス
タが供給できる。囲み５２の動作では、スレーブ回路３
２がコプロセッサ制御回路２４へ信号を供給して要求に
応答している。この信号は、たとえば制御信号であった
り、またはホストバス１２から要求の一部として受信し
たアドレスまたはその他のデータ項目を含むことが出来
る。
レーブ回路３２はホストバス１２からコプロセッサの操
作要求を表わす信号を受信している。信号は適用可能な
バス手順にしたがってホストバス１２に接続されたマス
タが供給できる。囲み５２の動作では、スレーブ回路３
２がコプロセッサ制御回路２４へ信号を供給して要求に
応答している。この信号は、たとえば制御信号であった
り、またはホストバス１２から要求の一部として受信し
たアドレスまたはその他のデータ項目を含むことが出来
る。
【００５２】図２Ｂにおいて、囲み６０の動作では、コ
プロセッサ制御回路２４は処理ユニット２２へまたマス
タ回路３４へ信号を供給し、マスタ回路３４が処理ユニ
ットの１つからのデータ項目を取得するようにしてい
る。囲み６２の動作では、コプロセッサ制御回路２４は
データ転送操作を要求する信号をマスタ回路３４へ供給
している。要求された操作には処理ユニットからのデー
タ項目をホストバス１２に接続したスレーブへ転送する
出力操作が含まれる。囲み６４の動作では、マスタ回路
３４はホストバス１２の制御を要求する信号を供給して
要求に応答している。ホストバス制御回路１８がマスタ
回路３４にホストバスの制御を許可すると、囲み６６の
動作で、マスタ回路３４はホストバス１２を経由してス
レーブへデータ項目を供給する。
プロセッサ制御回路２４は処理ユニット２２へまたマス
タ回路３４へ信号を供給し、マスタ回路３４が処理ユニ
ットの１つからのデータ項目を取得するようにしてい
る。囲み６２の動作では、コプロセッサ制御回路２４は
データ転送操作を要求する信号をマスタ回路３４へ供給
している。要求された操作には処理ユニットからのデー
タ項目をホストバス１２に接続したスレーブへ転送する
出力操作が含まれる。囲み６４の動作では、マスタ回路
３４はホストバス１２の制御を要求する信号を供給して
要求に応答している。ホストバス制御回路１８がマスタ
回路３４にホストバスの制御を許可すると、囲み６６の
動作で、マスタ回路３４はホストバス１２を経由してス
レーブへデータ項目を供給する。
【００５３】図２Ｃにおいて、囲み７０の動作では、コ
プロセッサ制御回路２４はデータ転送操作を要求する信
号をマスタ回路３４へ供給している。要求された操作に
はデータ項目をホストバス１２に接続したスレーブから
受信する入力操作が含まれる。囲み７２の動作では、マ
スタ回路３４はホストバス１２の制御を要求する信号を
供給することで要求に応答している。ホストバス制御回
路１８がマスタ回路３４にホストバスの制御を許可する
と、囲み７４の動作で、マスタ回路３４はホストバス１
２を経由してスレーブからデータ項目を受信する。囲み
７６の動作では、コプロセッサ制御回路２４はマスタ回
路３４および処理ユニット２２へ信号を供給して、マス
タ回路３４が少なくとも１つの処理ユニット２２の組へ
データ項目を供給するようにしている。
プロセッサ制御回路２４はデータ転送操作を要求する信
号をマスタ回路３４へ供給している。要求された操作に
はデータ項目をホストバス１２に接続したスレーブから
受信する入力操作が含まれる。囲み７２の動作では、マ
スタ回路３４はホストバス１２の制御を要求する信号を
供給することで要求に応答している。ホストバス制御回
路１８がマスタ回路３４にホストバスの制御を許可する
と、囲み７４の動作で、マスタ回路３４はホストバス１
２を経由してスレーブからデータ項目を受信する。囲み
７６の動作では、コプロセッサ制御回路２４はマスタ回
路３４および処理ユニット２２へ信号を供給して、マス
タ回路３４が少なくとも１つの処理ユニット２２の組へ
データ項目を供給するようにしている。
【００５４】図８から図２５では本発明を実施するため
に上述の一般的実施の特徴をどのように使用できるかを
示している。図８および図９では、ＤＶＭＡシーケンサ
２８２およびスレーブシーケンサ２８４がその他の部材
にどのように接続されるかを図示している。図１０から
図１５では、スレーブシーケンサ２８４が操作要求にど
のように応答するかを示している。図１６から図１９で
はマスタシーケンサ２８２が単一ワード読み込みと書き
出し操作の要求に対してどのように応答するかを示して
いる。図２０から図２５では複数ワード読み込みまたは
書き出しが行なわれるようなバースト転送操作の要求に
対してどのように応答するかを示している。
に上述の一般的実施の特徴をどのように使用できるかを
示している。図８および図９では、ＤＶＭＡシーケンサ
２８２およびスレーブシーケンサ２８４がその他の部材
にどのように接続されるかを図示している。図１０から
図１５では、スレーブシーケンサ２８４が操作要求にど
のように応答するかを示している。図１６から図１９で
はマスタシーケンサ２８２が単一ワード読み込みと書き
出し操作の要求に対してどのように応答するかを示して
いる。図２０から図２５では複数ワード読み込みまたは
書き出しが行なわれるようなバースト転送操作の要求に
対してどのように応答するかを示している。
【００５５】上述のように、ＤＶＭＡインタフェース１
１２およびスレーブインタフェース１１４はそれぞれに
各々のシーケンサつまりＤＶＭＡシーケンサ２８２およ
びスレーブシーケンサ２８４を用いて実施することが出
来る。図８ではＤＶＭＡシーケンサ２８２がＳバス１０
２およびその他の部材へどのように接続されるかを示
す。図９ではスレーブシーケンサ２８４がＳバス１０２
およびその他の部材へどのように接続されるかを示す。
１２およびスレーブインタフェース１１４はそれぞれに
各々のシーケンサつまりＤＶＭＡシーケンサ２８２およ
びスレーブシーケンサ２８４を用いて実施することが出
来る。図８ではＤＶＭＡシーケンサ２８２がＳバス１０
２およびその他の部材へどのように接続されるかを示
す。図９ではスレーブシーケンサ２８４がＳバス１０２
およびその他の部材へどのように接続されるかを示す。
【００５６】ＤＶＭＡシーケンサ２８２およびスレーブ
シーケンサ２８４は、サン・マイクロシステムズ社部品
番号８００−５９２２−１０、Ｓバス仕様書Ｂ．０版、
１９９０年に記載されている要件にしたがってそれぞれ
実施し、仕様書からＳバス１０２に供給すべき信号、Ｓ
バス１０２からの信号に応答するために利用可能な周
期、Ｓバス１０２における信号のタイミング、Ｓバス１
０２上の信号の手順、および起動用ＰＲＯＭ１１６に必
要な内容を決定することが出来る。図８および図９でCl
k 、D[31:0] 、BReq* 、BGnt* 、Rd、Siz[2:0]、Ack[2:
0]、As* 、PA[27:0]、SSel* と印を付けてある線はＳバ
ス仕様書Ｂ．０版から理解できよう。ＤＶＭＡシーケン
サ２８２およびスレーブシーケンサ２８４はたとえば、
トランジスタを用いてまたは図１０から図２５に関連し
て詳細を説明したような信号を提供する１つまたはそれ
以上のプログラマブルロジックアレイ（ＰＬＡ）を用い
てそれぞれ実施することが出来る。説明した実施におい
て、信号は一般にprocClk の昇端でコプロセッサ内部へ
進むが、データはレジスタ付トランシーバ１８８を経由
してまたいくつかの信号はClk の昇端でＤＶＭＡシーケ
ンサ２８２およびスレーブシーケンサ２８４内部へ進行
する。
シーケンサ２８４は、サン・マイクロシステムズ社部品
番号８００−５９２２−１０、Ｓバス仕様書Ｂ．０版、
１９９０年に記載されている要件にしたがってそれぞれ
実施し、仕様書からＳバス１０２に供給すべき信号、Ｓ
バス１０２からの信号に応答するために利用可能な周
期、Ｓバス１０２における信号のタイミング、Ｓバス１
０２上の信号の手順、および起動用ＰＲＯＭ１１６に必
要な内容を決定することが出来る。図８および図９でCl
k 、D[31:0] 、BReq* 、BGnt* 、Rd、Siz[2:0]、Ack[2:
0]、As* 、PA[27:0]、SSel* と印を付けてある線はＳバ
ス仕様書Ｂ．０版から理解できよう。ＤＶＭＡシーケン
サ２８２およびスレーブシーケンサ２８４はたとえば、
トランジスタを用いてまたは図１０から図２５に関連し
て詳細を説明したような信号を提供する１つまたはそれ
以上のプログラマブルロジックアレイ（ＰＬＡ）を用い
てそれぞれ実施することが出来る。説明した実施におい
て、信号は一般にprocClk の昇端でコプロセッサ内部へ
進むが、データはレジスタ付トランシーバ１８８を経由
してまたいくつかの信号はClk の昇端でＤＶＭＡシーケ
ンサ２８２およびスレーブシーケンサ２８４内部へ進行
する。
【００５７】図８において、ＤＶＭＡシーケンサ２８２
はＳバス１０２およびＳバスバッファ１９８を含むその
他の部材へ信号を供給する方法を制御するレジスタ兼復
号回路１５４からの信号を受信する。図示したように、
Ｓバスバッファ１９８はＳバス１０２のD[31:0] 線へ接
続されており、Ｓバスバッファ１９８はＳバス１０２の
タイミング制約を満足させるようにＤＶＭＡシーケンサ
２８２の制御下で動作する。レジスタ付トランシーバ１
９４およびＳバスレジスタ１９６は一方でパイプライン
段階を提供する。レジスタ付トランシーバ１９４はレジ
スタ付トランシーバ１２２と協働してケーブル１１８の
両端での信号の刻時の信頼性を確保する。
はＳバス１０２およびＳバスバッファ１９８を含むその
他の部材へ信号を供給する方法を制御するレジスタ兼復
号回路１５４からの信号を受信する。図示したように、
Ｓバスバッファ１９８はＳバス１０２のD[31:0] 線へ接
続されており、Ｓバスバッファ１９８はＳバス１０２の
タイミング制約を満足させるようにＤＶＭＡシーケンサ
２８２の制御下で動作する。レジスタ付トランシーバ１
９４およびＳバスレジスタ１９６は一方でパイプライン
段階を提供する。レジスタ付トランシーバ１９４はレジ
スタ付トランシーバ１２２と協働してケーブル１１８の
両端での信号の刻時の信頼性を確保する。
【００５８】上述のフィールドに加えて、それぞれのマ
イクロ命令はＤＶＭＡシーケンサ２８２の動作に関連す
るフィールドを含むことが出来る。単一のビットで現在
の周期がＳバスＤＭＡ読取かどうかを示すことが出来
る。３ビットのフィールドで大きさを示すために標準Ｓ
バス符号化を用いるバースト転送の大きさを示すことが
出来る。２ビットのフィールドで待機しない状態、バス
許可を待機する状態、ＳバススレーブからのAck[2:0]線
上のワード信号を待機する状態を含めＳバスＤＭＡマス
タの周期の状態を示すことが出来る。別の２ビットフィ
ールドで分岐に関する情報を提供でき、これには直前の
動作がキャリーまたはボロー信号を提供したこと、直前
の動作の結果が０だったこと、直前の動作の結果が否定
またはReturnAck だったこと、Ｓバス制御回路がバス許
可を下げることによって全てのドライバを停止させ、シ
ーケンサが転送を実行するためにＤＶＭＡシーケンサ２
８２を再起動しなければならないような条件を示すため
の値を有する。
イクロ命令はＤＶＭＡシーケンサ２８２の動作に関連す
るフィールドを含むことが出来る。単一のビットで現在
の周期がＳバスＤＭＡ読取かどうかを示すことが出来
る。３ビットのフィールドで大きさを示すために標準Ｓ
バス符号化を用いるバースト転送の大きさを示すことが
出来る。２ビットのフィールドで待機しない状態、バス
許可を待機する状態、ＳバススレーブからのAck[2:0]線
上のワード信号を待機する状態を含めＳバスＤＭＡマス
タの周期の状態を示すことが出来る。別の２ビットフィ
ールドで分岐に関する情報を提供でき、これには直前の
動作がキャリーまたはボロー信号を提供したこと、直前
の動作の結果が０だったこと、直前の動作の結果が否定
またはReturnAck だったこと、Ｓバス制御回路がバス許
可を下げることによって全てのドライバを停止させ、シ
ーケンサが転送を実行するためにＤＶＭＡシーケンサ２
８２を再起動しなければならないような条件を示すため
の値を有する。
【００５９】ＤＶＭＡシーケンサ２８２により制御され
るそれぞれのデータ転送動作は、Ｓバス１０２の制御要
求を出さなければならないことを示すレジスタ兼復号回
路１５４からのバス要求信号に応答して開始することが
出来る。バス要求信号はＤＶＭＡシーケンサ２８２がＳ
バス１０２上のBReq* 線を引き下げるため提供する単一
ビットとすることが出来る。同時に、ＤＶＭＡシーケン
サ２８２はクロック制御論理回路２８０に信号を供給し
てレジスタ兼復号回路１５４へのクロック信号の供給を
停止させることが出来る。
るそれぞれのデータ転送動作は、Ｓバス１０２の制御要
求を出さなければならないことを示すレジスタ兼復号回
路１５４からのバス要求信号に応答して開始することが
出来る。バス要求信号はＤＶＭＡシーケンサ２８２がＳ
バス１０２上のBReq* 線を引き下げるため提供する単一
ビットとすることが出来る。同時に、ＤＶＭＡシーケン
サ２８２はクロック制御論理回路２８０に信号を供給し
てレジスタ兼復号回路１５４へのクロック信号の供給を
停止させることが出来る。
【００６０】バス要求信号を供給する前に、レジスタ兼
復号回路１５４は要求されたデータ転送動作を準備する
ために必要とされる全ての他の動作を実行することが出
来る。たとえば、アドレスを表わすデータ項目をレジス
タ付トランシーバ１９４内に保存し、また書き込み動作
のためには書き込むべきデータ項目をレジスタ付トラン
シーバ１２２内に保存することが出来る。いずれの場合
にも、データ項目は処理ユニット１３０から取得するこ
とが出来、ユニットの１つが適切なマイクロプロセッサ
２２０および２２２の動作を通じてまたはＳＲＡＭ２４
０からのデータ項目を取り込むことによってデータ項目
を取得でき、またはデータ項目を定数バッファ１９２か
ら取得することが出来る。
復号回路１５４は要求されたデータ転送動作を準備する
ために必要とされる全ての他の動作を実行することが出
来る。たとえば、アドレスを表わすデータ項目をレジス
タ付トランシーバ１９４内に保存し、また書き込み動作
のためには書き込むべきデータ項目をレジスタ付トラン
シーバ１２２内に保存することが出来る。いずれの場合
にも、データ項目は処理ユニット１３０から取得するこ
とが出来、ユニットの１つが適切なマイクロプロセッサ
２２０および２２２の動作を通じてまたはＳＲＡＭ２４
０からのデータ項目を取り込むことによってデータ項目
を取得でき、またはデータ項目を定数バッファ１９２か
ら取得することが出来る。
【００６１】バス要求信号を供給する際に、レジスタ兼
復号回路１５４は読み取り／書き込み信号およびブロッ
クサイズ信号を供給することも出来る。読み取り／書き
込み信号は要求された動作が読み込み動作であるかまた
は書き込み動作であるかを表わし、ブロックサイズ信号
は転送すべきデータブロックの大きさを表わす。BReq*
線を引き下げてBGnt* 線上にＳバス１０２の制御を取得
していることを表わす信号を受信したあと、ＤＶＭＡシ
ーケンサ２８２はＳバス１０２のRd線に読み取り／書き
込み信号を供給しまたＳバス１０２のSiz[2:0]線にブロ
ックサイズ信号を供給することも可能である。
復号回路１５４は読み取り／書き込み信号およびブロッ
クサイズ信号を供給することも出来る。読み取り／書き
込み信号は要求された動作が読み込み動作であるかまた
は書き込み動作であるかを表わし、ブロックサイズ信号
は転送すべきデータブロックの大きさを表わす。BReq*
線を引き下げてBGnt* 線上にＳバス１０２の制御を取得
していることを表わす信号を受信したあと、ＤＶＭＡシ
ーケンサ２８２はＳバス１０２のRd線に読み取り／書き
込み信号を供給しまたＳバス１０２のSiz[2:0]線にブロ
ックサイズ信号を供給することも可能である。
【００６２】BReq* 線に応答して、Sparc-Station １０
０内のＳバス制御回路はＤＶＭＡシーケンサ２８２のBG
nt* 線を引き下げ、Ｓバス１０２の制御を渡す。BGnt*
に応答して、ＤＶＭＡシーケンサ２８２は以下に詳細を
説明するような信号を供給して要求されたデータ転送動
作を実行し、Ｓバス１０２に接続されたスレーブの読み
取りまたは書き込みを行なう。読み込み動作中、スレー
ブがAck[2:0]線上に信号を供給し続けて線D[31:0] にデ
ータを供給する場合はいつでもＤＶＭＡシーケンサ２８
２がＳバスバッファ１９８へ制御信号を供給してデータ
を受信する準備が出来ていなければならない。ＤＶＭＡ
シーケンサ２８２はまたクロック制御論理回路２８０へ
も信号を送りレジスタ兼復号回路１５４がクロックパル
スを受信して受信データを保存するようにＳバスレジス
タ１９６を制御することが出来るように準備する必要が
ある。書き込み動作中、ＤＶＭＡシーケンサ２８２は同
様に信号を供給してＳバスレジスタ１９６からのデータ
がＳバスバッファ１９８を介してＳバスの線D[31:0] へ
供給されるようにする。
０内のＳバス制御回路はＤＶＭＡシーケンサ２８２のBG
nt* 線を引き下げ、Ｓバス１０２の制御を渡す。BGnt*
に応答して、ＤＶＭＡシーケンサ２８２は以下に詳細を
説明するような信号を供給して要求されたデータ転送動
作を実行し、Ｓバス１０２に接続されたスレーブの読み
取りまたは書き込みを行なう。読み込み動作中、スレー
ブがAck[2:0]線上に信号を供給し続けて線D[31:0] にデ
ータを供給する場合はいつでもＤＶＭＡシーケンサ２８
２がＳバスバッファ１９８へ制御信号を供給してデータ
を受信する準備が出来ていなければならない。ＤＶＭＡ
シーケンサ２８２はまたクロック制御論理回路２８０へ
も信号を送りレジスタ兼復号回路１５４がクロックパル
スを受信して受信データを保存するようにＳバスレジス
タ１９６を制御することが出来るように準備する必要が
ある。書き込み動作中、ＤＶＭＡシーケンサ２８２は同
様に信号を供給してＳバスレジスタ１９６からのデータ
がＳバスバッファ１９８を介してＳバスの線D[31:0] へ
供給されるようにする。
【００６３】図８に図示した回路に加えて、図１のマス
タ回路３４の機能を実行するために各種の付加回路を用
意することが出来る。たとえば、マスタ回路３４は処理
ユニット全てに接続した共通データバス１５６を含むこ
とが出来る。図５との関連ですでに説明したように、マ
スタ回路３４はそれぞれの処理ユニットについて、処理
ユニットをデータ供給源であると示すためまたはデータ
の宛先である一組の処理ユニット内に処理ユニットが存
在することを示すために制御回路１２６が信号を供給す
るレジスタ付トランシーバ２１２を含むことも出来る。
タ回路３４の機能を実行するために各種の付加回路を用
意することが出来る。たとえば、マスタ回路３４は処理
ユニット全てに接続した共通データバス１５６を含むこ
とが出来る。図５との関連ですでに説明したように、マ
スタ回路３４はそれぞれの処理ユニットについて、処理
ユニットをデータ供給源であると示すためまたはデータ
の宛先である一組の処理ユニット内に処理ユニットが存
在することを示すために制御回路１２６が信号を供給す
るレジスタ付トランシーバ２１２を含むことも出来る。
【００６４】共通データバス１５６とレジスタ付トラン
シーバ２１２はＳバス１０２との間でのデータ転送経路
を提供しており、これはそれぞれの処理ユニットへの独
立した線など他の構造より一層効率的であり得る。この
経路を通って、データを処理ユニットからレジスタ付ト
ランシーバ１２２へ、またレジスタ付トランシーバ１９
４、Ｓバスレジスタ１９６、Ｓバスバッファ１９８を経
由してＳバス１０２へ直接転送できる。同様に、Ｓバス
１０２からのデータをＳバスバッファ１９８、Ｓバスレ
ジスタ１９６、およびレジスタ付トランシーバ１９４を
介してレジスタ付トランシーバ１２２へさらに一組の処
理ユニットへ直接転送することが出来る。つまりレジス
タ付トランシーバ１２２、レジスタ付トランシーバ１９
４、およびＳバスレジスタ１９６は共通データバス１５
６とＳバス１０２の間で転送されるデータ項目を保存す
るためのパイプラインとして機能することになる。図５
との関連で前述したように、レジスタ兼復号回路１５４
は書き込み可能信号を供給して処理ユニット内のＳＲＡ
Ｍ２４０にその組のそれぞれの処理ユニットのレジスタ
付トランシーバ２１２からのデータを保存することが出
来る。
シーバ２１２はＳバス１０２との間でのデータ転送経路
を提供しており、これはそれぞれの処理ユニットへの独
立した線など他の構造より一層効率的であり得る。この
経路を通って、データを処理ユニットからレジスタ付ト
ランシーバ１２２へ、またレジスタ付トランシーバ１９
４、Ｓバスレジスタ１９６、Ｓバスバッファ１９８を経
由してＳバス１０２へ直接転送できる。同様に、Ｓバス
１０２からのデータをＳバスバッファ１９８、Ｓバスレ
ジスタ１９６、およびレジスタ付トランシーバ１９４を
介してレジスタ付トランシーバ１２２へさらに一組の処
理ユニットへ直接転送することが出来る。つまりレジス
タ付トランシーバ１２２、レジスタ付トランシーバ１９
４、およびＳバスレジスタ１９６は共通データバス１５
６とＳバス１０２の間で転送されるデータ項目を保存す
るためのパイプラインとして機能することになる。図５
との関連で前述したように、レジスタ兼復号回路１５４
は書き込み可能信号を供給して処理ユニット内のＳＲＡ
Ｍ２４０にその組のそれぞれの処理ユニットのレジスタ
付トランシーバ２１２からのデータを保存することが出
来る。
【００６５】上述の回路により提供される経路は隅角折
り返し回路を含んでいない。これはそれぞれの処理ユニ
ットが水平方向のフォーマットにあるデータを取り扱う
ように構成されている場合に好適である。
り返し回路を含んでいない。これはそれぞれの処理ユニ
ットが水平方向のフォーマットにあるデータを取り扱う
ように構成されている場合に好適である。
【００６６】図８の回路はホスト装置ＣＰＵ１４の介在
なしに図１のメモリ１６などのメモリに対するダイレク
トメモリアクセス（ＤＭＡ）方式読み取りおよび書き込
みを実行できる。たとえば、画像処理を実行する上で
は、マスタ回路１４はホスト装置のＣＰＵとは独立に、
マイクロプロセッサ２２０および２２２の要求およびＳ
ＲＡＭ２４０の容量に従い画像の部分を定義するデータ
の読み取りまたは書き込みが出来る。この能力は連続し
た画像内の多数のタイルのそれぞれを取り扱うために使
用可能である。ＳＲＡＭ２４０はマイクロプロセッサ２
２０および２２２の内部レジスタより多くのデータ項目
を保存できるため、ＳＲＡＭ２４０を用いてマイクロプ
ロセッサ２２０および２２２のためのデータの取込みが
可能である。
なしに図１のメモリ１６などのメモリに対するダイレク
トメモリアクセス（ＤＭＡ）方式読み取りおよび書き込
みを実行できる。たとえば、画像処理を実行する上で
は、マスタ回路１４はホスト装置のＣＰＵとは独立に、
マイクロプロセッサ２２０および２２２の要求およびＳ
ＲＡＭ２４０の容量に従い画像の部分を定義するデータ
の読み取りまたは書き込みが出来る。この能力は連続し
た画像内の多数のタイルのそれぞれを取り扱うために使
用可能である。ＳＲＡＭ２４０はマイクロプロセッサ２
２０および２２２の内部レジスタより多くのデータ項目
を保存できるため、ＳＲＡＭ２４０を用いてマイクロプ
ロセッサ２２０および２２２のためのデータの取込みが
可能である。
【００６７】図９では、スレーブシーケンサ２８４はＳ
バス１０２上の線SSel* 、AS* 、Rd、Siz[2:0]、PA[27:
0]で要求された動作を表わす信号を受信する。
バス１０２上の線SSel* 、AS* 、Rd、Siz[2:0]、PA[27:
0]で要求された動作を表わす信号を受信する。
【００６８】Ｓバス１０２はこれに接続しているそれぞ
れのスレーブに対してSSel* 線を含む。バス制御回路が
スレーブのアドレス空間内の位置を表わす仮想アドレス
をD[31:0] 線上で受信すると、バス制御回路はスレーブ
のSSel* 線を低値に引き下げることでスレーブによる操
作要求を表わす。バス制御回路は仮想アドレスを適切な
物理アドレスへ変換しまたPA[27:0]線上の物理アドレス
を供給し、その時点でバス制御回路はAS* 線を用いて、
SSel* 、Rd、およびSiz[2:0]線が有効でありアドレスが
PA[27:0]上にありまたマスタがD[31:0] 線上の仮想アド
レスを供給停止可能であることを示すことが出来る。
れのスレーブに対してSSel* 線を含む。バス制御回路が
スレーブのアドレス空間内の位置を表わす仮想アドレス
をD[31:0] 線上で受信すると、バス制御回路はスレーブ
のSSel* 線を低値に引き下げることでスレーブによる操
作要求を表わす。バス制御回路は仮想アドレスを適切な
物理アドレスへ変換しまたPA[27:0]線上の物理アドレス
を供給し、その時点でバス制御回路はAS* 線を用いて、
SSel* 、Rd、およびSiz[2:0]線が有効でありアドレスが
PA[27:0]上にありまたマスタがD[31:0] 線上の仮想アド
レスを供給停止可能であることを示すことが出来る。
【００６９】SSel* 、Rd、およびSiz[2:0]線上の信号は
スレーブシーケンサ２８４がＳバス１０２、Ｓバスレジ
スタ１８８、Ｓバスバッファ１９０を含むほかの部材へ
信号を供給する方法を制御する。たとえばSSel* 線とAS
* 線の降端に応答して、スレーブシーケンサ２８４はＳ
バス１０２のAck[2:0]線上に信号を供給し、Rd、Siz[2:
0]、PA[27:0]線上の要求がエラーかを示す、または要求
された動作を実行する上でD[31:0] 線上で読み込むまた
は書き込むことの出来るデータユニットの大きさを示
す。Ｓバススレーブは一般に１６ワードブロックまでの
バイトサイズとは異なるいくつかの大きさの転送を取り
扱う許可を有しているものの、スレーブシーケンサ２８
４は限られた能力でのみ実施する必要がある。たとえ
ば、スレーブシーケンサ２８４はワードおよびバイト単
位の転送だけを取り扱うことが出来、また線Ack[2:0]上
にワードまたはバイトを示すことが出来る。
スレーブシーケンサ２８４がＳバス１０２、Ｓバスレジ
スタ１８８、Ｓバスバッファ１９０を含むほかの部材へ
信号を供給する方法を制御する。たとえばSSel* 線とAS
* 線の降端に応答して、スレーブシーケンサ２８４はＳ
バス１０２のAck[2:0]線上に信号を供給し、Rd、Siz[2:
0]、PA[27:0]線上の要求がエラーかを示す、または要求
された動作を実行する上でD[31:0] 線上で読み込むまた
は書き込むことの出来るデータユニットの大きさを示
す。Ｓバススレーブは一般に１６ワードブロックまでの
バイトサイズとは異なるいくつかの大きさの転送を取り
扱う許可を有しているものの、スレーブシーケンサ２８
４は限られた能力でのみ実施する必要がある。たとえ
ば、スレーブシーケンサ２８４はワードおよびバイト単
位の転送だけを取り扱うことが出来、また線Ack[2:0]上
にワードまたはバイトを示すことが出来る。
【００７０】図示したように、Ｓバスバッファ１９０は
Ｓバス１０２のD[31:0] 線に接続されており、Ｓバスバ
ッファ１９０はスレーブシーケンサ２８４の制御下でＳ
バス１０２のタイミングの制約を満足させるように動作
する。Ｓバスレジスタ１８８はＳバス１０２からクロッ
クを供給されているが、スレーブシーケンサ２８４によ
り制御されることでトランシーバ１２４および制御保存
回路１５０との間のケーブル１１８両端での信号の刻時
の信頼性を確保するようにパイプライン段階を提供す
る。スレーブシーケンサ２８４はたとえば、Ｓバスレジ
スタ１８８がデータを受信する方向を決定して、所定の
周期の間にこれを有効または無効にすることが出来る。
Ｓバス１０２のD[31:0] 線に接続されており、Ｓバスバ
ッファ１９０はスレーブシーケンサ２８４の制御下でＳ
バス１０２のタイミングの制約を満足させるように動作
する。Ｓバスレジスタ１８８はＳバス１０２からクロッ
クを供給されているが、スレーブシーケンサ２８４によ
り制御されることでトランシーバ１２４および制御保存
回路１５０との間のケーブル１１８両端での信号の刻時
の信頼性を確保するようにパイプライン段階を提供す
る。スレーブシーケンサ２８４はたとえば、Ｓバスレジ
スタ１８８がデータを受信する方向を決定して、所定の
周期の間にこれを有効または無効にすることが出来る。
【００７１】同様に、アドレスバッファ１８２はＳバス
１０２のPA[27:0]線に接続されており、スレーブシーケ
ンサ２８４の制御下でケーブル１１８経由でＣＳアドレ
スバッファ１８０へと起動用ＰＲＯＭ１１６へのアドレ
スを供給する。起動用ＰＲＯＭ１１６はスレーブシーケ
ンサ２８４の制御下にあるバッファ１８４を介してＳバ
ス１０２のD[31:0] 線へ出力を供給する。スレーブシー
ケンサ２８４はまたバッファ１８４の１ビットを直接駆
動して制御／状態レジスタ１６８内のＲＵＮビットの値
を示すことの出来る接続も有している。
１０２のPA[27:0]線に接続されており、スレーブシーケ
ンサ２８４の制御下でケーブル１１８経由でＣＳアドレ
スバッファ１８０へと起動用ＰＲＯＭ１１６へのアドレ
スを供給する。起動用ＰＲＯＭ１１６はスレーブシーケ
ンサ２８４の制御下にあるバッファ１８４を介してＳバ
ス１０２のD[31:0] 線へ出力を供給する。スレーブシー
ケンサ２８４はまたバッファ１８４の１ビットを直接駆
動して制御／状態レジスタ１６８内のＲＵＮビットの値
を示すことの出来る接続も有している。
【００７２】スレーブシーケンサ２８４はまたクロック
制御論理回路２８０とケーブル１１８経由で制御保存回
路１５０の書き込み可能線とケーブル１１８経由でＭＡ
Ｒ１５２およびＣＳアドレスバッファ１８０の出力イネ
ーブル線へも信号を供給する。出力イネーブル信号はＭ
ＡＲ１５２およびＣＳアドレスバッファ１８０からの出
力をゲートする従来回路へ供給して制御保存回路１５０
をアクセスするためのアドレスを選択することが出来
る。図示した線に加えて、スレーブシーケンサ２８４は
トランシーバ１２４へ制御信号を供給するようにも接続
してある。
制御論理回路２８０とケーブル１１８経由で制御保存回
路１５０の書き込み可能線とケーブル１１８経由でＭＡ
Ｒ１５２およびＣＳアドレスバッファ１８０の出力イネ
ーブル線へも信号を供給する。出力イネーブル信号はＭ
ＡＲ１５２およびＣＳアドレスバッファ１８０からの出
力をゲートする従来回路へ供給して制御保存回路１５０
をアクセスするためのアドレスを選択することが出来
る。図示した線に加えて、スレーブシーケンサ２８４は
トランシーバ１２４へ制御信号を供給するようにも接続
してある。
【００７３】スレーブシーケンサ２８０により制御され
る動作には、制御保存回路１５０からデータを読み込む
またはデータを書き出す操作、出力／状態レジスタ１６
８からデータを読み込むまたはデータを書き出す操作、
およびＳバス１０２へ起動用ＰＲＯＭ１１６からデータ
を読み出す操作が含まれる。必要であればスレーブシー
ケンサ２８４はアドレスバッファ１８２が線PA[27:0]か
ら起動用ＰＲＯＭ１１６へまたＣＳアドレスバッファ１
８０へのアドレスを示すデータを提供することが出来る
ように制御信号を供給することが出来る。アドレスの高
次ビットから、スレーブシーケンサ２８４はアドレスが
起動用ＰＲＯＭ１１６用か、制御保存回路１５０用か、
または制御／状態レジスタ１６８用かを決定できる。た
とえば、０から（２５６Ｋ−１）のアドレスは起動用Ｐ
ＲＯＭ１１６用、アドレス２５６Ｋから（５１２Ｋ−
１）は制御保存回路１５０用、またアドレス５１２Ｋか
ら（７６８Ｋ−１）は制御／状態レジスタ１６８用とす
ることが出来る。
る動作には、制御保存回路１５０からデータを読み込む
またはデータを書き出す操作、出力／状態レジスタ１６
８からデータを読み込むまたはデータを書き出す操作、
およびＳバス１０２へ起動用ＰＲＯＭ１１６からデータ
を読み出す操作が含まれる。必要であればスレーブシー
ケンサ２８４はアドレスバッファ１８２が線PA[27:0]か
ら起動用ＰＲＯＭ１１６へまたＣＳアドレスバッファ１
８０へのアドレスを示すデータを提供することが出来る
ように制御信号を供給することが出来る。アドレスの高
次ビットから、スレーブシーケンサ２８４はアドレスが
起動用ＰＲＯＭ１１６用か、制御保存回路１５０用か、
または制御／状態レジスタ１６８用かを決定できる。た
とえば、０から（２５６Ｋ−１）のアドレスは起動用Ｐ
ＲＯＭ１１６用、アドレス２５６Ｋから（５１２Ｋ−
１）は制御保存回路１５０用、またアドレス５１２Ｋか
ら（７６８Ｋ−１）は制御／状態レジスタ１６８用とす
ることが出来る。
【００７４】スレーブシーケンサ２８４は起動用ＰＲＯ
Ｍ１１６へ出力イネーブル信号を供給してアドレスバッ
ファ１８２内のデータで示されるアドレスからデータを
読み出すことが出来る。次に、スレーブシーケンサ２８
４はバッファ１８４に制御信号を供給してＳバス１０２
の線D[31:0] 上に起動用ＰＲＯＭ１１６からのデータを
供給できるようにすることが出来る。起動用ＰＲＯＭ１
１６は一度に１バイトを供給するので、スレーブシーケ
ンサ２８４は起動用ＰＲＯＭ１１６用アドレスとSiz[2:
0]線上のワード信号を受信した場合Ack[2:0]線上に１バ
イト信号を供給する。
Ｍ１１６へ出力イネーブル信号を供給してアドレスバッ
ファ１８２内のデータで示されるアドレスからデータを
読み出すことが出来る。次に、スレーブシーケンサ２８
４はバッファ１８４に制御信号を供給してＳバス１０２
の線D[31:0] 上に起動用ＰＲＯＭ１１６からのデータを
供給できるようにすることが出来る。起動用ＰＲＯＭ１
１６は一度に１バイトを供給するので、スレーブシーケ
ンサ２８４は起動用ＰＲＯＭ１１６用アドレスとSiz[2:
0]線上のワード信号を受信した場合Ack[2:0]線上に１バ
イト信号を供給する。
【００７５】スレーブシーケンサ２８４はＭＡＲ１５２
およびＣＳアドレスバッファ１８０の出力イネーブルへ
信号を供給してＣＳアドレスバッファ１８０からのアド
レスが制御保存回路１５０へ供給されるようにする。Rd
線に従ってスレーブシーケンサ２８４は制御保存回路１
５０の出力イネーブル端子へ動作が読み込みまたは書き
込み操作どちらであるかを表わす信号を供給する。スレ
ーブシーケンサ２８４はさらに制御保存回路１５０へま
たはここからワードを転送する信号を供給することが出
来る。
およびＣＳアドレスバッファ１８０の出力イネーブルへ
信号を供給してＣＳアドレスバッファ１８０からのアド
レスが制御保存回路１５０へ供給されるようにする。Rd
線に従ってスレーブシーケンサ２８４は制御保存回路１
５０の出力イネーブル端子へ動作が読み込みまたは書き
込み操作どちらであるかを表わす信号を供給する。スレ
ーブシーケンサ２８４はさらに制御保存回路１５０へま
たはここからワードを転送する信号を供給することが出
来る。
【００７６】操作が制御保存回路１５０からの１ワード
読み出しの場合スレーブシーケンサ２８４は選択信号を
トランシーバ１２４へまた制御信号をＳバスレジスタ１
８８とＳバスバッファ１９０へ供給してワードをＳバス
１０２の線D[31:0] へ転送することが出来る。スレーブ
シーケンサ２８４は制御保存回路１５０がコプロセッサ
とホスト装置のＣＰＵの間のメールボックスとして使用
されている場合また診断動作中にも制御保存回路１５０
からＳバス１０２へデータを転送することが出来る。
読み出しの場合スレーブシーケンサ２８４は選択信号を
トランシーバ１２４へまた制御信号をＳバスレジスタ１
８８とＳバスバッファ１９０へ供給してワードをＳバス
１０２の線D[31:0] へ転送することが出来る。スレーブ
シーケンサ２８４は制御保存回路１５０がコプロセッサ
とホスト装置のＣＰＵの間のメールボックスとして使用
されている場合また診断動作中にも制御保存回路１５０
からＳバス１０２へデータを転送することが出来る。
【００７７】操作が制御保存回路１５０への書き込みの
場合、スレーブシーケンサ２８４は制御信号をＳバスバ
ッファ１９０およびＳバスレジスタ１８８へまた選択信
号をトランシーバ１２４へ供給することにより、書き込
むワードを線D[31:0] から適切なトランシーバ１２４の
１つへ転送できる。スレーブシーケンサ２８４の主な機
能の１つはＳバス１０２から制御保存回路へこの方法で
マイクロ命令を転送することである。スレーブシーケン
サ２８４はまた制御保存回路１５０がコプロセッサとホ
スト装置のＣＰＵの間のメールボックスとして使用中の
場合制御保存回路１５０へＳバス１０２からのデータを
転送することも出来る。
場合、スレーブシーケンサ２８４は制御信号をＳバスバ
ッファ１９０およびＳバスレジスタ１８８へまた選択信
号をトランシーバ１２４へ供給することにより、書き込
むワードを線D[31:0] から適切なトランシーバ１２４の
１つへ転送できる。スレーブシーケンサ２８４の主な機
能の１つはＳバス１０２から制御保存回路へこの方法で
マイクロ命令を転送することである。スレーブシーケン
サ２８４はまた制御保存回路１５０がコプロセッサとホ
スト装置のＣＰＵの間のメールボックスとして使用中の
場合制御保存回路１５０へＳバス１０２からのデータを
転送することも出来る。
【００７８】現行の実施において操作が制御／保存レジ
スタ１６８の読み取りまたは書き込みの場合、ＲＵＮビ
ットだけが読み出しまたは書き込みされる。スレーブシ
ーケンサ２８４は書き込むべきデータを直接制御／状態
レジスタ１６８へ供給するように接続してあり、また制
御／状態レジスタ１６８から直接読み込まれるデータを
受信するように接続してある。読み込み操作の場合、ス
レーブシーケンサ２８４はＲＵＮビットの値をバッファ
１８４を介して１つまたはそれ以上の線D[31:0] へ供給
することが出来る。書き込み操作の場合、PA[27:0]線上
のアドレスはＲＵＮビットをセットするかまたはクリア
するかを表わし、スレーブシーケンサ２８４はセットま
たはクリア信号を制御／状態レジスタ１６８へ直接供給
することが出来る。
スタ１６８の読み取りまたは書き込みの場合、ＲＵＮビ
ットだけが読み出しまたは書き込みされる。スレーブシ
ーケンサ２８４は書き込むべきデータを直接制御／状態
レジスタ１６８へ供給するように接続してあり、また制
御／状態レジスタ１６８から直接読み込まれるデータを
受信するように接続してある。読み込み操作の場合、ス
レーブシーケンサ２８４はＲＵＮビットの値をバッファ
１８４を介して１つまたはそれ以上の線D[31:0] へ供給
することが出来る。書き込み操作の場合、PA[27:0]線上
のアドレスはＲＵＮビットをセットするかまたはクリア
するかを表わし、スレーブシーケンサ２８４はセットま
たはクリア信号を制御／状態レジスタ１６８へ直接供給
することが出来る。
【００７９】図１０から図１５はスレーブシーケンサ２
８４により制御される操作の間にどのように信号が供給
されるかを詳細に図示している。図１６から図２５では
ＤＶＭＡシーケンサ２８２により制御される操作の間に
どのように信号が供給されるかを詳細に図示している。
いずれの場合にも、操作を制御するシーケンサ内の論理
は受信する信号に基づいて別の部材への信号を供給す
る。論理は従来のデジタル論理設計の原則にしたがって
設計することが出来る。
８４により制御される操作の間にどのように信号が供給
されるかを詳細に図示している。図１６から図２５では
ＤＶＭＡシーケンサ２８２により制御される操作の間に
どのように信号が供給されるかを詳細に図示している。
いずれの場合にも、操作を制御するシーケンサ内の論理
は受信する信号に基づいて別の部材への信号を供給す
る。論理は従来のデジタル論理設計の原則にしたがって
設計することが出来る。
【００８０】図１０から図２５に図示した信号の大半は
図８および図９を参照して上述したものである。さら
に、それぞれのタイミング図はClk 信号およびprocClk
信号を含んでいる。Ｓバス１０２は図７を参照して上述
したようにクロック制御論理回路２８０で受信するClk
線を有している。クロック制御論理回路２８０はその結
果レジスタ兼復号回路１５４へprocClk 信号を供給す
る。
図８および図９を参照して上述したものである。さら
に、それぞれのタイミング図はClk 信号およびprocClk
信号を含んでいる。Ｓバス１０２は図７を参照して上述
したようにクロック制御論理回路２８０で受信するClk
線を有している。クロック制御論理回路２８０はその結
果レジスタ兼復号回路１５４へprocClk 信号を供給す
る。
【００８１】クロック制御論理回路２８０は３入力の単
一ＡＮＤゲートのように動作することが出来る。１つの
入力はＳバス１０２からのClk である。もう１つの入力
はスレーブシーケンサ２８４が低値にすることでprocCl
k 信号を停止させる線であり、第３の入力はＤＶＭＡシ
ーケンサ２８２が低値にすることでprocClk 信号を停止
させる線である。従って、procClk はスレーブシーケン
サ２８４またはＤＶＭＡシーケンサ２８２いずれかによ
り停止できるが、両方のシーケンサが再開を許可した場
合に限って再開することが出来る。prokClk 信号上の不
用意なスパイクを防止するため、スレーブシーケンサ２
８４およびＤＶＭＡシーケンサ２８２はＳバスのClk 信
号が低値の間だけクロック制御信号の状態を変更できる
ようになっている。
一ＡＮＤゲートのように動作することが出来る。１つの
入力はＳバス１０２からのClk である。もう１つの入力
はスレーブシーケンサ２８４が低値にすることでprocCl
k 信号を停止させる線であり、第３の入力はＤＶＭＡシ
ーケンサ２８２が低値にすることでprocClk 信号を停止
させる線である。従って、procClk はスレーブシーケン
サ２８４またはＤＶＭＡシーケンサ２８２いずれかによ
り停止できるが、両方のシーケンサが再開を許可した場
合に限って再開することが出来る。prokClk 信号上の不
用意なスパイクを防止するため、スレーブシーケンサ２
８４およびＤＶＭＡシーケンサ２８２はＳバスのClk 信
号が低値の間だけクロック制御信号の状態を変更できる
ようになっている。
【００８２】図１０は動作中にprocClk 信号を停止させ
ることなくスレーブシーケンサにより実行される動作を
示している。言い換えれば、動作中のClk 線上のそれぞ
れのパルスがprocClk パルスを発生させるので、コプロ
セッサがマイクロ命令を実行することになる。
ることなくスレーブシーケンサにより実行される動作を
示している。言い換えれば、動作中のClk 線上のそれぞ
れのパルスがprocClk パルスを発生させるので、コプロ
セッサがマイクロ命令を実行することになる。
【００８３】Clk 周期−１の間に、現在のバスマスタは
Siz[2:0]およびRd線上に信号を供給開始し、仮想アドレ
スＶＡをD[31:0] 線上に供給し続ける。Clk 周期０の間
に、ホストバス制御回路はスレーブシーケンサ２８４の
AS* 線とSSel* 線を低値にする。ホストバス制御回路は
またPA[27:0]上にＶＡから得られた物理アドレスも供給
し現在のバスマスタはＶＡの供給を停止する。
Siz[2:0]およびRd線上に信号を供給開始し、仮想アドレ
スＶＡをD[31:0] 線上に供給し続ける。Clk 周期０の間
に、ホストバス制御回路はスレーブシーケンサ２８４の
AS* 線とSSel* 線を低値にする。ホストバス制御回路は
またPA[27:0]上にＶＡから得られた物理アドレスも供給
し現在のバスマスタはＶＡの供給を停止する。
【００８４】これに応答して、スレーブシーケンサ２８
４はSiz[2:0]上の信号で示されたブロックサイズがスレ
ーブシーケンサ２８４で支持されていない大きさである
と決定する。つまりClk 周期１の間に、スレーブシーケ
ンサ２８４はエラーを表わす信号をAck[2:0]に供給開始
する。この信号を検出するとホストバス制御回路はAS*
線をClk 周期２の間に低値にする。Clk 周期２の間にエ
ラー信号の終端を検出すると、ホストバス制御回路はCl
k 周期３の間にSSel* を低値にしてPA[27:0]への物理ア
ドレスの供給を停止する。同様にエラー信号の終端を検
出すると、現在のバスマスタはClk 周期３の間にSiz[2:
0]およびRdへの信号供給を停止する。
４はSiz[2:0]上の信号で示されたブロックサイズがスレ
ーブシーケンサ２８４で支持されていない大きさである
と決定する。つまりClk 周期１の間に、スレーブシーケ
ンサ２８４はエラーを表わす信号をAck[2:0]に供給開始
する。この信号を検出するとホストバス制御回路はAS*
線をClk 周期２の間に低値にする。Clk 周期２の間にエ
ラー信号の終端を検出すると、ホストバス制御回路はCl
k 周期３の間にSSel* を低値にしてPA[27:0]への物理ア
ドレスの供給を停止する。同様にエラー信号の終端を検
出すると、現在のバスマスタはClk 周期３の間にSiz[2:
0]およびRdへの信号供給を停止する。
【００８５】図１１から図１５はClk 周期０の間に供給
される信号がエラーではないとスレーブシーケンサ２８
４が決定しそれによって要求された動作を実行し、マイ
クロ命令の実行を阻止するためにクロック制御論理回路
２８０へprocClk 信号を停止させる信号を送出する動作
を図示している。それぞれの動作が完了すると、スレー
ブシーケンサ２８４はクロック制御論理回路２８０を開
放しprocClk パルスがまた供給されるようにする。
される信号がエラーではないとスレーブシーケンサ２８
４が決定しそれによって要求された動作を実行し、マイ
クロ命令の実行を阻止するためにクロック制御論理回路
２８０へprocClk 信号を停止させる信号を送出する動作
を図示している。それぞれの動作が完了すると、スレー
ブシーケンサ２８４はクロック制御論理回路２８０を開
放しprocClk パルスがまた供給されるようにする。
【００８６】図１１は制御／状態レジスタ１６８のＲＵ
Ｎビットを読み取る動作を図示している。Clk 周期１の
間にスレーブシーケンサ２８４はクロック制御論理回路
２８０へ信号を送出してprocClk を停止させ、アドレス
バッファ１８２を経由してＣＳアドレスバッファ１８０
へPA[27:0]上の物理アドレスを供給するのに必要な全て
の信号を供給する。Clk 周期２および３の間に次のよう
なことが起こる。物理アドレスは制御／状態レジスタ１
６８をアドレスするように接続してあるＣＳアドレスバ
ッファ１８０へ伝えられる。スレーブシーケンサ２８４
はＲＵＮビットの値Reg を制御／状態レジスタ１６８か
ら読み出す。スレーブシーケンサ２８４はまたReg をＲ
ＵＮ線上のバッファ１８４へ供給する。Clk 周期３の間
にスレーブシーケンサ２８４はワードが供給されること
を表わす信号をAck[2:0]に供給する。Clk 周期４の間に
スレーブシーケンサ２８４は制御信号をバッファ１８４
へ供給することでReg をD[31:0] 線上に供給する。おな
じ周期中にスレーブシーケンサ２８４はクロック制御論
理回路２８０へ信号を送ってマイクロ命令の実行を再開
できるようにprocClk を再開させる。
Ｎビットを読み取る動作を図示している。Clk 周期１の
間にスレーブシーケンサ２８４はクロック制御論理回路
２８０へ信号を送出してprocClk を停止させ、アドレス
バッファ１８２を経由してＣＳアドレスバッファ１８０
へPA[27:0]上の物理アドレスを供給するのに必要な全て
の信号を供給する。Clk 周期２および３の間に次のよう
なことが起こる。物理アドレスは制御／状態レジスタ１
６８をアドレスするように接続してあるＣＳアドレスバ
ッファ１８０へ伝えられる。スレーブシーケンサ２８４
はＲＵＮビットの値Reg を制御／状態レジスタ１６８か
ら読み出す。スレーブシーケンサ２８４はまたReg をＲ
ＵＮ線上のバッファ１８４へ供給する。Clk 周期３の間
にスレーブシーケンサ２８４はワードが供給されること
を表わす信号をAck[2:0]に供給する。Clk 周期４の間に
スレーブシーケンサ２８４は制御信号をバッファ１８４
へ供給することでReg をD[31:0] 線上に供給する。おな
じ周期中にスレーブシーケンサ２８４はクロック制御論
理回路２８０へ信号を送ってマイクロ命令の実行を再開
できるようにprocClk を再開させる。
【００８７】Clk 周期４の開始時にAck[2:0]でワード信
号を受信すると、ホストバス制御回路はClk 周期４の間
にAS* を低値にする。同様に、現在のバスマスタはD[3
1:0]線上に供給された場合にReg を取り扱うように準備
することでワード信号に応答する。
号を受信すると、ホストバス制御回路はClk 周期４の間
にAS* を低値にする。同様に、現在のバスマスタはD[3
1:0]線上に供給された場合にReg を取り扱うように準備
することでワード信号に応答する。
【００８８】図１２は制御／状態レジスタ１６８に書き
込む動作、特定すれば制御保存回路１５０のアドレスｎ
に保存されたマイクロ命令ルーチンの実行を開始するた
めにＲＵＮビットを設定する動作を示している。上述の
ように、アドレス０はＲＵＮビットがセットされていな
い間にＭＡＲ１５２へ読み込まれており、制御保存回路
１５０へ繰り返して供給され、制御保存回路は次に実行
するno op 命令を供給する。図１２に図示したのと同様
の動作を用いてＲＵＮビットをクリアすることが出来
る。
込む動作、特定すれば制御保存回路１５０のアドレスｎ
に保存されたマイクロ命令ルーチンの実行を開始するた
めにＲＵＮビットを設定する動作を示している。上述の
ように、アドレス０はＲＵＮビットがセットされていな
い間にＭＡＲ１５２へ読み込まれており、制御保存回路
１５０へ繰り返して供給され、制御保存回路は次に実行
するno op 命令を供給する。図１２に図示したのと同様
の動作を用いてＲＵＮビットをクリアすることが出来
る。
【００８９】Clk 周期１の間に、スレーブシーケンサ２
８４はクロック制御論理回路２８０へ信号を送出してpr
ocClk を停止させ、アドレスバッファ１８２を経由して
ＣＳアドレスバッファ１８０へPA[27:0]の物理アドレス
を供給するのに必要な全ての信号を供給する。おなじ周
期中に、現在のバスマスタは制御／状態レジスタ１６８
に書き込むデータをD[31:0] 上に供給開始することが出
来る。スレーブシーケンサ２８４はD[31:0] の最上位ビ
ットからまたはこれ以外ではPA[27:0]のアドレスの高次
ビットからＲＵＮビットをセットするかまたはクリアす
るかを決定することが出来る。
８４はクロック制御論理回路２８０へ信号を送出してpr
ocClk を停止させ、アドレスバッファ１８２を経由して
ＣＳアドレスバッファ１８０へPA[27:0]の物理アドレス
を供給するのに必要な全ての信号を供給する。おなじ周
期中に、現在のバスマスタは制御／状態レジスタ１６８
に書き込むデータをD[31:0] 上に供給開始することが出
来る。スレーブシーケンサ２８４はD[31:0] の最上位ビ
ットからまたはこれ以外ではPA[27:0]のアドレスの高次
ビットからＲＵＮビットをセットするかまたはクリアす
るかを決定することが出来る。
【００９０】Clk 周期２および３では、スレーブシーケ
ンサ２８４がD[31:0] の最上位ビットまたはPA[27:0]の
アドレスの高次ビットに従って制御／状態レジスタ１６
８のＲＵＮビットをセットするかまたはクリアする信号
を供給する。Clk 周期３ではスレーブシーケンサ２８４
はAck[2:0]上にワード信号を供給する。
ンサ２８４がD[31:0] の最上位ビットまたはPA[27:0]の
アドレスの高次ビットに従って制御／状態レジスタ１６
８のＲＵＮビットをセットするかまたはクリアする信号
を供給する。Clk 周期３ではスレーブシーケンサ２８４
はAck[2:0]上にワード信号を供給する。
【００９１】Ack[2:0]上のワード信号をClk 周期４の開
始時に受信すると、ホストバス制御回路はClk 周期４の
間にAS* を低値にする。同様に、現在のバスマスタはD
[31:0] 上へのデータ供給を停止する。
始時に受信すると、ホストバス制御回路はClk 周期４の
間にAS* を低値にする。同様に、現在のバスマスタはD
[31:0] 上へのデータ供給を停止する。
【００９２】Clk 周期５の間に、スレーブシーケンサ２
８４はクロック制御論理回路２８０へ信号を送ってマイ
クロ命令の実行をClk 周期６の間に再開できるようにpr
ocClk を再開させる。ここでアドレス０のマイクロ命令
の実行によりアドレスｎをＭＡＲ１５２に読み込ませ、
ｎのマイクロ命令がClk 周期７の間に取り込まれClk周
期８で復号される。つまり、Clk 周期８では、新しいア
ドレスがマイクロ命令の制御下にＭＡＲ１５２へ読み込
まれマイクロ命令の実行を開始したことになる。
８４はクロック制御論理回路２８０へ信号を送ってマイ
クロ命令の実行をClk 周期６の間に再開できるようにpr
ocClk を再開させる。ここでアドレス０のマイクロ命令
の実行によりアドレスｎをＭＡＲ１５２に読み込ませ、
ｎのマイクロ命令がClk 周期７の間に取り込まれClk周
期８で復号される。つまり、Clk 周期８では、新しいア
ドレスがマイクロ命令の制御下にＭＡＲ１５２へ読み込
まれマイクロ命令の実行を開始したことになる。
【００９３】図１３は起動用ＰＲＯＭ１１６からのバイ
トを読み込む動作を示し図１１に図示した動作と非常に
良く似ている。主な相違はClk 周期２、３、４にみられ
る。Clk 周期２および３では、スレーブシーケンサ２８
４が起動用ＰＲＯＭ１１６へ出力イネーブル信号を供給
してアドレスバッファ１８２からのアドレスが起動用Ｐ
ＲＯＭ１１６を経由して伝達されまた１バイトを読み出
すようにする。Clk 周期３で、スレーブシーケンサ２８
４は１バイトを供給することを示す信号をAck[2:0]に供
給する。Clk 周期４では、スレーブシーケンサ２８４は
クロック信号をバッファ１８４へ供給することでそのバ
イトをD[31:0] へ供給する。おなじ周期中に、スレーブ
シーケンサ２８４はクロック制御論理回路２８０へ信号
を送りマイクロ命令の実行を再開し得るようにprocClk
を再開させる。
トを読み込む動作を示し図１１に図示した動作と非常に
良く似ている。主な相違はClk 周期２、３、４にみられ
る。Clk 周期２および３では、スレーブシーケンサ２８
４が起動用ＰＲＯＭ１１６へ出力イネーブル信号を供給
してアドレスバッファ１８２からのアドレスが起動用Ｐ
ＲＯＭ１１６を経由して伝達されまた１バイトを読み出
すようにする。Clk 周期３で、スレーブシーケンサ２８
４は１バイトを供給することを示す信号をAck[2:0]に供
給する。Clk 周期４では、スレーブシーケンサ２８４は
クロック信号をバッファ１８４へ供給することでそのバ
イトをD[31:0] へ供給する。おなじ周期中に、スレーブ
シーケンサ２８４はクロック制御論理回路２８０へ信号
を送りマイクロ命令の実行を再開し得るようにprocClk
を再開させる。
【００９４】Clk 周期４の初めにAck[2:0]上にバイト信
号を受信すると、ホストバス制御回路はClk 周期４の間
AS* を低値にする。同様に、起動時には通常ホスト装置
のＣＰＵである現在のバスマスタが、D[31:0] に供給さ
れる場合にそのバイトを取り扱うように準備することで
バイト信号に応答する。
号を受信すると、ホストバス制御回路はClk 周期４の間
AS* を低値にする。同様に、起動時には通常ホスト装置
のＣＰＵである現在のバスマスタが、D[31:0] に供給さ
れる場合にそのバイトを取り扱うように準備することで
バイト信号に応答する。
【００９５】図１４はClk 周期０の初めにSiz[2:0]へ現
在のバスマスタにより供給される信号で表わされる制御
保存回路１５０からのワードを読み取る動作を示す。Cl
k 周期１の間に、スレーブシーケンサ２８４はクロック
制御回路２８０へ信号を送ってprocClk を停止させ、ま
たアドレスバッファ１８２を介してＣＳアドレスバッフ
ァ１８０へPA[27:0]の物理アドレスを供給するのに必要
な全ての信号を供給する。Clk 周期２では、スレーブシ
ーケンサ２８４は出力イネーブル信号をＣＳアドレスバ
ッファ１８０へ送出して物理アドレスがClk 周期３の間
に制御保存回路１５０へ供給されるようにする。
在のバスマスタにより供給される信号で表わされる制御
保存回路１５０からのワードを読み取る動作を示す。Cl
k 周期１の間に、スレーブシーケンサ２８４はクロック
制御回路２８０へ信号を送ってprocClk を停止させ、ま
たアドレスバッファ１８２を介してＣＳアドレスバッフ
ァ１８０へPA[27:0]の物理アドレスを供給するのに必要
な全ての信号を供給する。Clk 周期２では、スレーブシ
ーケンサ２８４は出力イネーブル信号をＣＳアドレスバ
ッファ１８０へ送出して物理アドレスがClk 周期３の間
に制御保存回路１５０へ供給されるようにする。
【００９６】Clk 周期２から４までのそれぞれで、スレ
ーブシーケンサ２８４はＳバスレジスタ１８８およびＳ
バスバッファ１９０へ制御信号を送出してパイプライン
中のどのようなデータでもD[31:0] へ転送させる。Clk
周期２および３の間また他の図面においても同様な周期
の間に供給されたデータは有用なデータであるとは限ら
ないのでジャンク（屑）と称される。Clk 周期３および
４の間に、ＣＳアドレスバッファ１８０内の物理アドレ
スに応答して制御保存回路１５０から読み出されたワー
ドが適切なトランシーバ１２４のひとつを介してＳバス
レジスタ１８８へ転送され、さらにＳバスバッファ１９
０を通してClk 周期４の終までにD[31:0] へ確実に達す
るようにする。
ーブシーケンサ２８４はＳバスレジスタ１８８およびＳ
バスバッファ１９０へ制御信号を送出してパイプライン
中のどのようなデータでもD[31:0] へ転送させる。Clk
周期２および３の間また他の図面においても同様な周期
の間に供給されたデータは有用なデータであるとは限ら
ないのでジャンク（屑）と称される。Clk 周期３および
４の間に、ＣＳアドレスバッファ１８０内の物理アドレ
スに応答して制御保存回路１５０から読み出されたワー
ドが適切なトランシーバ１２４のひとつを介してＳバス
レジスタ１８８へ転送され、さらにＳバスバッファ１９
０を通してClk 周期４の終までにD[31:0] へ確実に達す
るようにする。
【００９７】Clk 周期３の間に、スレーブシーケンサ２
８４はワードをＳバスレジスタ１８８へ保存するための
制御信号を供給し、Ack[2:0]にワードが供給されること
を表わす信号も供給する。Clk 周期４の間に、スレーブ
シーケンサ２８４はクロック制御論理回路２８０へproc
Clk を再開させる信号を送出してマイクロ命令の実行を
再開させることが出来る。
８４はワードをＳバスレジスタ１８８へ保存するための
制御信号を供給し、Ack[2:0]にワードが供給されること
を表わす信号も供給する。Clk 周期４の間に、スレーブ
シーケンサ２８４はクロック制御論理回路２８０へproc
Clk を再開させる信号を送出してマイクロ命令の実行を
再開させることが出来る。
【００９８】Clk 周期４の初めにAck[2:0]上でワード信
号を受信すると、ホストバス制御回路はClk 周期４の間
AS* を低値にする。同様に、現在のバスマスタはワード
がD[31:0] に供給されるときに取り扱えるように準備す
ることでワード信号に応答する。
号を受信すると、ホストバス制御回路はClk 周期４の間
AS* を低値にする。同様に、現在のバスマスタはワード
がD[31:0] に供給されるときに取り扱えるように準備す
ることでワード信号に応答する。
【００９９】図１５は制御保存回路１５０にワードを書
き込む動作を示している。Clk 周期１の間に、スレーブ
シーケンサ２８４はクロック制御論理回路２８０へ信号
を送出してprocClk を停止させ、またアドレスバッファ
１８２を介してＣＳアドレスバッファ１８０へPA[27:0]
上に物理アドレスを供給するために必要な全ての信号を
供給する。同一周期中に、現在のバスマスタは制御保存
回路１５０へ書き込むワードをD[31:0] に供給開始す
る。
き込む動作を示している。Clk 周期１の間に、スレーブ
シーケンサ２８４はクロック制御論理回路２８０へ信号
を送出してprocClk を停止させ、またアドレスバッファ
１８２を介してＣＳアドレスバッファ１８０へPA[27:0]
上に物理アドレスを供給するために必要な全ての信号を
供給する。同一周期中に、現在のバスマスタは制御保存
回路１５０へ書き込むワードをD[31:0] に供給開始す
る。
【０１００】Clk 周期２では、スレーブシーケンサ２８
４が出力イネーブル信号をＣＳアドレスバッファ１８０
に供給して制御保存回路１５０へ物理アドレスが供給さ
れるようにする。おなじ周期中に、スレーブシーケンサ
２８４はＳバスレジスタ１８８のD[31:0] にワードを保
存するための制御信号も供給する。
４が出力イネーブル信号をＣＳアドレスバッファ１８０
に供給して制御保存回路１５０へ物理アドレスが供給さ
れるようにする。おなじ周期中に、スレーブシーケンサ
２８４はＳバスレジスタ１８８のD[31:0] にワードを保
存するための制御信号も供給する。
【０１０１】Clk 周期３の間に、スレーブシーケンサ２
８４はAck[2:0]にワードが書き込まれつつあることを示
す信号を供給する。Clk 周期４では、スレーブシーケン
サ２８４は制御保存回路１５０を書き込み可能とするた
めの信号を供給しまた書き込むワードを適切なトランシ
ーバ１２４の１つを経由して制御保存回路１５０へ転送
するための信号を供給し、信号が書き込まれる。
８４はAck[2:0]にワードが書き込まれつつあることを示
す信号を供給する。Clk 周期４では、スレーブシーケン
サ２８４は制御保存回路１５０を書き込み可能とするた
めの信号を供給しまた書き込むワードを適切なトランシ
ーバ１２４の１つを経由して制御保存回路１５０へ転送
するための信号を供給し、信号が書き込まれる。
【０１０２】Ack[2:0]上にClk 周期４の初めにワード信
号を受信すると、ホストバス制御回路はClk 周期４の間
AS* を高値にする。同様に、現在のバスマスタはD[31:
0] 上へのワード供給を停止する。
号を受信すると、ホストバス制御回路はClk 周期４の間
AS* を高値にする。同様に、現在のバスマスタはD[31:
0] 上へのワード供給を停止する。
【０１０３】Clk 周期５の間に、スレーブシーケンサ２
８４は出力イネーブル信号を供給して、次のマイクロ命
令を取り出すための準備としてＭＡＲ１５２からのアド
レスが制御保存回路１５０へ供給されるようにする。お
なじ周期中に、スレーブシーケンサ２８４はクロック制
御論理回路２８０へ信号を送出しClk 周期６の間にマイ
クロ命令の実行が再開できるようにprocClk を再開させ
る。
８４は出力イネーブル信号を供給して、次のマイクロ命
令を取り出すための準備としてＭＡＲ１５２からのアド
レスが制御保存回路１５０へ供給されるようにする。お
なじ周期中に、スレーブシーケンサ２８４はクロック制
御論理回路２８０へ信号を送出しClk 周期６の間にマイ
クロ命令の実行が再開できるようにprocClk を再開させ
る。
【０１０４】図１６はスレーブからのワードをレジスタ
兼復号回路１５４からの信号に応答して読み出すＤＭＡ
動作を図示している。Clk 周期−２（図示していない）
では、レジスタ兼復号回路１５４が読み込むべきワード
についての仮想アドレスＶＡをレジスタ付トランシーバ
１９４を経由してＳバスレジスタ１９６へ転送する動作
を完了できる。おなじ周期中に、レジスタ兼復号回路１
５４はＤＶＭＡシーケンサ２８２に動作を要求する信号
を供給できる。これに応じて、ＤＶＭＡシーケンサ２８
２はクロック制御論理回路２８０にすぐに信号を送って
procClk を停止させ、ＤＶＭＡシーケンサ２８２が要求
された動作を実行し続けるために別のprocClk パルスが
必要となるまでマイクロ命令の実行が中断される。つま
りprocClk はClk 周期−１の間パルス出力されないこと
になる。
兼復号回路１５４からの信号に応答して読み出すＤＭＡ
動作を図示している。Clk 周期−２（図示していない）
では、レジスタ兼復号回路１５４が読み込むべきワード
についての仮想アドレスＶＡをレジスタ付トランシーバ
１９４を経由してＳバスレジスタ１９６へ転送する動作
を完了できる。おなじ周期中に、レジスタ兼復号回路１
５４はＤＶＭＡシーケンサ２８２に動作を要求する信号
を供給できる。これに応じて、ＤＶＭＡシーケンサ２８
２はクロック制御論理回路２８０にすぐに信号を送って
procClk を停止させ、ＤＶＭＡシーケンサ２８２が要求
された動作を実行し続けるために別のprocClk パルスが
必要となるまでマイクロ命令の実行が中断される。つま
りprocClk はClk 周期−１の間パルス出力されないこと
になる。
【０１０５】Clk 周期−１の間、ＤＶＭＡシーケンサ２
８２はBReq* 線を低値にしてＳバス１０２の制御を要求
する。これに応じて、Ｓバス制御回路はＤＶＭＡシーケ
ンサ２８２のBGnt* 線をClk 周期０の間低値にして、バ
ス制御を許可する。場合によっては、BGnt* 信号までに
さらなる周期が挟まることもあり得る。
８２はBReq* 線を低値にしてＳバス１０２の制御を要求
する。これに応じて、Ｓバス制御回路はＤＶＭＡシーケ
ンサ２８２のBGnt* 線をClk 周期０の間低値にして、バ
ス制御を許可する。場合によっては、BGnt* 信号までに
さらなる周期が挟まることもあり得る。
【０１０６】BGnt* 信号を受信すると、ＤＶＭＡシーケ
ンサ２８２はレジスタ兼復号回路１５４の要求した動作
の実行を開始する。Clk 周期１では、ＤＶＭＡシーケン
サ２８２はSiz[2:0]線上にワード信号またRd線上に読み
込み信号を供給する。また、ＤＶＭＡシーケンサ２８２
はＳバスバッファ１９８に制御信号を供給してＳバスレ
ジスタ１９６からのＶＡがD[31:0] 線上に供給されるよ
うにする。次に、ＤＶＭＡシーケンサ２８２はクロック
制御論理回路２８０に信号を送出してprocClkを再開さ
せ、Clk 周期２の間に１つのprocClk パルスが発生する
ようにして次のマイクロ命令を実行させる。このマイク
ロ命令の実行では、レジスタ兼復号回路１５４がＳバス
レジスタ１９６とレジスタ付トランシーバ１９４を経由
してデータを転送する方向を変化させる信号を供給し、
データはＳバス１０２からＳバスバッファ１９８を通っ
て受信できるようになる。
ンサ２８２はレジスタ兼復号回路１５４の要求した動作
の実行を開始する。Clk 周期１では、ＤＶＭＡシーケン
サ２８２はSiz[2:0]線上にワード信号またRd線上に読み
込み信号を供給する。また、ＤＶＭＡシーケンサ２８２
はＳバスバッファ１９８に制御信号を供給してＳバスレ
ジスタ１９６からのＶＡがD[31:0] 線上に供給されるよ
うにする。次に、ＤＶＭＡシーケンサ２８２はクロック
制御論理回路２８０に信号を送出してprocClkを再開さ
せ、Clk 周期２の間に１つのprocClk パルスが発生する
ようにして次のマイクロ命令を実行させる。このマイク
ロ命令の実行では、レジスタ兼復号回路１５４がＳバス
レジスタ１９６とレジスタ付トランシーバ１９４を経由
してデータを転送する方向を変化させる信号を供給し、
データはＳバス１０２からＳバスバッファ１９８を通っ
て受信できるようになる。
【０１０７】図１６において、Ｓバス制御回路はＶＡを
すぐに物理アドレスへ変換し、またClk 周期２の間にPA
[27:0]線上に物理アドレスを供給する。場合によって
は、物理アドレスの供給までにさらなる周期が挟まるこ
ともあり得る。物理アドレスがすでに利用可能であるこ
とを示すために、Ｓバス制御回路はClk 周期２の間にAS
* 線も低値にする。
すぐに物理アドレスへ変換し、またClk 周期２の間にPA
[27:0]線上に物理アドレスを供給する。場合によって
は、物理アドレスの供給までにさらなる周期が挟まるこ
ともあり得る。物理アドレスがすでに利用可能であるこ
とを示すために、Ｓバス制御回路はClk 周期２の間にAS
* 線も低値にする。
【０１０８】AS* に応答して、ＤＶＭＡシーケンサ２８
２はClk 周期３と４と５の間にＳバスバッファ１９８へ
制御信号を供給し、ＶＡがもはやD[31:0] に供給されて
いないことを示す。その結果、スレーブがClk 周期４の
間にAck[2:0]にワード信号を供給すると、D[31:0] 上の
ワードをClk 周期５の間にＳバスレジスタ１９６へ転送
できる。Ｓバス制御回路はBGnt* およびAS* を高値にす
ることでワード信号に応答するが、ＤＶＭＡシーケンサ
２８２がすでにＳバス１０２を必要としないためこれは
許容し得ることである。
２はClk 周期３と４と５の間にＳバスバッファ１９８へ
制御信号を供給し、ＶＡがもはやD[31:0] に供給されて
いないことを示す。その結果、スレーブがClk 周期４の
間にAck[2:0]にワード信号を供給すると、D[31:0] 上の
ワードをClk 周期５の間にＳバスレジスタ１９６へ転送
できる。Ｓバス制御回路はBGnt* およびAS* を高値にす
ることでワード信号に応答するが、ＤＶＭＡシーケンサ
２８２がすでにＳバス１０２を必要としないためこれは
許容し得ることである。
【０１０９】ＤＶＭＡシーケンサ２８２はクロック制御
論理回路２８０に信号を送出してprocClk を再開させる
ことでワード信号に応答し、マイクロ命令のシーケンス
が実行されワードの受信と宛先への転送が実行される。
レジスタ兼復号回路１５４はClk 周期６の間にマイクロ
命令を実行し、ワードがD[31:0] から消去されるまでに
Ｓバスレジスタ１９６内に保存されるように信号を供給
する。次のマイクロ命令でレジスタ付トランシーバ１９
４ならびに１２２を介して一組の処理ユニットへワード
を転送することが出来る。
論理回路２８０に信号を送出してprocClk を再開させる
ことでワード信号に応答し、マイクロ命令のシーケンス
が実行されワードの受信と宛先への転送が実行される。
レジスタ兼復号回路１５４はClk 周期６の間にマイクロ
命令を実行し、ワードがD[31:0] から消去されるまでに
Ｓバスレジスタ１９６内に保存されるように信号を供給
する。次のマイクロ命令でレジスタ付トランシーバ１９
４ならびに１２２を介して一組の処理ユニットへワード
を転送することが出来る。
【０１１０】図１７は図１６におけるいくつかのClk 周
期のそれぞれの終端でのパイプライン・レジスタの略図
を示している。それぞれの略図では、パイプラインは下
端のＳバス１０２へと上端の１つまたはそれ以上の処理
ユニットから延出している。最上部のパイプラインの段
階は処理ユニットのレジスタ付トランシーバ２１２を表
わす。第２の段階はレジスタ付トランシーバ１２２を示
す。第３の段階はレジスタ付トランシーバ１９４を示
す。第４の段階はＳバスレジスタ１９６を表わす。図１
６の動作に関係しないデータは破線で示してある。
期のそれぞれの終端でのパイプライン・レジスタの略図
を示している。それぞれの略図では、パイプラインは下
端のＳバス１０２へと上端の１つまたはそれ以上の処理
ユニットから延出している。最上部のパイプラインの段
階は処理ユニットのレジスタ付トランシーバ２１２を表
わす。第２の段階はレジスタ付トランシーバ１２２を示
す。第３の段階はレジスタ付トランシーバ１９４を示
す。第４の段階はＳバスレジスタ１９６を表わす。図１
６の動作に関係しないデータは破線で示してある。
【０１１１】略図３１０は、Clk 周期−４などのClk 周
期−２より幾らか先に始まり、仮想アドレスＶＡは処理
ユニットの１つのレジスタ付トランシーバ２１２に存在
する。略図３１２および３１４では、ＶＡはレジスタ付
トランシーバ１２２へさらにレジスタ付トランシーバ１
９４へ転送されており、パイプラインは図１６のClk周
期−２の終端での状態になっている。
期−２より幾らか先に始まり、仮想アドレスＶＡは処理
ユニットの１つのレジスタ付トランシーバ２１２に存在
する。略図３１２および３１４では、ＶＡはレジスタ付
トランシーバ１２２へさらにレジスタ付トランシーバ１
９４へ転送されており、パイプラインは図１６のClk周
期−２の終端での状態になっている。
【０１１２】略図３１６では、Clk 周期−１のあとのパ
イプラインを示し、Ｓバスレジスタ１９６内にＶＡがあ
る。次に、Clk 周期２の終端までに、ＶＡは保存されな
くなり、パイプラインは略図３１８に図示したように図
１６の動作に関連するデータをまったく含まなくなる。
イプラインを示し、Ｓバスレジスタ１９６内にＶＡがあ
る。次に、Clk 周期２の終端までに、ＶＡは保存されな
くなり、パイプラインは略図３１８に図示したように図
１６の動作に関連するデータをまったく含まなくなる。
【０１１３】略図３２０ではClk 周期６以降のパイプラ
インを示し、Ｓバス１０２からのデータワードはＳバス
レジスタ１９６に保存されている。略図３２２、３２
４、３２６はClk 周期７、８、９でワードがどのように
転送されて全処理ユニットのレジスタ付トランシーバ２
１２に到達するかを示している。Clk 周期１０では、ワ
ードは一組の処理ユニットのそれぞれのＳＲＡＭ２４０
内に書き込まれ、動作を完了できる。
インを示し、Ｓバス１０２からのデータワードはＳバス
レジスタ１９６に保存されている。略図３２２、３２
４、３２６はClk 周期７、８、９でワードがどのように
転送されて全処理ユニットのレジスタ付トランシーバ２
１２に到達するかを示している。Clk 周期１０では、ワ
ードは一組の処理ユニットのそれぞれのＳＲＡＭ２４０
内に書き込まれ、動作を完了できる。
【０１１４】図１７に図示したいくつかの段階はそれぞ
れのマイクロ命令を実行した結果として発生することが
出来る。たとえば、略図３１０、３１２、３１４、３１
６は図１６のClk 周期−１より先行する周期において実
行したマイクロ命令の結果として発生し、また略図３２
０、３２２、３２４、３２６はそれぞれClk 周期６、
７、８、９で実行したマイクロ命令の結果として発生す
るものである。略図３１８はマイクロ命令の実行の全て
の作用を明示的に図示してはいないが、Clk 周期２で実
行したマイクロ命令は前述のように後続のデータ転送方
向に影響を有している。
れのマイクロ命令を実行した結果として発生することが
出来る。たとえば、略図３１０、３１２、３１４、３１
６は図１６のClk 周期−１より先行する周期において実
行したマイクロ命令の結果として発生し、また略図３２
０、３２２、３２４、３２６はそれぞれClk 周期６、
７、８、９で実行したマイクロ命令の結果として発生す
るものである。略図３１８はマイクロ命令の実行の全て
の作用を明示的に図示してはいないが、Clk 周期２で実
行したマイクロ命令は前述のように後続のデータ転送方
向に影響を有している。
【０１１５】図１８はレジスタ兼復号回路１５４からの
信号に応答してワードを書き込むＤＭＡ動作を図示して
いる。Clk 周期−２（図示していない）において、レジ
スタ兼復号回路１５４はレジスタ付トランシーバ１９４
を経由してＳバスレジスタ１９６に書き込むワードにつ
いての仮想アドレスＶＡを転送しまたレジスタ付トラン
シーバ１２２を経由してレジスタ付トランシーバ１９４
に書き込むワードを転送する動作を完了することが出来
る。おなじ周期中に、レジスタ兼復号回路１５４はＤＶ
ＭＡシーケンサ２８２に動作を要求する信号を供給でき
る。これに応じて、ＤＶＭＡシーケンサ２８２はすぐに
クロック制御論理回路２８０へ信号を供給してprocClk
を停止させ、ＤＶＭＡシーケンサ２８２が要求された動
作を実行し続けるために別のprocClk パルスが必要とな
るまでマイクロ命令の実行が中断される。つまりprocCl
k はClk 周期−１の間はパルス出力されないことにな
る。
信号に応答してワードを書き込むＤＭＡ動作を図示して
いる。Clk 周期−２（図示していない）において、レジ
スタ兼復号回路１５４はレジスタ付トランシーバ１９４
を経由してＳバスレジスタ１９６に書き込むワードにつ
いての仮想アドレスＶＡを転送しまたレジスタ付トラン
シーバ１２２を経由してレジスタ付トランシーバ１９４
に書き込むワードを転送する動作を完了することが出来
る。おなじ周期中に、レジスタ兼復号回路１５４はＤＶ
ＭＡシーケンサ２８２に動作を要求する信号を供給でき
る。これに応じて、ＤＶＭＡシーケンサ２８２はすぐに
クロック制御論理回路２８０へ信号を供給してprocClk
を停止させ、ＤＶＭＡシーケンサ２８２が要求された動
作を実行し続けるために別のprocClk パルスが必要とな
るまでマイクロ命令の実行が中断される。つまりprocCl
k はClk 周期−１の間はパルス出力されないことにな
る。
【０１１６】Clk 周期−１の間、ＤＶＭＡシーケンサ２
８２はBReq* 線を低値にしてＳバス１０２の制御を要求
する。これに応じてＳバス制御回路はＤＶＭＡシーケン
サ２８２のBGnt* 線をClk 周期０の間低値にして、バス
制御を許可する。場合によってはBGnt* 信号以前にさら
なる周期が挟まることも有り得る。
８２はBReq* 線を低値にしてＳバス１０２の制御を要求
する。これに応じてＳバス制御回路はＤＶＭＡシーケン
サ２８２のBGnt* 線をClk 周期０の間低値にして、バス
制御を許可する。場合によってはBGnt* 信号以前にさら
なる周期が挟まることも有り得る。
【０１１７】BGnt* 信号を受信すると、ＤＶＭＡシーケ
ンサ２８２はレジスタ兼復号回路１５４の要求した動作
を実行開始する。Clk 周期１では、ＤＶＭＡシーケンサ
２８２はSiz[2:0]にワード信号またRdに読み取り信号を
供給する。また、ＤＶＭＡシーケンサ２８２はＳバスバ
ッファ１９８に制御信号を供給してＳバスレジスタ１９
６からのＶＡがD[31:0] 線上に供給されるようにする。
次に、ＤＶＭＡシーケンサ２８２はクロック制御論理回
路２８０に信号を送出してClk 周期２の間にprocClk パ
ルスを１つ供給させ、次のマイクロ命令が実行されるよ
うにする。このマイクロ命令の実行において、レジスタ
兼復号回路１５４はレジスタ付トランシーバ１９４から
Ｓバスレジスタ１９６へ書き込むワードを送出する信号
を供給して書き込むワードがＳバスバッファ１９８を経
由してＳバス１０２へ供給できるようにする。
ンサ２８２はレジスタ兼復号回路１５４の要求した動作
を実行開始する。Clk 周期１では、ＤＶＭＡシーケンサ
２８２はSiz[2:0]にワード信号またRdに読み取り信号を
供給する。また、ＤＶＭＡシーケンサ２８２はＳバスバ
ッファ１９８に制御信号を供給してＳバスレジスタ１９
６からのＶＡがD[31:0] 線上に供給されるようにする。
次に、ＤＶＭＡシーケンサ２８２はクロック制御論理回
路２８０に信号を送出してClk 周期２の間にprocClk パ
ルスを１つ供給させ、次のマイクロ命令が実行されるよ
うにする。このマイクロ命令の実行において、レジスタ
兼復号回路１５４はレジスタ付トランシーバ１９４から
Ｓバスレジスタ１９６へ書き込むワードを送出する信号
を供給して書き込むワードがＳバスバッファ１９８を経
由してＳバス１０２へ供給できるようにする。
【０１１８】図１８では、Ｓバス制御回路はＶＡをすぐ
に物理アドレスへ変換して、Clk 周期２の間に物理アド
レスをPA[27:0]へ供給する。場合によっては物理アドレ
スが供給されるまでにさらなる周期が挟まることもあり
得る。物理アドレスが利用可能になったことを示すた
め、Ｓバス制御回路はClk 周期２の間にAS* も低値にす
る。
に物理アドレスへ変換して、Clk 周期２の間に物理アド
レスをPA[27:0]へ供給する。場合によっては物理アドレ
スが供給されるまでにさらなる周期が挟まることもあり
得る。物理アドレスが利用可能になったことを示すた
め、Ｓバス制御回路はClk 周期２の間にAS* も低値にす
る。
【０１１９】スレーブがClk 周期４の間にAck[2:0]にワ
ードを受信したことを表わすワード信号を供給すると、
ＤＶＭＡシーケンサ２８２はClk 周期５でデータワード
の供給を停止する。Ｓバス制御回路はBGnt* 線およびAS
* 線を低値にすることでワード信号にも応答するが、Ｄ
ＶＭＡシーケンサ２８２がもはやＳバス１０２を必要と
しないためこれは許容し得ることである。
ードを受信したことを表わすワード信号を供給すると、
ＤＶＭＡシーケンサ２８２はClk 周期５でデータワード
の供給を停止する。Ｓバス制御回路はBGnt* 線およびAS
* 線を低値にすることでワード信号にも応答するが、Ｄ
ＶＭＡシーケンサ２８２がもはやＳバス１０２を必要と
しないためこれは許容し得ることである。
【０１２０】ＤＶＭＡシーケンサ２８２はクロック制御
論理回路２８０へ信号を送出してprocClk を再開させて
ワード信号にも応答し、マイクロ命令の通常の実行が再
びClk 周期５で開始できるようにする。スレーブはすで
にSiz[2:0]とPA[2:0] を必要としないので、これらの線
上の信号は周期６で消去される。
論理回路２８０へ信号を送出してprocClk を再開させて
ワード信号にも応答し、マイクロ命令の通常の実行が再
びClk 周期５で開始できるようにする。スレーブはすで
にSiz[2:0]とPA[2:0] を必要としないので、これらの線
上の信号は周期６で消去される。
【０１２１】図１９は図１８のいくつかのClk 周期のそ
れぞれの終端でのレジスタのパイプラインの略図であ
る。
れぞれの終端でのレジスタのパイプラインの略図であ
る。
【０１２２】略図３５０は、Clk 周期−４などClk 周期
−２より幾らか先に始まり、仮想アドレスＶＡが処理ユ
ニットの１つのレジスタ付トランシーバ２１２に存在し
ている。略図３５２はClk 周期−３のことがあり、ＶＡ
はレジスタ付トランシーバ１２２へ転送されており、書
き込むデータワードは処理ユニットの１つのレジスタ付
トランシーバ２１２に存在している。略図３５４では、
ＶＡはレジスタ付トランシーバ１９４へさらに転送され
ており、データワードがレジスタ付トランシーバ１２２
へ転送されているので、パイプラインは図１８のClk 周
期−２の終端での状態になっている。
−２より幾らか先に始まり、仮想アドレスＶＡが処理ユ
ニットの１つのレジスタ付トランシーバ２１２に存在し
ている。略図３５２はClk 周期−３のことがあり、ＶＡ
はレジスタ付トランシーバ１２２へ転送されており、書
き込むデータワードは処理ユニットの１つのレジスタ付
トランシーバ２１２に存在している。略図３５４では、
ＶＡはレジスタ付トランシーバ１９４へさらに転送され
ており、データワードがレジスタ付トランシーバ１２２
へ転送されているので、パイプラインは図１８のClk 周
期−２の終端での状態になっている。
【０１２３】略図３５６はClk 周期−１のあとでのパイ
プラインを示し、ＶＡはＳバスレジスタ１９６にまたデ
ータワードはレジスタ付トランシーバ１９４にある。次
に、Clk 周期２の終端までに、データワードはＳバスレ
ジスタ１９６に到達し略図３５８に図示したようにＳバ
ス１０２へ供給できるようになる。
プラインを示し、ＶＡはＳバスレジスタ１９６にまたデ
ータワードはレジスタ付トランシーバ１９４にある。次
に、Clk 周期２の終端までに、データワードはＳバスレ
ジスタ１９６に到達し略図３５８に図示したようにＳバ
ス１０２へ供給できるようになる。
【０１２４】図１６から図１９の単一ワードＤＭＡ読み
出しおよび書き込み動作は、たとえばカーネルまたはそ
の他の特定のデータを１つまたはそれ以上の処理ユニッ
トとホスト装置のメモリまたは別のメモリ装置の間での
転送を行なうためにデバッグしている間に使用すること
が出来る。
出しおよび書き込み動作は、たとえばカーネルまたはそ
の他の特定のデータを１つまたはそれ以上の処理ユニッ
トとホスト装置のメモリまたは別のメモリ装置の間での
転送を行なうためにデバッグしている間に使用すること
が出来る。
【０１２５】また図１６および図１９に図示したように
単一ワードのＤＭＡ読み出しおよび書き込み動作は図１
４および図１５のスレーブ動作と組み合わせることによ
って処理ユニットとホスト装置のＣＰＵの間または制御
保存回路１５０を介して別のバスマスタの間でデータ転
送するために使用できる。言い換えれば、スレーブシー
ケンサ２８４はここへまたはここからＤＭＡ読み出しま
たは書き込み動作が実行されるスレーブとなることが出
来る。一般に、スレーブシーケンサ２８４が制御保存回
路１５０から読み出しまたはここへ書き込んでいるどの
Clk 周期でも、スレーブシーケンサ２８４がクロック制
御論理回路２８０へ信号を送出してprocClk を停止させ
ることが出来る。その他のClk 周期の間、マスタシーケ
ンサ２８２はマスタ動作を実行するための必要に応じて
クロック制御論理回路へ信号を送ってprocClk を再開さ
せることが出来る。
単一ワードのＤＭＡ読み出しおよび書き込み動作は図１
４および図１５のスレーブ動作と組み合わせることによ
って処理ユニットとホスト装置のＣＰＵの間または制御
保存回路１５０を介して別のバスマスタの間でデータ転
送するために使用できる。言い換えれば、スレーブシー
ケンサ２８４はここへまたはここからＤＭＡ読み出しま
たは書き込み動作が実行されるスレーブとなることが出
来る。一般に、スレーブシーケンサ２８４が制御保存回
路１５０から読み出しまたはここへ書き込んでいるどの
Clk 周期でも、スレーブシーケンサ２８４がクロック制
御論理回路２８０へ信号を送出してprocClk を停止させ
ることが出来る。その他のClk 周期の間、マスタシーケ
ンサ２８２はマスタ動作を実行するための必要に応じて
クロック制御論理回路へ信号を送ってprocClk を再開さ
せることが出来る。
【０１２６】同様に、図１８および図１９に図示したよ
うな単一ワードのＤＭＡ書き込み動作は図１２の場合と
類似のスレーブ動作と組み合わせることによってＲＵＮ
ビットをクリアし、コプロセッサが実際にそれ自身を停
止させることが出来るようになっている。言い換えれ
ば、レジスタ兼復号回路１５４はＲＵＮビットのクリア
を検出してno op 命令を実行することによりこれに応答
することが出来る。
うな単一ワードのＤＭＡ書き込み動作は図１２の場合と
類似のスレーブ動作と組み合わせることによってＲＵＮ
ビットをクリアし、コプロセッサが実際にそれ自身を停
止させることが出来るようになっている。言い換えれ
ば、レジスタ兼復号回路１５４はＲＵＮビットのクリア
を検出してno op 命令を実行することによりこれに応答
することが出来る。
【０１２７】しかし単一ワードのＤＭＡ読み出しおよび
書き込み動作は画像の転送のためには効率的ではない。
このような転送は通常大量のワードが関係してくるため
である。
書き込み動作は画像の転送のためには効率的ではない。
このような転送は通常大量のワードが関係してくるため
である。
【０１２８】図２０から図２５は複数ワードのＤＭＡ読
み出しおよび書き込みを図示している。これらの動作は
ブロック転送またはバースト転送とも称し、画像の一部
または全部を定義するデータの転送において非常に有用
であり得る。
み出しおよび書き込みを図示している。これらの動作は
ブロック転送またはバースト転送とも称し、画像の一部
または全部を定義するデータの転送において非常に有用
であり得る。
【０１２９】図２０および図２１では、レジスタ兼復号
回路１５４からの信号に応答してスレーブから複数ワー
ドを読み出すＤＭＡ動作の開始と終了をそれぞれ示して
いる。図２０においてClk 周期４を通る第１の数周期で
は、図１６のそれと同一であるが、仮想アドレスＶＡが
ワードブロック内のどのワードを第１に転送するかを示
している点で異なっている。
回路１５４からの信号に応答してスレーブから複数ワー
ドを読み出すＤＭＡ動作の開始と終了をそれぞれ示して
いる。図２０においてClk 周期４を通る第１の数周期で
は、図１６のそれと同一であるが、仮想アドレスＶＡが
ワードブロック内のどのワードを第１に転送するかを示
している点で異なっている。
【０１３０】ブロック転送はSiz[2:0]で示されるため、
スレーブは一連のデータワードを供給することで応答す
る。スレーブはたとえば、図２０のClk 周期５の初めで
示したように、各周期に１つのワードを供給できる。ス
レーブはこれ以外に図２１に図示したように１つおきの
周期ごとに１ワードを供給することも出来る。いずれの
場合にも、スレーブは図２１のClk 周期６に図示したよ
うに複数ワードの転送が完了するまで継続することにな
る。より一般的には、データワード間のほとんどすべて
の他のクロック周期番号でスレーブにデータの供給また
は併合を許容することが出来るが、トランザクションが
長すぎればバス制御回路がこれを終了させてもよい。マ
スタはスレーブがAck[2:0]上に信号を供給する場合いつ
でも別のワードを供給できなければならない。
スレーブは一連のデータワードを供給することで応答す
る。スレーブはたとえば、図２０のClk 周期５の初めで
示したように、各周期に１つのワードを供給できる。ス
レーブはこれ以外に図２１に図示したように１つおきの
周期ごとに１ワードを供給することも出来る。いずれの
場合にも、スレーブは図２１のClk 周期６に図示したよ
うに複数ワードの転送が完了するまで継続することにな
る。より一般的には、データワード間のほとんどすべて
の他のクロック周期番号でスレーブにデータの供給また
は併合を許容することが出来るが、トランザクションが
長すぎればバス制御回路がこれを終了させてもよい。マ
スタはスレーブがAck[2:0]上に信号を供給する場合いつ
でも別のワードを供給できなければならない。
【０１３１】図２０のClk 周期６から１０のそれぞれと
図２１のClk 周期２、４、６の間、クロック制御論理回
路２８０はprocClk パルスを供給してＤＶＭＡシーケン
サ２８２からの信号に応答し、レジスタ兼復号回路１５
４がマイクロ命令を実行する。これらのマイクロ命令の
実行において、レジスタ兼復号回路１５４はD[31:0]か
らＳバスレジスタ１９６にデータワードそれぞれを保存
するためとパイプラインに沿って処理ユニットへデータ
ワードを進めるために信号を供給する。一方、図２１の
Clk 周期１、３、５の間、ＤＶＭＡシーケンサ２８２は
クロック制御論理回路２８０へ信号を供給してprocClk
を停止させる。
図２１のClk 周期２、４、６の間、クロック制御論理回
路２８０はprocClk パルスを供給してＤＶＭＡシーケン
サ２８２からの信号に応答し、レジスタ兼復号回路１５
４がマイクロ命令を実行する。これらのマイクロ命令の
実行において、レジスタ兼復号回路１５４はD[31:0]か
らＳバスレジスタ１９６にデータワードそれぞれを保存
するためとパイプラインに沿って処理ユニットへデータ
ワードを進めるために信号を供給する。一方、図２１の
Clk 周期１、３、５の間、ＤＶＭＡシーケンサ２８２は
クロック制御論理回路２８０へ信号を供給してprocClk
を停止させる。
【０１３２】その結果、図２１のClk 周期４の間にAck
[2:0]に最後のワード信号を供給すると、Ｓバス制御回
路はBGnt* とAS* 線を高値にしてワード信号に応答す
る。これはＤＶＭＡシーケンサ２８２がもはやＳバス１
０２を必要としないため許容し得ることである。ＤＶＭ
Ａシーケンサ２８２はクロック制御論理回路２８０へ信
号を送ってprocClk を再開させ、処理ユニットへのデー
タワード転送を完了するためのマイクロ命令がClk 周期
６から１０の間に実行されるようにする。
[2:0]に最後のワード信号を供給すると、Ｓバス制御回
路はBGnt* とAS* 線を高値にしてワード信号に応答す
る。これはＤＶＭＡシーケンサ２８２がもはやＳバス１
０２を必要としないため許容し得ることである。ＤＶＭ
Ａシーケンサ２８２はクロック制御論理回路２８０へ信
号を送ってprocClk を再開させ、処理ユニットへのデー
タワード転送を完了するためのマイクロ命令がClk 周期
６から１０の間に実行されるようにする。
【０１３３】図２２は図２０および図２１のいくつかの
Clk 周期のそれぞれの終端におけるレジスタのパイプラ
インの略図である。略図３７０および３７２はそれぞれ
図１７の略図３１０および３２４と同一である。略図３
７４では、図２０のClk 周期７のあとのパイプラインを
示し、第１のデータワードはレジスタ付トランシーバ１
９４に保存されており、第２のデータワードはＳバスレ
ジスタ１９６に保存されている。同様に、略図３７６お
よび３７８はそれぞれ図２０のClk 周期８と９のあとの
パイプラインを示し、この時点でパイプラインはデータ
ワードで埋められている。Clk 周期９のあとで開始し
て、それぞれの処理ユニットのレジスタ付トランシーバ
２１２に保存されているデータワードは一組の処理ユニ
ットのそれぞれのＳＲＡＭ２４０に保存することが出来
る。たとえば、レジスタ兼復号回路１５４はそれぞれの
Clk 周期にマイクロ命令を実行して書き込みイネーブル
信号をそれぞれの周期にただ１つの処理ユニットのＳＲ
ＡＭ２４０へ供給し、データワードが均等に分配され１
つのデータワードがそれぞれの処理ユニットに格納され
るようにすることが出来る。
Clk 周期のそれぞれの終端におけるレジスタのパイプラ
インの略図である。略図３７０および３７２はそれぞれ
図１７の略図３１０および３２４と同一である。略図３
７４では、図２０のClk 周期７のあとのパイプラインを
示し、第１のデータワードはレジスタ付トランシーバ１
９４に保存されており、第２のデータワードはＳバスレ
ジスタ１９６に保存されている。同様に、略図３７６お
よび３７８はそれぞれ図２０のClk 周期８と９のあとの
パイプラインを示し、この時点でパイプラインはデータ
ワードで埋められている。Clk 周期９のあとで開始し
て、それぞれの処理ユニットのレジスタ付トランシーバ
２１２に保存されているデータワードは一組の処理ユニ
ットのそれぞれのＳＲＡＭ２４０に保存することが出来
る。たとえば、レジスタ兼復号回路１５４はそれぞれの
Clk 周期にマイクロ命令を実行して書き込みイネーブル
信号をそれぞれの周期にただ１つの処理ユニットのＳＲ
ＡＭ２４０へ供給し、データワードが均等に分配され１
つのデータワードがそれぞれの処理ユニットに格納され
るようにすることが出来る。
【０１３４】スレーブが全てのClk 周期でワードを供給
する場合、ＤＶＭＡシーケンサ２８２はクロック制御論
理回路２８０に信号を供給して、全てのClk 周期でproc
Clkパルスを供給させ、図２０に図示したようにパイプ
ラインを満たしておくことが出来る。スレーブが１つお
きのClk 周期でデータワードを供給する場合、ＤＶＭＡ
シーケンサ２８２はクロック制御論理回路２８０に信号
を供給して１つおきのClk 周期にprocClk パルスを供給
させて、D[31:0] からのデータワードが交互のClk 周期
でＳバスレジスタ１９６に保存されるようにして、図２
１に図示したようにパイプラインを満たしておくことが
出来る。一般に、ＤＶＭＡシーケンサ２８２はクロック
制御論理回路２８０に信号を送出することによってD[3
1:0] にワードが存在することを示すスレーブからのAck
[2:0]上の信号に応答し、procClkパルスを供給すること
でスレーブがワードを供給するどのような周期にもＤＶ
ＭＡシーケンサ２８２がデータを取り扱えるようにして
いる。
する場合、ＤＶＭＡシーケンサ２８２はクロック制御論
理回路２８０に信号を供給して、全てのClk 周期でproc
Clkパルスを供給させ、図２０に図示したようにパイプ
ラインを満たしておくことが出来る。スレーブが１つお
きのClk 周期でデータワードを供給する場合、ＤＶＭＡ
シーケンサ２８２はクロック制御論理回路２８０に信号
を供給して１つおきのClk 周期にprocClk パルスを供給
させて、D[31:0] からのデータワードが交互のClk 周期
でＳバスレジスタ１９６に保存されるようにして、図２
１に図示したようにパイプラインを満たしておくことが
出来る。一般に、ＤＶＭＡシーケンサ２８２はクロック
制御論理回路２８０に信号を送出することによってD[3
1:0] にワードが存在することを示すスレーブからのAck
[2:0]上の信号に応答し、procClkパルスを供給すること
でスレーブがワードを供給するどのような周期にもＤＶ
ＭＡシーケンサ２８２がデータを取り扱えるようにして
いる。
【０１３５】略図３８０は図２１のClk 周期６のあとの
パイプラインを示しており、スレーブからの最後のデー
タワードＮがＳバスレジスタ１９６に保存されている。
略図３８２、３８４、３８６はそれぞれ図２１のClk 周
期７、８、９のあとのパイプラインを示しており、ワー
ドＮがどのようにレジスタ付トランシーバ２１２に到達
し、ここからＳＲＡＭ２４０へ保存されて複数ワードの
読み込み動作を完了するかを示している。前述のよう
に、データワードは均等に分配でき、１つのワードがそ
れぞれの処理ユニットのＳＲＡＭ２４０に保存される。
パイプラインを示しており、スレーブからの最後のデー
タワードＮがＳバスレジスタ１９６に保存されている。
略図３８２、３８４、３８６はそれぞれ図２１のClk 周
期７、８、９のあとのパイプラインを示しており、ワー
ドＮがどのようにレジスタ付トランシーバ２１２に到達
し、ここからＳＲＡＭ２４０へ保存されて複数ワードの
読み込み動作を完了するかを示している。前述のよう
に、データワードは均等に分配でき、１つのワードがそ
れぞれの処理ユニットのＳＲＡＭ２４０に保存される。
【０１３６】スレーブからの複数ワードを保存するため
に利用できる時間が限られているので、転送が完了する
まで複数ワード転送でのワードについての操作を実行す
るのは通常不可能である。しかしこれが可能だとする
と、画像を読み込むとおりに画像を縮小するまたはその
他の処理を施すことまたは直前に保存した画像と読み出
した画像を比較することが可能となり有利であろう。
に利用できる時間が限られているので、転送が完了する
まで複数ワード転送でのワードについての操作を実行す
るのは通常不可能である。しかしこれが可能だとする
と、画像を読み込むとおりに画像を縮小するまたはその
他の処理を施すことまたは直前に保存した画像と読み出
した画像を比較することが可能となり有利であろう。
【０１３７】図２３および図２４ではそれぞれレジスタ
兼復号回路１５４からの信号に応答してスレーブへ複数
ワードを書き込むＤＭＡ動作の開始と終了を図示してい
る。Clk 周期４を通る図２３の第１の数周期は図１８と
同一であるが、仮想アドレスＶＡがワードブロック内の
どのワードを第１に転送するかを示している点で異なっ
ている。
兼復号回路１５４からの信号に応答してスレーブへ複数
ワードを書き込むＤＭＡ動作の開始と終了を図示してい
る。Clk 周期４を通る図２３の第１の数周期は図１８と
同一であるが、仮想アドレスＶＡがワードブロック内の
どのワードを第１に転送するかを示している点で異なっ
ている。
【０１３８】ブロック転送はSiz[2:0]で示されるので、
スレーブは図２３のClk 周期５で始まるAck[2:0]上の一
連のワード信号で応答し、それぞれのワード信号でデー
タワードがスレーブに受信されたことを示す。それぞれ
のワード信号に応答して、ＤＶＭＡシーケンサ２８２は
次のデータワードをD[31:0] へ供給する。スレーブは図
２３に図示したように全周期でAck[2:0]にワード信号を
供給しまたは図２４に図示したように１つおきにまたは
上述のようにワード間の何らかのほかのクロック周期数
を有する別の間隔で、図２４のClk 周期５で図示したよ
うに複数ワードの転送が完了するまで供給することが出
来る。
スレーブは図２３のClk 周期５で始まるAck[2:0]上の一
連のワード信号で応答し、それぞれのワード信号でデー
タワードがスレーブに受信されたことを示す。それぞれ
のワード信号に応答して、ＤＶＭＡシーケンサ２８２は
次のデータワードをD[31:0] へ供給する。スレーブは図
２３に図示したように全周期でAck[2:0]にワード信号を
供給しまたは図２４に図示したように１つおきにまたは
上述のようにワード間の何らかのほかのクロック周期数
を有する別の間隔で、図２４のClk 周期５で図示したよ
うに複数ワードの転送が完了するまで供給することが出
来る。
【０１３９】図２３のClk 周期５から１０のそれぞれと
図２４の周期０、２、４を除く図２４のClk 周期−１、
１、３の間、、ＤＶＭＡシーケンサ２８２はクロック制
御回路２８０へ信号を送出してそれぞれの周期でprocCl
k パルスを供給させ、これに応じてレジスタ兼復号回路
１５４はマイクロ命令を実行する。これらのマイクロ命
令の実行において、レジスタ兼復号回路１５４はＳバス
レジスタ１９６とレジスタ付トランシーバ１９４とレジ
スタ付トランシーバ１２２とそれぞれの処理ユニットの
レジスタ付トランシーバ２１２へ信号を供給し、データ
ワードがＳバス１０２に向かい処理ユニットからパイプ
ラインに沿って進むようにする。一方、図２４の周期
０、２、４の間、ＤＶＭＡシーケンサ２８２はクロック
制御回路２８０に信号を送出してprocClk 信号を停止さ
せる。たとえば、レジスタ兼復号回路１５４はそれぞれ
のClk 周期でマイクロ命令を実行して、それぞれのClk
周期で別の処理ユニットのレジスタ付トランシーバ２１
２へ供給源選択信号を供給し、１つのデータワードがそ
れぞれの処理ユニットから受信されるようにすることが
出来る。
図２４の周期０、２、４を除く図２４のClk 周期−１、
１、３の間、、ＤＶＭＡシーケンサ２８２はクロック制
御回路２８０へ信号を送出してそれぞれの周期でprocCl
k パルスを供給させ、これに応じてレジスタ兼復号回路
１５４はマイクロ命令を実行する。これらのマイクロ命
令の実行において、レジスタ兼復号回路１５４はＳバス
レジスタ１９６とレジスタ付トランシーバ１９４とレジ
スタ付トランシーバ１２２とそれぞれの処理ユニットの
レジスタ付トランシーバ２１２へ信号を供給し、データ
ワードがＳバス１０２に向かい処理ユニットからパイプ
ラインに沿って進むようにする。一方、図２４の周期
０、２、４の間、ＤＶＭＡシーケンサ２８２はクロック
制御回路２８０に信号を送出してprocClk 信号を停止さ
せる。たとえば、レジスタ兼復号回路１５４はそれぞれ
のClk 周期でマイクロ命令を実行して、それぞれのClk
周期で別の処理ユニットのレジスタ付トランシーバ２１
２へ供給源選択信号を供給し、１つのデータワードがそ
れぞれの処理ユニットから受信されるようにすることが
出来る。
【０１４０】その結果、スレーブが図２４のClk 周期４
の間にAck[2:0]に最後のワード信号を供給すると、Ｓバ
ス制御回路はBGnt* とAs* 線を高値にすることでワード
信号に応答するが、これはＤＶＭＡシーケンサ２８２が
もはやＳバス１０２を必要としていないため許容し得る
ことである。ＤＶＭＡシーケンサ２８２はクロック制御
論理回路２８０に信号を送出してprocClk を再開させ、
通常のマイクロ命令の実行がClk 周期５で再開されるよ
うにする。
の間にAck[2:0]に最後のワード信号を供給すると、Ｓバ
ス制御回路はBGnt* とAs* 線を高値にすることでワード
信号に応答するが、これはＤＶＭＡシーケンサ２８２が
もはやＳバス１０２を必要としていないため許容し得る
ことである。ＤＶＭＡシーケンサ２８２はクロック制御
論理回路２８０に信号を送出してprocClk を再開させ、
通常のマイクロ命令の実行がClk 周期５で再開されるよ
うにする。
【０１４１】図２５は図２３および図２４のいくつかの
Clk 周期のそれぞれの終端でのレジスタのパイプライン
の略図を示している。略図４１０および４１２はそれぞ
れ図１９の略図３５０および３５２と同一である。略図
４１４は図２３のClk 周期−２のあとのパイプラインを
示し、仮想アドレスＶＡがレジスタ付トランシーバ１９
４に存在しまたこの後ろのパイプラインがワード１とワ
ード２で埋められている。略図４１６および４１８は図
２３のClk 周期−１および２のあとのパイプラインをそ
れぞれ示しており、このあとパイプラインはAck[2:0]上
のスレーブからのワード信号の準備としてデータワード
で埋められている。
Clk 周期のそれぞれの終端でのレジスタのパイプライン
の略図を示している。略図４１０および４１２はそれぞ
れ図１９の略図３５０および３５２と同一である。略図
４１４は図２３のClk 周期−２のあとのパイプラインを
示し、仮想アドレスＶＡがレジスタ付トランシーバ１９
４に存在しまたこの後ろのパイプラインがワード１とワ
ード２で埋められている。略図４１６および４１８は図
２３のClk 周期−１および２のあとのパイプラインをそ
れぞれ示しており、このあとパイプラインはAck[2:0]上
のスレーブからのワード信号の準備としてデータワード
で埋められている。
【０１４２】スレーブが図２３のように全てのClk 周期
でまたは図２４のように１つおきのClk 周期でAck[2:0]
にワード信号を供給すると、ＤＶＭＡシーケンサ２８２
は同様に全てのClk 周期でまたは１つおきのClk 周期で
それぞれＳバス１０２にデータワードを供給することが
できる。略図４２０、４２２、４２４、４２６ではそれ
ぞれ図２４のClk 周期−３、−１、１、３のあとのパイ
プラインを示しており、ワードＮがどのようにＳバスレ
ジスタ１９６へ到達し、ここからＳバス１０２へ供給さ
れて複数ワードの書き込み動作を完了できるかを示して
いる。
でまたは図２４のように１つおきのClk 周期でAck[2:0]
にワード信号を供給すると、ＤＶＭＡシーケンサ２８２
は同様に全てのClk 周期でまたは１つおきのClk 周期で
それぞれＳバス１０２にデータワードを供給することが
できる。略図４２０、４２２、４２４、４２６ではそれ
ぞれ図２４のClk 周期−３、−１、１、３のあとのパイ
プラインを示しており、ワードＮがどのようにＳバスレ
ジスタ１９６へ到達し、ここからＳバス１０２へ供給さ
れて複数ワードの書き込み動作を完了できるかを示して
いる。
【０１４３】図１５から図２５の動作を行なうために実
行するマイクロ命令は、図６について前述したように、
ホスト装置のメモリから制御保存回路１５０へロードす
ることが出来る。ホスト装置は開始点と長さによるなど
で制御保存回路１５０の内容の記録を保存するようにプ
ログラムしておくことが出来る。
行するマイクロ命令は、図６について前述したように、
ホスト装置のメモリから制御保存回路１５０へロードす
ることが出来る。ホスト装置は開始点と長さによるなど
で制御保存回路１５０の内容の記録を保存するようにプ
ログラムしておくことが出来る。
【０１４４】上述の実施はマイクロ命令に条件の検査を
行なうことを許可していない。ＤＶＭＡシーケンサ２８
２がホストバスを待機している場合はいつでもマイクロ
命令の実行を阻止するので、マイクロ命令はホストバス
上で遅延が存在しないかのように実行される。
行なうことを許可していない。ＤＶＭＡシーケンサ２８
２がホストバスを待機している場合はいつでもマイクロ
命令の実行を阻止するので、マイクロ命令はホストバス
上で遅延が存在しないかのように実行される。
【０１４５】上述の実施例で示唆されるように、典型的
なマイクロ命令のシーケンスはパイプライン中に仮想ア
ドレスを供給することから開始することが出来る。書き
込み動作を実行中の場合には、シーケンスはパイプライ
ン中に書き込むべきデータも供給可能である。そのあと
でバス制御を要求する。バス制御が受け入れられると、
アドレスが供給され、書き込み動作の場合にはデータが
パイプラインに送出される。スレーブが書き込み動作に
応答すると、データはパイプラインへ供給される。読み
込み動作の場合、データはスレーブが供給したかのよう
にパイプラインから保存される。
なマイクロ命令のシーケンスはパイプライン中に仮想ア
ドレスを供給することから開始することが出来る。書き
込み動作を実行中の場合には、シーケンスはパイプライ
ン中に書き込むべきデータも供給可能である。そのあと
でバス制御を要求する。バス制御が受け入れられると、
アドレスが供給され、書き込み動作の場合にはデータが
パイプラインに送出される。スレーブが書き込み動作に
応答すると、データはパイプラインへ供給される。読み
込み動作の場合、データはスレーブが供給したかのよう
にパイプラインから保存される。
【０１４６】本発明は米国特許第５，０６５，４３７
号、米国特許第５，０４８，１０９号、米国特許第５，
１２９，０１４号、米国特許第５，１３１，０４９号に
記載されている形式の画像処理を含む多くの方法に応用
することが出来る。これらの画像処理技術では第１の画
像を定義するデータを使用して、浸蝕や拡大といった上
述のセラの書籍に記載されている演算などの操作を通じ
て第２の画像を取得している。このような演算は、たと
えばそれぞれが原本画像をシフトしてシフトした画像を
取得し次に原本画像からの値とシフトした画像からの値
をそれぞれの位置で用いてブール代数演算を実行するよ
うな一連の下位演算により実行できる。コプロセッサは
このような演算を上述のようにホストメモリからＤＭＡ
操作を通して取得した画像データについて実行すること
が出来る。
号、米国特許第５，０４８，１０９号、米国特許第５，
１２９，０１４号、米国特許第５，１３１，０４９号に
記載されている形式の画像処理を含む多くの方法に応用
することが出来る。これらの画像処理技術では第１の画
像を定義するデータを使用して、浸蝕や拡大といった上
述のセラの書籍に記載されている演算などの操作を通じ
て第２の画像を取得している。このような演算は、たと
えばそれぞれが原本画像をシフトしてシフトした画像を
取得し次に原本画像からの値とシフトした画像からの値
をそれぞれの位置で用いてブール代数演算を実行するよ
うな一連の下位演算により実行できる。コプロセッサは
このような演算を上述のようにホストメモリからＤＭＡ
操作を通して取得した画像データについて実行すること
が出来る。
【０１４７】本発明はその他の各種の演算たとえば画素
の計数、グレースケール形態化、歪曲検出、および画像
に対するブール演算などを実行するために応用すること
も可能である。
の計数、グレースケール形態化、歪曲検出、および画像
に対するブール演算などを実行するために応用すること
も可能である。
【０１４８】本発明は多数の画像を取り扱うようなまた
は非常に大きな画像を取り扱うような状況に特に関連す
る。画像をホストバス経由で転送する能力はこのような
状況で非常に重要である。
は非常に大きな画像を取り扱うような状況に特に関連す
る。画像をホストバス経由で転送する能力はこのような
状況で非常に重要である。
【０１４９】本発明はコプロセッサがホストバスのほか
のマスタとコプロセッサの制御保存回路を通じて通信す
るような実施に関連して説明した。本発明はまたその他
の通信技術たとえばホストメモリの一領域を介してまた
はホスト処理装置への割り込み線を介して実施してもよ
い。
のマスタとコプロセッサの制御保存回路を通じて通信す
るような実施に関連して説明した。本発明はまたその他
の通信技術たとえばホストメモリの一領域を介してまた
はホスト処理装置への割り込み線を介して実施してもよ
い。
【０１５０】本発明は並列処理装置内の処理装置がホス
トバス上に供給されるアドレスを取得できるような実施
に関連して説明した。本発明はまたホストバスへのアド
レスを取得するためのその他の技術たとえば特化したア
ドレス計算回路などを用いて実施してもよい。
トバス上に供給されるアドレスを取得できるような実施
に関連して説明した。本発明はまたホストバスへのアド
レスを取得するためのその他の技術たとえば特化したア
ドレス計算回路などを用いて実施してもよい。
【図１】 ホスト処理装置のバスへコプロセッサとして
接続することのできる並列処理装置の一般的部材を示す
略ブロック図である。
接続することのできる並列処理装置の一般的部材を示す
略ブロック図である。
【図２】 Ａは図１のスレーブ回路がコプロセッサの処
理要求に応答する一般的動作を示す流れ図、Ｂは図１の
コプロセッサ内の処理ユニットからホストバス上のスレ
ーブ回路へデータを転送するマスタの処理における一般
的動作を示す流れ図、Ｃは図１のコプロセッサ内の一組
の処理ユニットへホストバス上のスレーブ回路からデー
タを転送するマスタの処理における一般的動作を示す流
れ図である。
理要求に応答する一般的動作を示す流れ図、Ｂは図１の
コプロセッサ内の処理ユニットからホストバス上のスレ
ーブ回路へデータを転送するマスタの処理における一般
的動作を示す流れ図、Ｃは図１のコプロセッサ内の一組
の処理ユニットへホストバス上のスレーブ回路からデー
タを転送するマスタの処理における一般的動作を示す流
れ図である。
【図３】 Sparc-Station のＳバスに接続したＳＩＭＤ
並列処理装置の実施における部材を示す略ブロック図で
ある。
並列処理装置の実施における部材を示す略ブロック図で
ある。
【図４】 図３の制御回路の部材を示す略ブロック図で
ある。
ある。
【図５】 図３の処理ユニットの部材を示す略ブロック
図である。
図である。
【図６】 図４の制御保存回路にマイクロ命令をロード
することにおける一般的動作を示す流れ図である。
することにおける一般的動作を示す流れ図である。
【図７】 図３のボックスへのクロック信号を制御する
部材を示す略ブロック図である。
部材を示す略ブロック図である。
【図８】 図７のＤＶＭＡシーケンサをＳバスにまたマ
スタ回路のその他の回路に接続する線を表わす略ブロッ
ク図である。
スタ回路のその他の回路に接続する線を表わす略ブロッ
ク図である。
【図９】 図７のスレーブシーケンサをＳバスへまたス
レーブ回路のその他の部材へ接続する線を示す略ブロッ
ク図である。
レーブ回路のその他の部材へ接続する線を示す略ブロッ
ク図である。
【図１０】 図９のスレーブシーケンサがエラーを含む
信号にどのように応答するかを示すタイミング図であ
る。
信号にどのように応答するかを示すタイミング図であ
る。
【図１１】 制御／状態レジスタからデータを読み出す
操作を要求する信号に対して図９のスレーブシーケンサ
がどのように応答するかを示すタイミング図である。
操作を要求する信号に対して図９のスレーブシーケンサ
がどのように応答するかを示すタイミング図である。
【図１２】 制御／状態レジスタ内にＲＵＮビットを書
き込む操作を要求する信号に対して図９のスレーブシー
ケンサがどのように応答するかを示すタイミング図であ
る。
き込む操作を要求する信号に対して図９のスレーブシー
ケンサがどのように応答するかを示すタイミング図であ
る。
【図１３】 起動用ＰＲＯＭからデータを読み出す操作
を要求する信号に対して図９のスレーブシーケンサがど
のように応答するかを示すタイミング図である。
を要求する信号に対して図９のスレーブシーケンサがど
のように応答するかを示すタイミング図である。
【図１４】 制御保存回路からデータを読み出す操作を
要求する信号に対して図９のスレーブシーケンサがどの
ように応答するかを示すタイミング図である。
要求する信号に対して図９のスレーブシーケンサがどの
ように応答するかを示すタイミング図である。
【図１５】 制御保存回路へデータを書き込む操作を要
求する信号に対して図９のスレーブシーケンサがどのよ
うに応答するかを示すタイミング図である。
求する信号に対して図９のスレーブシーケンサがどのよ
うに応答するかを示すタイミング図である。
【図１６】 ホスト装置のメモリからデータを読み出す
ＤＭＡ操作を要求する信号に対して図８のＤＶＭＡシー
ケンサがどのように応答するかを示すタイミング図であ
る。
ＤＭＡ操作を要求する信号に対して図８のＤＶＭＡシー
ケンサがどのように応答するかを示すタイミング図であ
る。
【図１７】 図１６の操作の間にパイプライン・レジス
タ回路を通るデータの動きを示す略流れ図である。
タ回路を通るデータの動きを示す略流れ図である。
【図１８】 ホスト装置のメモリからのデータを書き込
むＤＭＡ操作を要求する信号に対して図８のＤＶＭＡシ
ーケンサがどのように応答するかを示すタイミング図で
ある。
むＤＭＡ操作を要求する信号に対して図８のＤＶＭＡシ
ーケンサがどのように応答するかを示すタイミング図で
ある。
【図１９】 図１８の操作の間にパイプライン・レジス
タ回路を通るデータの動きを示す略流れ図である。
タ回路を通るデータの動きを示す略流れ図である。
【図２０】 複数ワードを読み込むＤＭＡ操作を要求す
る信号に図８のＤＶＭＡシーケンサがどのように応答を
開始するかを示すタイミング図である。
る信号に図８のＤＶＭＡシーケンサがどのように応答を
開始するかを示すタイミング図である。
【図２１】 複数ワードを読み込むＤＭＡ操作を要求す
る信号に対して図８のＤＶＭＡシーケンサがどのように
応答を完了するかを示すタイミング図である。
る信号に対して図８のＤＶＭＡシーケンサがどのように
応答を完了するかを示すタイミング図である。
【図２２】 図２０および図２１の操作の間にパイプラ
イン・レジスタ回路を通過するデータの動きを示す略流
れ図である。
イン・レジスタ回路を通過するデータの動きを示す略流
れ図である。
【図２３】 複数ワードを書き込むＤＭＡ操作を要求す
る信号に対して図８のＤＶＭＡシーケンサがどのように
応答を開始するかを示すタイミング図である。
る信号に対して図８のＤＶＭＡシーケンサがどのように
応答を開始するかを示すタイミング図である。
【図２４】 複数ワードを書き込むＤＭＡ操作を要求す
る信号に対して図８のＤＭＶＡシーケンサがどのように
応答を完了するかを示すタイミング図である。
る信号に対して図８のＤＭＶＡシーケンサがどのように
応答を完了するかを示すタイミング図である。
【図２５】 図２３および図２４の操作の間にパイプラ
イン・レジスタ回路を通過するデータの動きを示す略流
れ図である。
イン・レジスタ回路を通過するデータの動きを示す略流
れ図である。
１０ ホスト処理装置、１２ ホストバス、１４ ＣＰ
Ｕ、１６ メモリ、１８ホストバス制御回路、２０ コ
プロセッサ、２２ 処理ユニット、２４ コプロセッサ
制御回路、３０ ホストバス接続回路、３２ スレーブ
回路、３４ マスタ回路、１００ Sparc-Station ワー
クステーション、１０２ Ｓバス、１１２ ＤＶＭＡイ
ンタフェース、１１４ スレーブインタフェース、１１
６ 起動用ＰＲＯＭ、１１８ ケーブル、１２２ レジ
スタ付トランシーバ、１２４ トランシーバ１２４、１
２６ 制御回路、１３０ 処理ユニット、１５０ 制御
保存回路、１５２ ＭＡＲ、１５４ レジスタ兼復号回
路、１５６ 共通データバス、１８０ ＣＳアドレスバ
ッファ、１８８ Ｓバスレジスタ、１９０ Ｓバスバッ
ファ、１９２ 定数バッファ、１９４ レジスタ付トラ
ンシーバ、１９６Ｓバスレジスタ、１９８ Ｓバスバッ
ファ、２１２ レジスタ付トランシーバ、２２０ マイ
クロプロセッサ、２４０ ＳＲＡＭ、２８０ クロック
制御論理回路、２８２ ＤＶＭＡシーケンサ、２８４
スレーブシーケンサ
Ｕ、１６ メモリ、１８ホストバス制御回路、２０ コ
プロセッサ、２２ 処理ユニット、２４ コプロセッサ
制御回路、３０ ホストバス接続回路、３２ スレーブ
回路、３４ マスタ回路、１００ Sparc-Station ワー
クステーション、１０２ Ｓバス、１１２ ＤＶＭＡイ
ンタフェース、１１４ スレーブインタフェース、１１
６ 起動用ＰＲＯＭ、１１８ ケーブル、１２２ レジ
スタ付トランシーバ、１２４ トランシーバ１２４、１
２６ 制御回路、１３０ 処理ユニット、１５０ 制御
保存回路、１５２ ＭＡＲ、１５４ レジスタ兼復号回
路、１５６ 共通データバス、１８０ ＣＳアドレスバ
ッファ、１８８ Ｓバスレジスタ、１９０ Ｓバスバッ
ファ、１９２ 定数バッファ、１９４ レジスタ付トラ
ンシーバ、１９６Ｓバスレジスタ、１９８ Ｓバスバッ
ファ、２１２ レジスタ付トランシーバ、２２０ マイ
クロプロセッサ、２４０ ＳＲＡＭ、２８０ クロック
制御論理回路、２８２ ＤＶＭＡシーケンサ、２８４
スレーブシーケンサ
Claims (1)
- 【請求項１】 次のものを含むコプロセッサ：複数の処
理ユニット；前記処理ユニットを制御するための信号を
供給するために接続してあるコプロセッサ装置を制御す
るためのコプロセッサ制御回路；およびホストバスを含
むホスト処理装置に前記コプロセッサ装置を接続するた
めのホストバス接続回路；前記ホストバス接続回路は次
のものを含む：コプロセッサ操作を要求する前記ホスト
バスからの信号を受信するために接続してあり、さらに
前記コプロセッサ装置が要求されたコプロセッサ操作を
実行するように、前記コプロセッサ制御回路へ信号を供
給することによって、コプロセッサ操作を要求する前記
ホストバスからの信号に応答するために接続してあるス
レーブ回路；およびデータ転送操作を要求する前記コプ
ロセッサ制御回路からの信号を受信するために接続して
あり、さらに要求されたデータ転送操作を実行するため
にホストバス操作を要求する前記ホストバスへの信号を
供給することにより、また前記コプロセッサから前記ホ
ストバスへまたは前記ホストバスから前記コプロセッサ
へデータを転送することによって、データ転送操作を要
求する前記コプロセッサ制御回路からの信号に応答する
ようにも接続してあるマスタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/993,256 US5655131A (en) | 1992-12-18 | 1992-12-18 | SIMD architecture for connection to host processor's bus |
| US993256 | 1992-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773155A true JPH0773155A (ja) | 1995-03-17 |
| JP3556966B2 JP3556966B2 (ja) | 2004-08-25 |
Family
ID=25539306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31385093A Expired - Fee Related JP3556966B2 (ja) | 1992-12-18 | 1993-12-14 | コプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5655131A (ja) |
| EP (1) | EP0602915B1 (ja) |
| JP (1) | JP3556966B2 (ja) |
| DE (1) | DE69327150T2 (ja) |
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