JPS62118440A - プログラム転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段 Ｆ　作用 Ｇ　実施例 Ｇ１この発明のプログラム転送の実現回路の説明（第１
図、第２図） ０２画像処理装置の説明（第３図） Ｇ３モード切換の説明（第４図、第５図）Ｇ４プログラ
ム実行モードの説明（第４図、第５図） Ｇ６プログラム交換モードの説明（第４図、第５図） Ｇ６リセット（停止）モードの説明（第４図、第５図） Ｇ？　ＴＣ（４０）の処理の流れの説明（第６図）Ｈ発
明の効果 Ａ　産業上の利用分野 この発明はプログラムに従って情報例えば画像を処理す
る装置であって、このプログラムの内容を可変できる処
理装置等に適用されるプログラム転送方式に関する。

Ｂ　発明の概要 この発明は可変プロゲラＪ２の情報処理をなす場合にお
いて、処理用プロセッサのマイクロプログラムメモリに
複数のプログラムを全体で１つのプログラムとみなして
】回の転送で書き込んでしまうとともにその複数のプｌ
゛１グラムのうら次に使用するプログラムの開始アドレ
スを供給しておくようにしたもので、複数のプログラム
のそれぞれを実行したい時に適宜プロセッサに転送する
場合に比べて転送回路が簡単で小規模のもので済むとと
もに処理時間に占める転送のための時間を節約して全体
として処理スピードを高めることができるものである。

Ｃ従来の技術 ビデオ画像処理システムが種々提案されている（例えば
電子通信学会論文誌８５／４νｏｆ、　Ｊ６Ｂ−Ｄ隘４
、特開昭５８−２１５８１３号公報参照）。

第６図はこのビデオ画像処理装置の一例を示すものであ
る。

一般にこの種の処理装置は同図に示すように入出力部ｆ
１１と、入力画像メモリ　（２＾）と出力画像メモリ　
（２Ｂ）とからなるメモリ部（２）と、データ処理部（
３）とから構成されている。

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をＡ／Ｄ変換してデジタル画像データとし、こ
れを入力画像メモリ　（２Ａ）に書き込み、また、出力
画像メモリ（２Ｂ）より処理された画像データを読み出
し、これをＤ／Ａ変換してアナログビデオ信号に戻し、
これを例えばＶ　Ｔ　Ｒ（５１に記録したり、モニタ受
像ｔａ（６１に供給してビデオ画像をモニタできるよう
にする。

メモリ部（２）への書き込み及び読み出しは画像のまと
まり、すなわち１フイールドあるいは１フレ一ム弔位で
なされる。このため入力画像メモリ（２Ａ）及び（２Ｂ
）の各々は１フイールドあるいは１フレ一ム分の画像デ
ータ分の容量を有するメモリを殉数枚有する。

データ処理部（３）はプロセッサを有し、そのプログラ
ムに従って入力画像メモ１月２）にストアされた画像デ
ータを読み出してこれに種々の加工処理を加え、その処
理後のデータを出力画像メモリ（２Ｂ）に書き込む処理
を行う。

データ処理部（３）のプロセッサは１枚あるいは柿数枚
のプロセッサからなっており、そのマイクロプログラム
メモリの内容であるマイクロプログラムは、より処理の
幅を広げる場合には交換できるようにされている。この
場合、プログラム供給部（一般にはホストのコンピュー
タ）（７）よりそのマイクロプログラムが各プロセッサ
に供給され、例えばユーザのプログラム交換要求（スイ
ッチのオン）によりマイクロプログラムが交換されるよ
うにされている。

この場合、例えば１つのプロセッサにおいて複数の短い
プログラムを順次実行させるような場合、各プログラム
の実行が１了したら次のプログラムを順次転送して実行
させるというような転送方式を行なうのが一般的である
。

また、処理用プロセッサが複数個あり、その複数のプロ
セッサに異なったプログラムを転送する場合には、各プ
ログラム毎にそれを送るプロセッサを選択して転送させ
るようにするのが一般的である。

Ｄ　発明が解決しようとする問題点 前記のように１つのプロセッサに複数の短いプログラム
を順次転送して実行させるような転送方式を採用すると
きは、転送回数がプログラムの数だけ必要になるため処
理時間のうち転送に要する時間が長くなり、このため全
体としての処理速度が低下してしまう欠点があった。

また、複数のプロセッサに複数の異なるプログラムをプ
ログラム毎にプロセッサを選択して転送する方式の場合
、プロセッサの選択コントロールが必要になり、転送の
ための回路が複雑になるとともに＃ｉＪ路が大規模にな
ってしまう欠点があった。

ＥＩｉｌｆｆ題点を解決するための手段この発明におい
ては、プログラムで動作するプロセッサに、プログラム
供給部より複数の異なるプログラムを供給するに当たっ
て、複数の異なるプログラムを全体で１つのプログラム
とみなしてプロセッサに１回の転送で（ｌ給するととも
に、複数の異なるブ１１グラムのうらの１つのプロゲラ
Ｊいの実行開始アト１／スを一１ユ記プ１゛１セッサに
供給するようにする。

Ｆ　作用 複数のプロゲラＪ２が１回の転送でプロセッサに供給さ
れるが実行開始アドレスも供給されているので、プロセ
ッサでプログラムを実行するときはその実行開始アドレ
スから始まる特定の１つのプログラムが実行されること
になる。したがって、その実行開始アドレスを変えるだ
けで、複数のプログラムを順次実行でき、また、実行開
始アドレスをプロセッサ毎に変えれば、必要とするプロ
グラムのみが実行されることになる。

Ｇ　実施例 Ｇ１この発明の１１１グラム転送の実現回路例のｄＱ明 第１図はこの発明によるプログラム転送方式の実現回路
の一例を示すもので、この例は複数のプロｔ”７すに複
数のプログラムを転送する場合の例である。

第１図において（１００）はプログラム供給部で、プロ
グラム転送要求があったとき、これよりｎ個のプロセッ
サ（２００１）（２００２）・・・（２００ｎ）にプロ
グラムが供給されるようにされている。

このプログラム供給部（１００）は、送るべき複数のプ
ログラムの入ったＲＯＭ（１０１）と、各プロセッサの
実行開始アドレスの入ったＲＯＭ（１０２）と、ＲＯＭ
（１０１）に対するアドレスカウンタ（１０３）と、書
き込み信号発生手段とを有する。

書き込み信号発生手段は比較手段（１０４）で構成され
る。

この例の場合、ＲＯＭ（１０１）に入った複数のプログ
ラムのうち、送る必要のある複数のプログラムのみを送
ることができるようにされている。

すなわち、（１０５）はＲＯＭ（１０１）に入った複数
のプログラムのうち送るべき複数のプログラムのアドレ
スの若いプログラムのスタートアドレスを発生ずるスタ
ート値発生手段である。

また、（１０６）はＲＯＭ（１０１）に入った複数のプ
ログラムのうら送るべき複数のプログラムのアドレス値
の大きいプログラムのエン］゛アドレスを発生するエン
ド値発生手段である。

例えば、ＲＯＭ　（１０１）の″０″番地から“２８°
゛番地までに第２図に示すように第１〜第３プログラム
の内容がストアされている場合において、この第１〜第
３プログラムをプ１１セッサ（２００１）〜（２０Ｏｎ
　）に転送するときは、スタート値発生手段（１０５）
からアドレス（＊”０”のデータが、エンド値発生手段
　（１０６）からアドレス値“２８”のデータが得られ
る。

そして、スター］・線発生手段（１０５）よりのスター
ト値はアドレスカウンタ（１０３）に供給され、このア
ドレスカウンタ（１０３）がこのスタート値よりカウン
トを開始する。そして、そのカラン］値出力がＲＯＭ　
（１０１）に読み出しアドレスとして供給されるととも
に、各プロセッサ（２００１）〜（２０Ｏｎ　）のマイ
クロプログラムメモリに書き込みアドレスＡＤＲ５とし
て供給される。ＲＯＭ（１０１）より読み出されたプロ
グラムデータＤＡＴＥも、また各プロセッサ（２０（ｈ
　）〜（２０Ｏｎ　）のマイクロプログラムメモリに供
給される。

この場合、各プロセッサ（２００１）〜（２０Ｏｎ　）
のマイクロプログラムメモリはＲＯＭ　（１０１）とほ
ぼ等しい容量を有するものとされる。

アドレスカウンタ（１０３）よりのアドレスデータＡＤ
Ｒ３は、また、比較手段（１０４）に供給され、エンド
値発生手段（１０６）よりのエンド値と比較される。そ
して、この比較手段（１０４’）からはスタート値から
アドレスデータＡＤＲ３が順次変化してエンド値に一致
するまで例えば「０」になる書き込み信号ＷＲが得られ
、これが各プロセッサ（２００１）〜（２００ｎ　）の
マイクロプログラムメモリの書き込みイネーブル端子に
供給されて、この書き込み信号ＷＲが「０」である間だ
け、メモリへのプログラムの書き込みが可能になる。

以上のことから、アドレスカウンタ（１０３）よりのア
ドレスデータＡｎｌｌＳが０″から２８″まで変わると
き書き込み信号ＷＲが「０」になり、この″０″番地か
ら“２８”番地にＲＯＭ　（１０１）に書き込まれてい
る第１〜第３プログラムが１つのプログラムとしてこの
ＲＯＭ（１０１）より順次読み出され、各プロセッサ（
２００１）　〜（２００ｎ　）のマイクロプログラムメ
モリのアドレスデータ６口Ｒ３に従ったアドレスに書き
込まれる。

こうして、プログラムが各プロセッサ（２００＋　）〜
（２００ｎ　）に転送されるとともに、ＲＯＭ（１０２
）より各プロセンサ毎に第１〜第３プログラムのうち、
そのプロセッサで次に実行するプログラムのスタートア
ドレスが実行開始アドレスＣ８１〜Ｃ３ｎとして各個に
供給され、各プロセッサ（２００１）〜（２００ｎ　）
のレジスタにランチされる。第２図の例で言えば第１プ
ログラムの実行開始アドレスは″０″番地、第２プログ
ラムの実行開始アドレスは“６”番地、第３プ１１グラ
ムの実行開始アドレスは”１９２番地である。

そして、転送終了後に各プロセッサにおいてプログラム
実行すれば、その実行開始アドレスからプログラムが開
始する。すなわち、目的とするプログラムが実行される
ことになる。

なお、次に実行するプログラムが既に転送した複数のプ
ログラムの中のものであれば、前のプログラムの終了後
、実行開始アドレスのみを送り直すことによって各プロ
セッサで別のプログラムの実行ができる。

なお、プロセッサ毎に、複数のプログラムのかたまりを
１つのプログラムとして転送するようにしてもよいが、
第１図の例のようにすべてのプロセッサに同時に転送し
てしまうようにすれば転送回数は１回でよい。

もっとも、複数のプロセッサのそれぞれに異なるプログ
ラムを転送する場合には、１かたまりとして送るプログ
ラムの数が全プロセッサの数だけ必要となり、それだけ
転送に要する時間が長くなる。そこで、プロセッサの数
が多数である場合にはプログラム転送の必要なプロセッ
サにのみ、そのプロセッサと同数のプログラムを１かた
まりとしたものを、プロセッサ１個毎に順次転送した方
が全体の転送に要する時間が短くなる場合もある。

次にこの発明を画像処理装置に適用したより具体的な実
施例について説明する。

０２画像処理装置の説明 第３図はこの発明装置が適用されるビデオ画像処理装置
の全体の概要の一実施例を示ずもので、この例はデータ
処理の高速化を実現した例である。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下ＰＩＦと称す）（３０Ａ
）とアドレスの管理等のデータの流れの管理と処理のタ
イミング合わせを司るプロセッサの系（以下ＰＶＰと称
す）（３０１１）とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
５８−２１５Ｆ１１３号公報参照）。

したがって、この例の場合にはビデオデータ処理をリア
ルタイムで行うことが可能になるほどの高速処理ができ
る。

また、同図において（１０）は入出力部（以下１０Ｃと
称す）、（２０）はメモリ部（以下ＶＩＭと称す）で、
これば入力画像メモリ　（ＶＩＭＴＮ　）（２ＯＡ）と
出力画像ｊ−Ｆ−Ｉ）　（ＶＩＭＯ［ＩＴ）　　（２０
Ｂ　）　トからなる。（４０）は処理の実行、停止、プ
ログラム交換をコントロールする全体のコントローラと
してのプロセッサ（以下ＴＣと称す）である。

（５０）はホストのコンピュータで、ＴＣ（４０）から
各プロセッサに供給するプログラムはこのホストのコン
ピュータ（５０）から供給しておく。

ＴＣ（４０）ではそのプログラムを例えばＲＡＭにスト
アしておく。

１０Ｇ（１０）は前述と同様にビデオカメラやＶＴＲか
らのビデオ信号をＡ／Ｄ変換し、入力画像メモリ　（２
ＯＡ）に画像イメージで書き込み、また、処理後の画像
を出力画像メモリ　（２０Ｂ）から読み出し、Ｄ／Ａ変
換し、モニタ等に出力する。

この場合、このｌ０Ｃ（１０）に入出力可能な信号はＮ
ＴＳＣ方式あるいはＲ，Ｇ、ｎ方式のビデオ信号であり
、その方式のｔｈ定はＴＣ（４０）によりなされる。ま
た、１画素は例えば８ビツトのデータとされる。

ＶＴＭ（２０）は複数枚のフレームメモリ、例えば１２
枚の７６５Ｘ　５１２バイトのフレームメモリから構成
されている。この例の場合、これら１２枚のフレームメ
モリの使われ方は固定的ではなく、処理目的に応じ、あ
るいは処理対象画像に応じ、入力画像メモリ　（２〇八
）と出力画像メモリ　（２０Ｂ　）とに自由に割り当て
ることができるようにされている。また、メモリは２枚
１＆ｌｌにして使用され、一方が書き込み状態のとき、
他方より読み出しができるようにされて、ｌ０Ｃ（１０
）によるＶＩＭ（２０）の外部からの処理と、ＰＩＦ（
３０Ａ）及びＰＶＰ　（３０Ｂ　）　ニよルＶ　Ｉ　Ｍ
　（２０）　（Ｄ内部での処理が並行して行えるように
されている。

この場合において、このＶＴＭ（２０）の複数枚のフレ
ームメモリが、ｌ０Ｃ（１０）の支配下におかれるか、
　ＰＶＰ（３０１１）の支配下におかれるかの支配モー
ド信号はｌ０Ｃ（１０）より発生し、ＶＩＭ（２０）に
供給されている。

ＰＩＰ（３０Ａ）とＰＶＰ（３０Ｂ）は基本的には同じ
アーキテクチャで、制御部、演算部、メモリ部、入出力
ボートからなる独立のプロセッサで、それぞれ複数の単
位プロセッサからなるマルチプロセッサ構成とされ、主
として並列処理方式により処理の高速化が図られている
。

ＰＩＦ（３０八）は例えば６０枚のＰＩＦプロセッサと
数枚のサブのプロセッサを有し、ＶＩＭ（２０）よりの
画像データを加工又はこのＰＮＰ内部で画像データを生
成する。

Ｐ　Ｖ　Ｐ　（３０Ｂ　）は例えば３０枚はどのプロセ
ッサを有し、ＶＩＭ（２０）よりの画素データ０）ＦＴ
Ｐ（３０Ａ　）への割り当てや回収などＶＩＭ（２０）
より内側の画像データの流れをコントロールする。

すなわら、ＰＶＰ（３０Ｂ）ではＶＩＭ（２０）へのア
ドレスデータ及びコントロール信号を生成し、これらを
ＶｒＭ（２０）に供給するとともに、ＰＩＦ（３０Ａ）
の入出力コントロール信号や他のコント０一ル信号を生
成し、これらをＰＩＦ（３０Ａ）に供給する。

この画像データ処理としては常に入力画像メモリ　（２
０＾）の１枚のフレームよりのデータのみを処理して出
力画像メモリ　（２０Ｂ）にその処理後のデータを書き
込む場合のみのではなく、複数枚のフレームメモリより
の複数フレームにまたがるデータを用いて処理を行うこ
ともある。

そして、ＦＴＰ（３０＾）及びＰＶＰ（３０Ｂ）での演
算桁数は１６ビツトが標準で画像データ処理の演算処理
は１フレームの画像データは１フレ一ム以内の処理すな
わらリアルタイム処理ができるような処理速度が可能と
される。もっとも、１フレ一ム以上の処理時間を必要と
する処理もある。

この場合、Ｐ　Ｉ　Ｐ　（３０Ａ　）及びＰＶＰ（３０
Ｂ）による画像データ処理はフレームに同期して行われ
る。このため、Ｐ　Ｖ　Ｉ）　（３０Ｂ　）にはｌ０ｃ
（１０）よりフレームに同期した処理開始タイミング信
号ＰＳが供給される。この信号ＰＳは通常ハイレベルで
、処理開始タイミングになるとローレベルとなる。一方
、ＰＶＰ（３０Ｂ）からは１つの処理が終了したことを
示す信号ＯＫがｔｏｃ（１０）に供給される。この信号
ＯＫはｐｖｐ（３０Ｂ）のプロセッサのうち処理系のタ
イミング管理を司るこのＰＶＰ（３０Ｂ）の中核のプロ
セッサより処理が終わると出力される。処理開始タイミ
ング信号ＰＳは各フレームの１ライン目を示すフレーム
開始信号と処理終了信号ＯＫとからｌ０Ｃ（１０）にお
いて生成する。

リアルタイムで処理をなす場合には、信号ＯＫは各フレ
ームの終りで必ず得られるため、信号ＰＳはフレーム開
始信号ＦＬと同じ信号になる。

一方、処理時間が１フレームより長い場合には、信号Ｐ
Ｓはフレーム周期とはならず、信号ＯＫが出た次のフレ
ームの始めで得られる。

そして、ｌ０Ｃ（１０）からの処理開始タイミング信号
ＰＳがローレベルになったことをＰＶＰ（３０Ｂ）の中
核のプロセッサがプログラム的に検出すると、このプロ
セッサが走り出し、他のプロセッサ（Ｐ　Ｉ　Ｆも含む
）にプログラムによりタイ１日 ミング信号を出して、ＶＩＭ（２０）にアドレスを供給
し、ＶＩＭ（２０）よりの画像データを読み出してＰＩ
Ｆ（３０Ａ）にて加工処理を行う。そして、処理が終わ
ると信号ＯＫを出力して停止し、次の処理開始タイミン
グ信号ＰＳを待つ。

この場合、同期信号やバースト信号は除かれた画像信号
部分のみが処理対象とされており、ＶＩＭ（２０）から
読み出されたデータは同期信号やバースト信号は含んで
いない。このため、この出力回路（１５）では同期信号
、バースト信号、垂直ブランキング信号を生成するＲＯ
Ｍを内蔵しており、ＮＴＳＣ信号の場合、ＶｒＭＯＵＴ
　（２０Ｂ　）からのデータを（必要なら組みかえて）
これら同期信号、バースト信号、垂直ブランキング信号
とともにＤ／Ａコンバータ（１６）に送る。

また、３原色信号である場合にも、外部同期信号が必要
であり、これもこの回路（１５）で生成され、モニター
等に供給されるようにされている。

Ｇ３モード切換の−Ｑ明 以−ヒのようなマルチプロセッサによる並列処理システ
ムにおいて、ＴＣ（４０）が以下に述べるように３つの
モードにより総合的に管理することにより、矛盾なく処
理実行、停止、プログラム交換ができるようにされてい
る。

第４図はＰＩＦ（３０Ａ）又はＰＶＰ（３０Ｂ）（７）
複数のプロセッサのうちの１つのプロセッサの制御部と
、ＴＣ（４０）との間の接続関係を示すもので、プログ
ラム交換されるすべてのプロセッサについて同様の構成
となる。

すなわち、同図において、ＴＣ（４０）以外はプロセッ
サの制御部の構成の一例を示し、（６０）はマイクプロ
グラムコントローラ、（６１）〜（６４）はマイクロプ
ログラムメモリである。マイクロプログラムコントロー
ラ（６０）からはマイクロプログラムメモリ　（６１）
〜（６４）のアドレスを発生する。

マイクロプログラムメモリ　（６１）からは、マイクロ
プログラムコントローラ（６０）の複数のインストラク
ションのうちの１つを選択するインストラクションピッ
トが得られ、これがレジスタ（６５）を介してコントロ
ーラ（６０）のインストラクション端子夏に供給される
。

この場合、インストラクションビットは例えば４ビツト
で１６通りのインストラクションをこのコントローラ（
６０）は有する。

また、（６６）は選択器で、これには所望の１ビツトの
情報が複数個供給され、マイクロプログラムメモリ（６
２）より読み出された情報によってそのうちの１つが選
択される。この選択器（６６）よりの１ビツトの情報は
プログラムコントローラ（６０）にコンディションコー
ドとして供給され、次のアドレスとして、１個歩進じた
ものか、ダイレクト入力端りに供給されるアドレスか、
その他のアドレスかを選択する情報とされる。

マイクロプログラムメモリ　（６３）からは、例えば「
ｇｏｔｏ文」の行き先のアドレスの情報や、Ｄ。

ループの回数等の情報が得られ、これはレジスタ（６７
１）にラッチされる。

マイクロプログラムメモリ　（６４）からはマイク０イ
ンストラクシヨンの情報が得られ、これはレジスタ（６
８）を介してこのプロセッサの演算部に与えられる。

このマイクロプログラムコントローラ（６０）は３つの
イネーブル信号ＰＬ、ＶｔＩＣＴ、ＭＡＰのうちの１つ
をインストラクションビットに応じてイネーブルとする
ようにされている。したがって、インストラクションビ
ットによりレジスタ（６７１）〜（６’ｈ）のうちの１
つがイネーブルになり、そのレジスタにラッチされてい
たアドレスがダイレクト入力となる。殆どのインストラ
クションでは信号ＰＩ、がイネーブルニなり、信号ＶＩ
ＩＩＣＴ、ＭＡＰがイネーブルになるのは特定のインス
トラクションのみである。しかも、そのインストラクシ
ョンビットの状態において、ダイレクト入力を選択する
かどうかは選択器（６６）よりのコンディションコード
による。

また、このマイクロプログラムコントローラ（６０）は
レジスタ（６５）よりの４ビツトのインストラクション
ビットが（００００）　ノとき、（ＪＵＭＰ　Ｚｌ！Ｒ
Ｏ）という命令になりこのマイクロプログラムコン（・
ローラ（６０）よりはコンディシランコードに関係なく
常にスタートアドレスである０番地が出力される状態と
なる。

一方、ＴＣ（４０）はマイクＩ−１プログラムメモリ（
６１）〜（６４）に供給するプログラムがストアされる
ＲＡＭ　（４０１）と、そノアドレス発生器（，１０２
）を有する。

また、実行モード、リセット（停止）モード、プログラ
ム交換モードの３つのモード実現するための２ビツトの
モード信号ＭＡ及びＭＢを生成するモード信号生成手段
（４０３）が設けられるとともに、プログラム交換モー
ドのとき、マイクロプログラムメモリ　（６Ｉ）〜（６
４）に対するプログラム書き込み信号を発生する書き込
み信号発生手段（４０４）が設けられる。

モード信号生成手段（４０３）は例えば第５図のように
形成される。

すなわち、スイッチＳＷＡ及びＳＷＢは操作行によって
切り換えられるスイッチで、それぞれその一方の端子Ａ
に正の直流電圧が与えられ、他方の端子Ｂは接地されて
いる。そして、スイッチＳＷＡに得られる信号ａはオア
ゲート（４０Ｂ）の一方の入力端に供給される。また、
スイッチＳＷＢに得られる信号すはモード信号ＭＢとし
て導出されるとともにオアゲート（４０８）の他方の入
力端に供給される。そして、オアゲート（４０Ｂ）より
モード信号ＭＡが導出される。

この場合、この２ビツトのモード信号ＭＡ及びＭＢによ
り次のようにモードが設定される。

〔表　１〕 すなわち、スイッチＳＷＢが端子Ａ側に切り換えられる
ときはスイッチＳＷＡの状態にかかわらず実行モード、
スイッチＳＷＡが端子Ａ側に切り換えられ、スイッチＳ
ＷＢが端子Ｂ側に切り換えられるとリセットモード、さ
らにスイッチＳＷＢがＢ側に切り換えられ、かつスイッ
チＳＷＡも端子Ｂ側に切り換えられるとプログラム交換
モードとなる。

上記の〔表１〕から明らかなように、信号ＭＢが「０」
になるときはプログラムの実行を停止し、「１」になっ
たら実行可能となる。したがって、このモード信号ＭＢ
はりセット（停止Ｆ）信号として意味づけられる。

一方、信号ＭＡが１０」になるときがプログラム交換が
可能となる。したがって、このモード信号ＭＡはチェン
ジ信号として意味づけられる。

この２つのモード信号ＭＡ、ＭＢによって次のように各
モードが現出される。

すなわち、（７０）はマイクロプログラムメモリ（６１
）〜（６４）に対するアドレスを、マイクロプログラム
コントローラ（６０）からのアドレスと、ＴＣ（４０）
からのアドレスとを選択するためのセレクタで、そのセ
レクト信号として信号ＭＡが供給され、この信号ＭＡが
「１」のときマイクロプログラムコントローラ（６ｏ）
よりのアドレスを、この信号ＭＡが「０」のときＴＣ（
４０）よりのアドレスを、それぞれ選択する。

また、（７１）は書き込み信号ＷＲをゲートするゲート
回路で、信号ＭＡがそのゲート信号とされ、これが「０
」のときゲート開とされて、マイクロプログラムメモリ
（６１）〜（６４）の各書き込みイネーブル端子に信号
ＷＲが供給される。

各マイクロプログラムメモリ　（６１）〜（６４）は、
その書き込みイネーブル端子に「０」が供給されるとき
書き込み可能状態となる。

さらに、信号ＭＢはレジスタ（６５）のリセット端子に
供給され、これが「０」のときレジスタ（６５）　はリ
セットされる。

ＴＣ（４０）においてはモード信号ＭＡ、ＭＢの状態を
ロード制御部（４００）が監視し、各モードに応じて、
このＴＣ（４０）内の処理をコントロールするようにさ
れている。

Ｇ４プログラム実行モードの説明 このとき、モード信号ＭＡは「１」であるので、セレク
タ（７０）からはマイクロプログラムコントローラ（６
０）よりのアドレスが得られ、これはレジスタ（６９）
を介して１クロック分遅らされて各マイクロプログラム
メモリ　（６１）〜（６４）に供給される。また、オア
ゲート（７１）の出力は信号ＭＡが「１」であるので常
に「１」となり、メモリ　（６１）〜（６４）は書き込
みイネーブルにならない。

さらに、モード信号ＭＢがｒｌＪであるので、レジスタ
（６５）はリセットされず、マイクロプログラムメモリ
　（６１）より読み出されたデータがこのレジスタ（６
５）でｌクロック分遅らされてマイクロプログラムコン
トローラ（６０）のインストラクション端子に供給され
、プログラムが実行される。このとき、マイクロプログ
ラムメモリ　（６４）よりはマイクロインストラクショ
ンが読み出され、レジスタ（６８）でｌクロック分遅ら
されて演剪部に供給される。

この実行モードにおいて、プログラムコントローラ（６
０）とマイクロプログラムメモリ　（６１）〜（６４）
との間に１つのレジスタ（６９）、マイクロプログラム
メモリ　（６１）〜（６３）の出力側とプログラムコン
トローラ（６０）との間に１つのレジスタ（６５）　、
　　（６１１）　　（選択器（６６）の入力にはレジス
タが在る）というように２つのパイプラインレジスタを
はさんでいる。これによってクロックサイクルを短くす
ることができる。

すなわち、この例の画像処理装置は、マルチプロセッサ
による並列処理方式を主として採用するが、上記のよう
にパイプライン処理方式をも一部取り入れてより処理の
高速化が図られている。

Ｇ６プログラム交換モードの説明 このとき、モード信号ＭＢは「０」であるので、レジス
タ（６５）はリセットされ、プログラムコントローラ（
６０）のインストラクション端子には（００００）が供
給されるので、このプログラムコンｌ−ローラ（６０）
よりのアドレスは常に０が出力し続け、停止している。

つまり、ＰＩＰ（３０＾）及び（３０Ｂ）のすべての処
理系プロセッサのプログラムアドレスがｒＯＪで、プロ
グラム停止の状態にある。

一方、モード信号ＭＡも「０」であるので、セレクタ（
７０）はＴＣ（４０）のアドレス発生器（４０２”）よ
りのアドレスを選択する状態になる。

すなわち、このプログラム交換モードではすべてのプロ
セッサのマイクロプログラムメモリは完全にＴＣ（４０
）に支配される。なお、この場合、プログラムコントロ
ーラ（６０）の出力イネーブル端子に信号ＭＡを供給し
て、このプログラムコントローラ（６０）の出力バッフ
ァをオフとしておくようにしてもよい。

そして、このプログラム交換のモードにおいては、ＴＣ
（４０）のプログラム交換のプログラムに従って、ロー
ド制御部（４００）の命令に従いアドレス発生器（４０
２）よりＲＡＭ（４０１）にアドレスが与えられて、マ
イクロプログラムメモリ（６１）〜（６４）に送るプロ
グラムデータがこのＲＡＭ（４０１）より読み出される
。これとともに書き込み信号発生手段（４０４）よりの
書き込み信号ＷＲが「０」になり、モード信号ＭＡが「
０」であるので、オアゲート（７１）の出力もｒＯＪに
なるためマイクロプログラムメモリ　（６１）〜（６４
）は書き込み可能状態となる。

したがって、ＲＡＭ（４０１）よりのプログラムデータ
がアドレス発生手段（４０２’）よりのアドレスに従っ
てマイクロプログラムメモリ　（６１）〜（６４）に順
次書き込まれてプログラム交換がなされる。

この例では、このプログラム交換は複数のプロセッサの
１つ毎に順次なされる。

すなわち、ＴＣ（４Ｇ）にはプロセッサ選択信号がスト
アされているＲＯＭ（４０５）が設けられており、この
ＲＯＭ（４０５）よりプログラム交換時、ロード制御部
（４００）よりの命令によりプロセッサ選択信号が読み
出される。そして、このプロセッサ選択信号がデコーダ
（４０６）でデコードされて、選択されるプロセッサに
対する選択信号ＳＥＬのみが「０」になり、他は「１」
となる。この選択信号ＳＥＬはオアゲー）　（７１）に
供給されておリ、この選択信号Ｓ　Ｅ　Ｌが［０１にな
っているプロセッサのマイクロプログラムメモリ　（６
１）〜（６４）のみが書き込み可能状態とされ、プログ
ラムの書き換えがなされる。

１つのプロセッサのマイクロプログラムメモリへの書き
換えが終わると、ＲＯＭ（４０５）から次のプロセッサ
のプロセッサ選択信号が発生し、そのプロセッサの選択
信号Ｓ　Ｒｒ、が「０」になり、同様にしてこのプロセ
ッサのプログラム交換がされる。すべてのプロセッサの
プログラムを交換するときはこれがプロセッサの数だけ
繰り返えされることになる。

そして、この場合、各プロセッサに送るプログラムが複
数ある場合、あるいは、各プロセッサに送るプログラム
が異なる複数のものである場合、これら複数のプログラ
ムを１つのプログラムとみなして各プロセッサに書き込
むようにする。そして、そのプロセンサ毎において次に
実行すべきプログラムはその実行開始アドレスを各プロ
セッサに与えることにより指定してやるようにする。

その実行開始アドレスはＲＡＭ（４０７）より得られ、
各プロセッサのレジスタ（６７３）に供給される。そし
てこのレジスタ（６７３）のラッチ信号として前記の選
択信号ＳＥＬが供給され、この選択信号ＳＥＬが「０」
から「１」になるタイミングでそのときの実行開始アド
レスがラッチされる。

このレジスタ（６７３）はマイクロプログラムコントロ
ーラ（６０）よりのイネーブル信号ＭＡＰによりイネー
ブルになり、そのラッチデータがダイレクト入力端りに
供給されるが、前述の実行モード時において、プログラ
ムスタートするとき、このレジスタ（６７３）よりのア
ドレスがプログラムコントローラ（６０）に取り込まれ
て、このアドレスからプログラムコントローラ（６０）
よりアドレスが発生するようにされている。

こうして、１つのプロセッサにはプログラムとその実行
開始アドレスが順次送られる。

なお、ＲＡＭ（４０７）の各プロセッサ毎の実行開始ア
ドレスはホストコンピュータ（５０）より予め与えられ
る。

前述もしたように、このプログラム交換モードではマイ
クロプログラムコントローラ（６０）はアドレス０番地
を出し続け、停止状態にある。

Ｇ６リセット（停止）モードの説明 このときは、モード信号ＭＡ＝１．ＭＢ＝０であるので
、各プロセッサのセレクタ（７０）からはプログラムコ
ントローラ（６０）よりのアドレスが選択されるが、レ
ジスタ（６５）が信号ＭＢによりリセット状態であるの
で、このプログラムコントローラ（６０）からはアドレ
スＯ番地が出続け、すべてのプロセッサではプログラム
実行停止の状態となる。

信号ＭＡが「１」であるから、マイクロプログラムメモ
リ（６１）〜（６４）に「０」になる書き込み信号は与
えられない。

そして、このリセットモードにおいて各プロセッサのマ
イクロプログラムメモリに予め書き込まれている複数の
プログラムのうちの次に実行したいプログラムの開始ア
ドレスが指定し直される。

すなわち、これはプログラム交換時と同様にＲＯＭ（４
０５）よりプロセッサ選択信号が順次出力されるととも
にＲＡＭ（４０７）より実行開始アドレスがプロセッサ
毎に順次出力され、順次各プロセッサのレジスタ（６７
３）に、信号ＳＥＬによって実行開始アドレスがラッチ
される。

したがって、次に実行モードに移れば、各プロセッサで
は新たに設定し直された実行開始アドレスからプログラ
ムが実行されることになる。つまり、新たなプログラム
を転送することなく、別のプログラムが各プロセッサで
実行できることになる。

Ｇ？　ＴＣ（４０）の処理の流れの説明以上の３つのモ
ードはＴＣ（４０）のプロセッサのプログラムによって
コントロールされる。

第６図はそのＴＣ（４０）における処理のフローチャー
トである。

すなわち、先ず、ステップ（３０１）でリセット信号Ｍ
Ｂの状態が判別される。そして、信号ＭＢ＝１のときは
、第５図から明らがなように信号ＭＡ＝１であるのでプ
ログラム実行モードであり、ＴＣ（４０）ではこのステ
ップ（３０１）を続けることになる。

そして、信号ＭＢ＝０になると、このステップ（３０１
）からステップ（３０２）　ニ進み、信号ＭＡの状態が
判別される。

信号ＭＡ＝１であればリセントモードであり、前述した
ように全プロセッサのプログラムコントローラ（６０）
はアドレス０を出し続け、プログラム実行停止となる。

そして、このときステップ（３０３）に進み、全プロセ
ッサに順次開始アドレスが供給される。そして、ステッ
プ（３０１）に戻る。

一方、ステップ（３０２）において信号ＭＡ＝０であれ
ば、信号ＭＢ＝０であるのでプログラム交換モードとな
り、ステップ（３０４）に進み、ＴＣ（４０）のＲＯＭ
　（４０５）　ニＯをロードして最初のプロセッサを指
定し、ステップ［３０５）でプログラムをそのプロセッ
サに転送する。次にステップ〔３０６〕ニ進み、ＲＯＭ
（４０５）を１つ進ませる。

次にステップ（３０７）でプログラムの転送がすべての
プロセッサに対し終了、あるいは転送の必要なプじ１セ
ツサへの転送が終了したかどうか判別され、終了してい
なければステップ（３０５）に戻り、次のプロセッサへ
のプログラム転送がステップ（３０６）でなされる。

このステップ（３０５）〜（３０７）が、最大、プロセ
ッサの数だけくり返えされる。

そして、ステップ［３０７）でプログラムの転送が終了
したと判別されると、ステップ（３０Ｂ　）に進み、信
号ＭＡの状態が判別される。信号ＭＡ＝０であればこの
ステップ（３０８）がくり返えされプログラム交換モー
ドが保持されることになる。

信号ＭＡ＝１になるとプログラム交換モードを脱したこ
とになり、ステップ（３０１）に戻る。

なお、以上はマルチプロセッサの例として説明したがこ
の発明は１つのプロセッサをモードコントロールする場
合にも適用できることは言うまでもない。

Ｇ なお、以上はこの発明装置をビデオ信号処理に適用した
場合であるが、オーディオ信号や他の情報信号をデジタ
ル処理する場合にも、単位時間分毎にメモリにストアし
て、その単位時間分の信号毎に処理するものであるので
、この発明はこれらビデオ信号以外の情報信号処理にも
適用可能であることはもちろんである。

Ｈ発明の効果 以上のようにこの発明によれば、複数個のプログラムを
１つのプログラムと見なして１回で転送するとともに各
プログラムの実行開始アドレスを別個に送ることにより
、複数回分のプログラムの転送が１回で済み、短時間の
所要時間で転送できる。

また、複数の異なったプログラムを選択コントロールな
く、複数のプロセッサに転送することができるので転送
の回路が小規模になるものである。

【図面の簡単な説明】

第１図はこの発明の一例のブロック図、第２図はその説
明のための図、第３ＦＩ！Ｊはこの発明が通用された画
像処理装置の一例のブロック図、第４図はその要部の一
例のブロック図、第５図は第４図の一部の構成の一例を
示す図、第６図はモードコントロールのフロチャートを
示す図、第７図はビデオ画像処理装置の一例のブロック
図である。 （１００）はプログラム供給部、（１０１）は複数のプ
ログラムの入ったＲＯＭ、（１０２）は各プログラムの
実行開始アドレスの入ったＲＯＭ、（２００１）〜（２
０Ｏｎ　）は処理用プロセッサである。 第７図 第６図

Claims (1)

【特許請求の範囲】
1. プログラムで動作するプロセッサに、プログラム供給部
   により複数の異なるプログラムを供給するに当たって、
   上記複数の異なるプログラムを全体で１つのプログラム
   とみなして上記プロセッサに１回の転送で供給するとと
   もに、上記複数の異なるプログラムのうちの１つのプロ
   グラムの実行開始アドレスを上記プロセッサに供給する
   ようにしたプログラム転送方式。