JPS62118479A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数のザブシステムを協副させて１つの処理
を行なう例えば画像処理装置等の情報処理システムに関
し、特にその複数のサブシステムのタイミング管理のた
めの技術に関する。

〔発明の概要〕

この発明は、複数のサブシステムの処理開始タイミング
をタイミング管理システムによりコントロールする装置
において、この管理システムよりのタイミング信号は時
系列信号として複数のサブシステムに対し共通の伝送路
を介して供給し、一方、各サブシステムでは送られてき
たタイミング信号に対して異なるデコード処理をなして
各サブシステム毎に独自の開始タイミングを有すること
ができるようにしたもので、伝送路かに本複数のサブシ
ステムに対し共通になる等、少量のノ＼−ドウエアで複
数のサブシステムに別々の処理タイミングを与えること
ができるものである。

〔従来の技術〕

ビデオ画像処理システムが種々提案されている（例えば
、特開昭５８−２１５８１３号公報参照）。

第６図はこのビデオｉｉｌ像処理システムの一例を示す
ものである。すなわち、これは同図に示すように入出力
部（１１と、メモリ部（２）と、データ処理部（３）と
から構成されている。

人出力部ｆｉｌは、例えばビデオカメラ（４）よりのビ
デオ信号をＡ／Ｄ変換してデジタル画像データとし、こ
れをメモリ１ｌｌｌ　ｆ２１に慴き込み、また、このメ
モリ部（２）より処理された画像データを読み出し、こ
れをＤ／Ａ変換して゛ｒナログビデオ信号に戻し、これ
を例えばＶ　Ｔ　Ｒ＋［ｉｌに記録したり、モニタ受像
機（６）に供給してビデオ画像をモニタできるようにす
る。

データ処理部（３）はメモリ部（２）にアドレスを与え
、ストアされた画像データを読み出してこれに種々の加
工処理を加え、その処理後のデータを再びメモリ部（２
）に書き込む処理を行う。

メモリ部（２）は画像のまとまり、すなわち１フイール
ドあるいはｌフレーム分の容量を有する複数枚のフィー
ルドメモリあるいはフレームメモリを有する。

入出力部（１１よりメモリ部（２）への書き込み及び読
み出しはその画像のまとまりである１フイールドあるい
は１フレ一ム単位でなされる。

一方、データ処理部（３）はメモリ部（２）にストアさ
れている画像データのうち必要なものを読み出して処理
し、処理後のデータを再びメモリ部（２）に書込む。し
たがって、１フイールドあるいは１フレームの画像デー
タのまとまりの１つについて、そのうちのすべての画素
データを読み出して加工処理する場合もあるが、複数枚
のフィールドあるいはフレームメモリよりの複数フィー
ルドあるいは複数フレームにわたるデータから必要とす
る画像データのみを読み出してそれらを加工処理して１
フイールドあるいは１フレームのデータを作成し、その
処理後のデータを１枚のフィールドあるいはフレームメ
モリに書き込むようにする場合もある。

ところで、データ処理部（３）としてはコンピュータ処
理を行なう画像プロセッサが用いられる。この場合に、
画像データを高速に処理するための手法として、２次元
的に規則正しく配列されたデータである画像データの特
質を利用して、同一の構成を持つ単位プロセッサを複数
個並列に並べ、同時に動作させる方式が用いられる（計
算機アーキテクチャ５８−３．１９Ｂ５．６．２１参照
）。

このように複数のサブシステムを協開させて１つの処理
を行おうとするシステムでは各プロセッサの処理開始や
処理分岐を指丞する動作タイミングを正確に管理する必
要がある。

この場合に、複数のプロセッサを全く同じ動作タイミン
グで制御できる場合だけでなく、各プロセッサを若干の
時間ずつずらしてスタートさせる等異なった動作タイミ
ングとする必要がある場合も多々ある。そこで、このタ
イミング管理の方法としては、第７図に示すように一つ
のタイミング管理システム（１００）より各サブシステ
ム（１０１）（１０２）　　（１０３”）　　（１０４
）　　・・・に独立に動作タイミング信号ＳＴｔ　、　
Ｓｉ２　、　Ｓｉ３　、　Ｓｉ４　　・・・を送って独
立にタイミングコント１：Ｉ−ルするのがｆｆ１ｌｌｌ
である。

〔発明が解決しようとする問題＋：、０ところで、第７
図のようにサブシステムのそれぞれを独立にタイミング
：１ンロ：１−ルする方式の場合には、タイミング制御
線がサブシステムの数だけ必要になり、タイミング管理
システム（１００）が大がかりなものとなってしまう不
都合がある。

〔問題点を解決するための手段〕

この発明は、複数のサブシステムに対して共通のタイミ
ング制御線を用いてタイミングコントロールができるよ
うにしたもので、第１図はその概要を示すブロック図で
ある。

すなわち、この発明においては、タイミング管理システ
ム（２００）より共通の伝送路（３００）を介して、タ
イミング信号ＴＳを時系列信号として各サブシステム（
２０１）　　（２０２）　　（２０３）（２０４）・・
・に供給する。

サブシステム（２０１）　　（２０２）　　（２０３’
）　　（２０４”）・・・はそれぞれ独自のデコーダを
有し、タイミング信号ＴＳについて各サブシステム（２
０１）（２０２）（２０３）　　（２０４）　　・・・
で独自のタイミング信号検出をなす。

〔作用〕

管理システム（２００）よりｒ１ピッ１−並列（ｎは１
以上の整数）の時系列タイミング信Ｊづ−ＴＳとして第
２図に示ずような八、　　Ｉｉ、　　Ｃ・・・と順次変
わる時系列信号が送出される場合を考える。

この時系列信号にλ１し、Ｖ・ブシステム（２０１）は
、（Ａ、Ｂ、Ｃ）と続く信号を検出したとき動作タイミ
ング信号ＴＰ、を発生するデコード処理をするとすると
、サブシステム（２０１）では第２図に示すように管理
システム（２（１０）が時系列タイミング信号ＴＳとし
て八、　　＋３．　　Ｃまで送出した時点でこれを検出
して動作タイミングパルスＴＰ＋　を発生し、処理開始
あるいは処理分岐等の指示が与えられる。

また、サブシステム（２０２）でば（Ａ、Ｂ、Ｃ。

Ｄ〕と続く信号を検出したとき動作タイミング信号を発
生するデコード処理をするとすれば、同様にしてサブシ
ステム（２０２）では第２図に示すように管理システム
（２００）より信号ＴＳとしてＡ。

Ｂ、Ｃ，Ｄまで送出した時Ｊｊ１でこれを検出して動作
タイミング信号ＴＰ２を発生し、処理開始あるいは処理
分岐等の指示が与えられる。

さらに、サブシステム（２Ｑ３）は、ＣＦ、Ｇ。

Ｈ）と続く信号を検出したとき動作タイミング信号ＴＰ
３を発生ずるデコード処理をなすとすれば、このザブシ
ステム（２０３）では、第２図に示すようにタイミング
信号ＴＳがＡ、Ｂ、Ｃ，Ｄ、Ｆ、。

Ｆ、Ｇ、Ｈまで送出された時点でその動作タイミング信
号ＴＰ３を発生し、処理開始等の指示が与えられること
になる。

〔実施例〕

第３図はこの発明装置を前述のようなビデオ画像処理に
適用した場合の一実施例である。この例のビデオ画像処
理装置は、特に、よりデータ処理の曲速化を実現したも
のである。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下ＰＩＦと称す）（３０Ａ
）とアドレスの管理等のデータの流れの管理と処理のタ
イミング合わせを司るプロセッサの系（以−Ｆ　Ｐ　Ｖ
　Ｉ）と称す）（３０１１）とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、ごのように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
５）１２１５８１３号公報参照）。

したがって、この例の場合にはビデオデータ処理をリア
ルタイムで行うことが可能になるほどの晶速処理ができ
る。

また、同図において（１０）は入出力部（以ト１０Ｇと
称す）、（２０）　４；ｌ：メモリ部（以下ＶＩＭと称
す）で、これは人力画像メモリ　（ＶＩＭＩＮ　）（２
〇八）と出力画像メ％リ　（ＶＩＭＯＩＩＴ）　　（２
０１１）とからなる。（４０）は処理の実行、停止にを
コントロールするプロセッサ（以下ＴＣと称す）である
。

ｒｏｃ（１０）は前述と同様にビデオカメラやＶＴＲか
らのビデオ信号をＡ／１〕変換し、入力画像メモリ　（
２０＾）に画像イメージで書き込み、また、処理後の画
像を出力画像メモリ　（２０Ｂ）から読み出し、Ｄ／Ａ
変換し、モニタ等に出力する。

この場合、このｌ０Ｃ（１０）に入出力可能な信号はＮ
ＴＳＣ方式あるいはＲ，Ｇ、Ｂ方式のビデオ信号であり
、その方式の指定はＴＣ（４０）によりなされる。

また、１画素は例えば８ビツトのデータとされる。

ＶＩＭ（２０）は複数枚のフレームメモリ、例えば１２
枚の７５６ｘ　５１２バイトのフレームメモリから構成
されているが、この例の場合、これら１２枚のフレーム
メモリの使われ方は固定的ではなく、処理目的に応じ、
あるいは処理対象画像に応じ、入力画像メモリ　（２０
＾）と出力画像メモリ　（２０Ｂ）とに自由に割り当て
ることができるようにされている。

また、メモリは２枚１組にして使用され、一方が書き込
み状態のとき、他方より読み出しができるようにされて
、ｌ０Ｃ（１０）によるＶＩＭ（２０）の外部カラノ処
理と、ＰＩＰ（３０Ａ）及びＰＶＰ（３０Ｂ）によるＶ
ＩＭ（２０）の内部での処理が並行して行えるようにさ
れている。この場合において、このＶ　Ｉ　Ｍ　（２（
＋）の複数枚のフレコノ、メモリが、ｌ０Ｃ（１０）の
支配下におかれるか、Ｐ　Ｖ　Ｐ（３０Ｂ）の支配下に
おかれるかの支配モード信号はｌ０Ｃ（１０）より発４
１−シ、ＶＩＭ（２０）に供給されている。

ＰＩＦ（３０Ａ）とＰＶＰ（３０１１）は基本的には同
じアーキテクチャで、制御部、演算部、メモリ部、入出
力ボートからなる独立のプロセソＪ・がらなり、それぞ
れ複数のｆｉ１位プコプロセッサなるマルチプロセンサ
構成とされ、土として並列処理方式により処理の四速化
が図られている。

ＰＩＦ（３０＾）は例えば６０枚のＰＩＦプロセッサと
数枚のサブのプロセッサを有し、ＶＩＭ（２０）よりの
画像データを加工し又は内部で画像データを生成する。

このＰ　Ｉ　Ｆ　（３０八）のクロックはＴＣ（４０）
より供給される。

ＰＶＰ（３０Ｂ）は３０枚はどのプロセッサを有し、Ｖ
ＩＭ（２０）よりの画素データのＰＩＦ（３０八）への
割り当てや回収などＶＩＭ（２０）より内側の画像デー
タの流れをコントロールする。

すなわち、ＰＶＰ（３０Ｂ）ではＶＩＭ（２０）へのア
ドレスデータ及びコントロール信号を生成し、これらを
ＶＩＭ（２０）に供給するとともに、ＰＩＦ（３０Ａ　
）の入出力コントロール信号や他のコントロール信号を
生成し、これらをＰＩＦ（３０Ａ）に供給する。

この画像データ処理としては當に人力画像メモリ　（２
０＾）の１枚のフレームよりのデータのみを処理して出
力画像メモリ　（２０Ｂ）にその処理後のデータを書き
込む場合のみのではなく、複数枚のフレームメモリより
の複数フレームにまたがるデータを用いて処理を行うこ
ともある。

そして、ＰＩＦ（３０Ａ）及びＰＶＰ（３０Ｂ＞での演
算桁数は１６ビツトが標準で、画像データ処理の演算処
理は１フレームの画像データは１フレ一ム以内の処理す
なわちリアルタイム処理ができるような処理速度が司能
とされる。もっとも、１フレ一ム以上の処理時間を必要
とする処理もある。

この場合、ＰＩＦ（３０八）及びＰＶＰ（３０Ｂ）によ
る画像データ処理はフレームに同期して行われる。コノ
ため、Ｐ　Ｖ　Ｐ　（３０１１）にはｌ０Ｃ（１０）よ
りフレームに同期した処理開始タイミング信号ＰＳ（処
理開始とするときローレベルとなる）が供給される。一
方、ｐｖｐ（３０Ｂ）からは１つの処理が終了したこと
を不ず信号ＯＫがｌ０Ｃ（１０）に供給される。

信号ＰＳはリアルタイム処理（１フレームのデータを１
／３０秒で処理）の場合には各フレームの始めの時点で
得られ、それ以外のときは信号ＯＫが出た次のフレーム
の始め及びユーザにより指定されたフレームの始めの時
点で得られる。

信号ＯＫはＰＶＰ（３０ｎ）のプロセッサのうち処理系
のタイミング管理をｕするこのＰＶＰ（３０Ｂ）の中核
のプロセッサより処理が終わると出力される。

すなわち、このＰ　Ｖ　Ｐ　（３００）の中核のプロセ
ッサではｌ０Ｃ（１０）からの処理開始タイミング信号
ＰＳがローレベルになったことをプログラム的に検出す
る。そして、信号１）　Ｓがｒ、ｌ−レベルになったこ
とを検出すると、このプロセッサが走り出し、ＰＶＰ（
３０Ｂ）内の他のプロセッサ及びｐｔｐ（３０Ｂ）に対
し、プログラムによりタイミング信号ＴＳを出して、Ｖ
ＴＭ（２０）にアドレスを供給し、ＶＩＭ（２０）より
画像データを読み出してＰＩＦ（３０Ｍ）にて加工処理
を行う。

第４図はこのタイミング管理部分のブロック図で、前述
したようにＰＶＰ（３０Ｂ）内にその中核のプロセッサ
としてタイミング管理プロセッサ（５０）が設けられる
。そして、このプロセッサ（５０）に対しｒＯｃ（１０
）より処理開始タイミング信号ＰＳが供給され、また、
このプロセッサ（５０）よりｌ０Ｃ（１０）に処理終了
信号ＯＫが送出される。

そして、このプロセッサ（５０）からは処理開始タイミ
ング信号ＰＳがローレベルになったことを検出すると、
タイミング信号ＴＳとして１ビット幅の時系列信号をこ
のＰＶＰ（３０Ｂ）内の他のプロセッサ（５１）　　（
５２）　　（５３）に送出するとともにＰＩＦ（３０八
）のプロセッサ（６１）　　（６２）　　・・・（６６
）に送出する。この場合、ＰＩＰ（３０Ａ）内の６０枚
のプロセッサは】０枚ずつまとめられて制御されるよう
にされている。

各プロセッサ（５１）　　（５２）　　（５３）及び（
６１）〜（６６）にはこのタイミング（Ｉ！Ｌ号ＴＳに
対するデコーダが設けられる。

第５図はこのデコーダの一例で、シソ！・レジスフ（７
４）と、ビットパターン設定器（７２）と、比較器（７
３）とからなる。

シフトレジスタ（７１）は管理プロセッサ（５ｏ）より
のタイミング信号ＴＳを順次取り込む。この場合、この
シフトレジスタ（７１）のシフトクロックはタイミング
信号ＴＳの送出タイミングクロックと同期したもの、あ
るいは送出タイミングクロックより高い周波数のクロッ
クが用いられる。

タイミング信号ＴＳは送出タイミングクロックニヨって
１ビツトずつ順次送出されるがそのうちの例えば５ビツ
ト長のビットパターンが１ビツト長ずつ順次シフトされ
てゆく状態でこのシフトレジスタ（７１）に取り込まれ
る。

ピントパターン設定器（７２）にはそのプロセソす毎に
特定のビットパターンが設定される。

比較器（７３）はシフトレジスタ（７１）に取り込まれ
たタイミング信号ＴＳの５ビツト長のビットパターンと
設定器（７２）の５ビツトのビットパターンとを比較し
、両者が一致したとき、これよりこのデコーダが設置さ
れるプロセッサの動作タイミング信号ＴＰがこの比較器
（７３）より得られる。

今、例えば設定器（７２）に設定されたビットパターン
が（１０００１）であるとすれば、送出クロックの１ク
ロツク毎に変わるシフトレジスタ（７１）のビットパタ
ーンがｃｉｏｏｏｔ　）になったタイミングで比較器（
７３）より動作タイミング信号ＴＰが発生ずる。

したがって、各プロセッサ（５１）　　（５２）　　（
５３）及び（６１）〜（６６）に設けられるデコーダの
ビットパターン設定器（７２）に設定するビットパター
ンをそれぞれプロセッサ毎に設定すれば、それぞれ独自
のタイミングで動作タイミング信号ＴＰが生じるもので
ある。

この場合に、タイミング管理プロセッサ（５０）　Ｇ は、各プロセッサのデごＩ−ダの設定器（７２）のビッ
トパターンを知っておき、タイミング信号′ｒＳのｒＯ
Ｊｌ’ｌＪの送出順序を、各プロセッサに対し所望の動
作タイミングをりえるように例えば演算処理して決めて
、このタイミング信号ＴＳを送出し、各プロセッサのタ
イミングコントロールを行なうものである。

この場合、ビットパターン設定器（７２）で設定するビ
ットパターンはシフトレジスタ（７１）のビット数以Ｆ
であってもよく、また、デコーダ毎にビット数が異なっ
ていてもよい。

例えばプロセッサ（５１）では（１０１）を検出した後
処理開始、プロセッサ（６１）では（１００１）を検出
した後処理開始となる場合にタイミング信号ＴＳとして １１１・・・・・・１１１０１１１・・・・・・１１０
０１１１川・・・なる時系列信号を送れば、前の（１０
１）の時点でプロセッサ（５１）を、後の（１００１）
の時点でプロセッサ（６１）を、動作させることができ
る。

また、プロセッサ（５２）では〔１０〕を検出した後処
理開始、プロセッサ（５３）では（１００）を検出した
後処理開始となる場合に、タイミング信号ＴＳとして １１１・・・・・・１１１００１１１・・・・・・なる
時系列信号を送ればプロセッサ（５３）をプロセッサ（
５２）より１送出クロックサイクル遅らせて動作させる
ことができる。

なお、第５図のようなデコーダを設けることなく、各プ
ロセッサでソフトウェア処理によってビットパターンを
検出して動作タイミングを得ることもできる。

また、このようなビットパターンではなく、１ビツト幅
のタイミング信号ＴＳとして、このタイミング信号ＴＳ
の送出時以外は當に「１」を送出し、タイミング信号Ｔ
Ｓ送出時には「０」を送出し、各プロセッサではその「
０」の到来回数をカウントして動作タイミングを決める
ようにしてもよい。この場合にその回数を各プロセッサ
毎に変えることによってプロセッサ毎に独自の動作タイ
ミングを決めることができる。

なお、タイミング信号ＴＳは、１ピッ１−幅で番Ｊなく
、複数ビットの信号を用いることができることは前述の
通りであるが、その場合にはその複数ビット並列の信号
をタイミング信号とする必要があり、伝送線が複数本に
なるが、１ビット幅の信号であれば伝送線も１本でよい
。

なお、この発明はビデオ信号処理でなく、オーディオ信
号やその他の情報の処理にも適用可能であることは勿論
である。

〔発明の効果〕

以上のようにこの発明におい′（は、タイミング信号を
複数のサブシステムに対しＪ（通にするとともに各サブ
システムにおりるタイミング信号のデコード処理、ずな
わら、各サブシステムの動作タイミングの検出のアルゴ
リズムを変えるごとにより、小量のハードウェアで別々
の処理タイミングを複数のサブシステムにり、えること
ができる。

【図面の簡単な説明】

第１図はこの発明の概１１！！をボオブロック図、第２
図はタイミング検出動作を説明するための図、第３図は
この発明が通用される装置の一例としての画像処理装置
の一例を不す図、第４図はその要部の一例の構成図、第
５図はタイミング信号のデコーダの一例の構成図、第６
図は画像処理装置の一例のブロック図、第７図は一般的
なタイミングコントロールの方法を説明するブロック図
である。 （５０）及び（２００）はタイミング管理システム、（
２０１）　　（２０２）　　（２０３）　　（２０４）
　　・・・はサブシステム、（３００）は共通の伝送路
である。 テ゛−タ処工里畜戸の１ 第７ 勺訃ａ瓜図 図

Claims (1)

【特許請求の範囲】
1. 時系列信号をタイミング信号として出力するタイミング
   管理システムと、ソフトウェアによって動作し、タイミ
   ング信号を検出して処理を始める複数のサブシステムと
   を有し、上記タイミング信号はタイミング管理システム
   より上記複数のサブシステムに対して共通の伝送路を介
   して供給され、上記各サブシステムにおいては、時系列
   信号のタイミング信号に対して異なるデコード処理をな
   して各サブシステム毎に独自の処理開始タイミングを有
   するようにされた情報処理システム。