JP2001109627A - プロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 １つの命令を複数のクロックサイクルにわた
って繰り返し実行するシステムの処理効率を向上させる
こと。 【解決手段】 このＳＶＰ（Scan-line Video Processo
r ）１０のＳＶＰコア１２は、データ入力レジスタ（Ｄ
ＩＲ）、ＳＩＭＤ型ディジタル信号処理部１８およびデ
ータ出力レジスタ（ＤＯＲ）の三層構造からなってい
る。ＳＩＭＤ型処理部は、１水平走査線上の画素数Ｎに
等しい数のプロセッシング・エレメントを並列配置す
る。命令発生部（ＩＧ）は、ＳＩＭＤ型並列プロセッサ
を動作させるため、所要のプログラムを保持する。この
プログラムには、プロセッシング・エレメントに対する
命令（ＳＩＭＤ命令）だけでなく、ジャンプ、ハードウ
ェア割込み関連の命令（ＩＧ命令）も含まれ、ＳＩＭＤ
命令の繰り返し処理と並行して当該ＩＧ命令を実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理を行うためのプロセッサに係り、特に１つの命令を複
数のクロックサイクルにわたって繰り返し実行する機能
を備えたプロセッサに関する。

【０００２】

【従来の技術】この種のプロセッサとしてたとえばＳＩ
ＭＤ（Single-Instruction-Multiple-Data）型並列プロ
セッサが知られている。ＳＩＭＤ型並列プロセッサで
は、並列配置された多数（通常、少なくとも１００個以
上）のプロセッシング・エレメントが同一の命令にした
がって並列動作するように構成されている。各プロセッ
シング・エレメントは１ビットＤＳＰ（Digital-Signal
-Processor）からなり、１つの演算処理を１クロックサ
イクル内に１ビット単位で実行する。したがって、たと
えば１つの８ビットデータを移動する場合には、１ビッ
トのデータ移動を８クロックサイクルかけて８回繰り返
し実行する。また、２つの８ビットデータを加算して９
ビットの加算結果（最上位ビットは桁上げ分）を得るに
は、１ビットの加算演算を９クロックサイクルかけて９
回繰り返し実行することになる。もっとも、多数のプロ
セッシング・エレメントによる演算処理が同時に行なわ
れるため、全体としては高い処理性能を実現することが
可能である。

【０００３】

【発明が解決しようとする課題】上記のようなＳＩＭＤ
型並列プロセッサにおいて、全プロセッシング・エレメ
ントに共通の命令を発行する命令発行部には、プロセッ
シング・エレメントに対する命令（ＳＩＭＤ命令）以外
にジャンプ、サブルーチンコール、ハードウェア割込み
関連の命令も用意されることがある。これらの非ＳＩＭ
Ｄ命令はプロセッシング・エレメントとは別の命令実行
部で実行される。

【０００４】従来のＳＩＭＤ型並列プロセッサでは、プ
ログラムの実行シーケンスにおいてＳＩＭＤ命令か非Ｓ
ＩＭＤ命令かの区別なく各命令が順番に１つずつシリア
ルに実行される仕組みになっている。したがって、プロ
セッシング・エレメントによるＳＩＭＤ命令の実行中に
命令発行部においてプログラムメモリより非ＳＩＭＤ命
令が読み出されたときは、該ＳＩＭＤ命令の実行が終了
するまで該非ＳＩＭＤ命令は待機状態に置かれ、該ＳＩ
ＭＤ命令の実行が終了してから上記命令実行部で該非Ｓ
ＩＭＤ命令が実行されることになる。そして、非ＳＩＭ
Ｄ命令の実行中は、プロセッシング・エレメントに対し
て命令の不実行を指示するＮＯＰ（No-Operation）命令
が与えられる。しかし、このように、非ＳＩＭＤ命令が
実行される度にプロセッシング・エレメント側の動作が
実質的に停止または休止することで、処理性能が制限さ
れている。

【０００５】本発明は、かかる問題点に鑑みてなされた
もので、１つの命令を複数のクロックサイクルにわたっ
て繰り返し実行するシステムの処理効率を向上させるプ
ロセッサを提供することを目的とする。

【０００６】さらに、本発明は、プログラムメモリの所
要記憶容量を小さくできるプロセッサを提供することを
目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のプロセッサは、第１形式の命令を１つま
たは複数のクロックサイクルにわたって繰り返し実行す
る第１の命令実行部と、第２形式の命令を前記第１の命
令実行部から独立して実行する第２の命令実行部と、前
記第１形式の命令と前記第２形式の命令とを含むプログ
ラムを蓄積するプログラムメモリと、プログラムの実行
シーケンスにしたがって前記プログラムメモリより第１
形式または第２形式の命令を順次読み出す命令読み出し
手段と、第１形式の命令の実行中に前記プログラムメモ
リより第２形式の命令が読み出されたときは前記第１の
命令実行部による当該第１形式の命令の実行と並行して
前記第２の命令実行部に当該第２形式の命令を実行させ
る命令実行制御手段とを有する。

【０００８】本発明のプロセッサにおいては、第１の命
令実行部で第１形式の命令の繰り返し実行が行なわれて
いる最中にプログラムメモリより読み出された第２形式
の命令については第１命令実行部の処理動作と並行して
第２の命令実行部が該第２形式の命令を実行するので、
第１命令実行部の稼動率ひいては全体のスループットが
向上する。

【０００９】本発明のプロセッサにおいて、好ましく
は、前記第1の命令実行部が、第１形式の命令の命令コ
ード部で規定される処理を１クロックサイクル内に１ビ
ット単位で実行する処理部と、前記プログラムメモリよ
り読み出された各々の前記第１形式の命令についてその
命令の命令コード部をマイクロ命令として前記処理部に
与えるマイクロ命令レジスタと、前記プログラムメモリ
より読み出された各々の前記第１形式の命令についてそ
の命令に係わるデータアドレスを１クロックサイクル毎
に初期値から所定の最終値までインクリメントまたはデ
ィクリメントしながら前記処理部に逐次与えるアドレス
カウンタと、前記プログラムメモリより読み出された各
々の前記第１形式の命令について前記命令コード部で規
定される処理が前記処理部で繰り返し実行される回数を
カウントするリピートカウンタとを有する。

【００１０】また、本発明のプロセッサは、好ましく
は、前記プログラムメモリより読み出された第１形式の
命令を先入れ先出し方式で蓄積し、読み出した第１形式
の命令を第１の命令実行部に与える先入れ先出し型メモ
リを有してよい。

【００１１】その場合、第２形式の命令であっても、第
１形式の命令の実行シーケンと同期して実行されるべき
ものについては、いったん先入れ先出し型メモリに蓄積
し、先入れ先出し型メモリより読み出した時点で第２の
命令実行部で実行する構成としてもよい。

【００１２】また、本発明のプロセッサにおいて、プロ
グラムメモリの所要容量を少なくするために、前記プロ
グラムメモリには各命令の一部または全部がコード化さ
れて蓄積され、前記プログラムより読み出された命令を
デコードするデコーダが設けられている構成としてもよ
い。

【００１３】

【発明の実施の形態】以下、添付図を参照して本発明の
実施例を説明する。

【００１４】図１に、本発明の一実施例によるＳＩＭＤ
型並列プロセッサの構成を示す。このＳＩＭＤ型並列プ
ロセッサは、画像信号を走査線単位で入力、並列演算処
理および出力するＳＶＰ（Scan-line Video Processor
）１０として構成されている。

【００１５】このＳＶＰ１０は、１チップ上にＳＶＰコ
ア１２と命令発生部（ＩＧ）１４とを搭載している。Ｓ
ＶＰコア１２は、データ入力レジスタ（ＤＩＲ）１６、
ＳＩＭＤ型ディジタル信号処理部１８およびデータ出力
レジスタ（ＤＯＲ）２０の三層構造からなっている。

【００１６】ＤＩＲ１６は、外部制御回路からの制御信
号＜Control＞と外部クロック回路からのクロック＜SWC
K＞とＩＧ１４からのアドレス＜ADDRESS＞とにしたがっ
て動作し、たとえば水平走査線３本分までの画像データ
Ｄ0 〜ＤN-1 （たとえば４８ビット×８６４画素）を繰
り返し入力する。

【００１７】ＳＩＭＤ型ディジタル信号処理部１８は、
１水平走査線上の画素数Ｎに等しい数（たとえば８６４
個）のプロセッシング・エレメントＰＥ0 〜ＰＥN-1 を
並列配置（接続）してなる。これらのプロセッシング・
エレメントＰＥ0 ，ＰＥ1 ，…ＰＥN-1 は、ＩＧ１４か
らのアドレス＜ADDRESS＞およびマイクロ命令＜MICROIN
STRUCTION＞と外部クロック回路からのクロック＜PCLK
＞とにしたがって並列動作し、各々対応する画素データ
Ｄ0 ，Ｄ1 ，…ＤN-1 について同一の画像処理演算を１
水平走査期間内に実行する。

【００１８】ＤＯＲ２０は、外部制御回路からの制御信
号＜Control＞と外部クロック回路からのクロック＜SRC
K＞とＩＧ１４からのアドレス＜ADDRESS＞とにしたがっ
て動作し、１水平走査期間毎にプロセッシング・エレメ
ントＰＥ0 〜ＰＥN-1 からの演算処理結果のデータを水
平走査線１本分の画像データＤ0'〜ＤN-1'（たとえば３
２ビット×８６４画素）に揃えて出力する。

【００１９】ＤＩＲ１６、処理部１８およびＤＯＲ２０
にそれぞれ供給されるクロック＜SWCK＞ 、＜PCLK＞お
よび＜SRCK＞ は互いに非同期であってよい。また、Ｄ
ＩＲ１６から処理部１８へのデータ転送、および処理部
１８からＤＯＲ２０へのデータ転送は、それぞれ水平ブ
ランキング期間内に行われる。

【００２０】このように、ＤＩＲ１６、処理部１８およ
びＤＯＲ２０によりそれぞれ１水平走査線分のデータ入
力、並列演算処理およびデータ出力がパイプライン方式
で非同期かつ並列的に実行され、リアルタイムな画像処
理が行われる。

【００２１】ＩＧ１４は、ＳＶＰコア１２をＳＩＭＤ型
並列プロセッサとして動作させるため、所要のプログラ
ムを保持するＲＡＭまたはＲＯＭからなるプログラムメ
モリを内蔵しており、外部からのフラグ信号＜ＩＧＦＬ
ＡＧ−Ａ／Ｂ＞等にしたがって、飛び越し、サブルーチ
ンコール、割り込み等も行えるようになっている。フラ
グ信号＜ＩＧＦＬＡＧ−Ａ／Ｂ＞は、たとえば、入力画
像信号より抽出された水平同期信号＜HSYNC＞に同期し
て与えられる。

【００２２】ここで、図２につきＳＶＰコア１２の内部
の作用を概略的に説明する。ＳＶＰコア１２内の各部の
動作は、上記したようにＩＧ１４からのアドレス＜ADDR
ESS＞およびマイクロ命令＜MICROINSTRUCTION＞や外部
クロック回路からのクロック＜PCLK＞ 等によって制御
される。

【００２３】図２において、ＤＩＲ１６は１ライン分の
入力画像データＤ0 〜ＤN-1 を蓄積できる記憶容量（た
とえば４８ビット×８６４ワード）を有し、画素単位で
ブロック化されている。入力画像データＤ0 〜ＤN-1 が
ＤＩＲ１６内を転送される途中、各画素データ…，ＤK-
2,ＤK-1,ＤK,ＤK+1,ＤK+2,…は１個ずつ次々と引き落と
されるようにしてＤＩＲ１６の各ブロック…，Ｋ−２，
Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２，…のレジスタ群に取り込
まれる。

【００２４】処理部１８の各プロセッシング・エレメン
トＰＥK は、各々が所定の容量（たとえば１９２ビッ
ト）を有する一対のレジスタ・ファイルＲＦ0,ＲＦ1
と、１個の１ビット演算論理ユニット（ＡＬＵ）２４
と、複数個たとえば４個のワーキング・レジスタ２６
［Ｍ，Ａ，Ｂ，Ｃ］と、左右隣の複数個（たとえば左右
各４個）のプロセッシング・エレメントＰＥK-4,ＰＥK-
3,ＰＥK-2,ＰＥK-1，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4
とデータをやりとりするＬ／Ｒ（左右）通信部（ＬＲＣ
ＯＭ）２８とを有している。

【００２５】一方のレジスタ・ファイルＲＦ0 はＤＩＲ
１６の対応するブロックのレジスタ群に接続され、他方
のレジスタ・ファイルＲＦ1 はＤＯＲ２０の対応するブ
ロックのレジスタ群に接続されている。レジスタ・ファ
イルＲＦ0,ＲＦ1 の片方または双方から読み出された１
ビットのデータは、ワーキング・レジスタ［Ｍ，Ａ，
Ｂ，Ｃ］のいずれかに与えられるとともに、Ｌ／Ｒ通信
部２８のマルチプレクサ３０およびラッチ回路３２を介
して隣接する左右各４個のプロセッシング・エレメント
ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,
ＰＥK+3,ＰＥK+4へ送られる。

【００２６】これと同時に、それら隣の各プロセッシン
グ・エレメントＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1，Ｐ
ＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4からのデータも当該プ
ロセッシング・エレメントＰＥK のＬ／Ｒ通信部２８の
マルチプレクサ３４，３６に送られてきて、それらのデ
ータの中のいずれか１つが選択されてワーキング・レジ
スタ［Ｍ，Ａ，Ｂ，Ｃ］のいずれかに入力される。図２
では、左隣のプロセッシング・エレメントＰＥK-4,ＰＥ
K-3,ＰＥK-2,ＰＥK-1からのデータのいずれか１つが選
択され、ワーキング・レジスタ［Ａ］に入力されたこと
を示している。

【００２７】ＡＬＵ２４は、ワーキング・レジスタ
［Ｍ，Ａ，Ｂ，Ｃ］より与えられるデータについて１ビ
ット単位の加算演算を実行し、その演算結果（和，桁上
げ）を出力する。ＡＬＵ２４の演算結果のうち、和（Ｓ
Ｍ）のビットはレジスタ・ファイルＲＦ0,ＲＦ1 のいず
れかに書き込まれ、桁上げ（ＣＹ）のビットは図示しな
いマルチプレクサを介してワーキング・レジスタ［Ｃ］
に与えられる。

【００２８】ＤＯＲ２０は、１ライン分の出力画像デー
タＤ0'〜ＤN-1'を蓄積できる記憶容量（たとえば３２ビ
ット×８６４ワード）を有し、画素単位でブロック化さ
れている。各ブロック毎に処理部１８よりＤＯＲ２０に
送られてきた演算処理結果の画素データＤ0'〜ＤN-1'
は、１水平走査期間をかけて左端の画素データＤ0'を先
頭に後続の画素データＤ1', Ｄ2', …が数珠繋ぎに続く
ように順にＤＯＲ２０の各ブロックから送出される。

【００２９】処理部１８は、レジスタ・ファイルＲＦ0,
ＲＦ1 に２ライン分以上の画像データを蓄積することが
可能であり、これによってラインメモリの機能も実現可
能となっている。また、処理部１８は、１水平走査期間
中に複数チャンネルの画像データについて時分割的に各
個別の処理を実行することも可能である。

【００３０】図３に、本発明の一実施例におけるＩＧ１
４の要部の構成を示す。このＩＧ１４は、プログラムメ
モリ４０の外に、プログラムカウンタ４２、ＩＧ命令実
行ユニット４４、マイクロ命令レジスタ４６、アドレス
カウンタ４８，５０、リピートカウンタ５２、一致回路
５４、切換スイッチ５６，５８、ゲート６０，６２およ
びインバータ６４を有している。

【００３１】プログラムメモリ４０はＲＯＭ（Read Onl
y Memory）またはＲＡＭ（Random Access Memory）から
なり、このＳＩＭＤ型並列プロセッサの処理動作に必要
なプログラムを保持する。このプログラムメモリ４０に
格納されるプログラムには、処理部１８のプロセッシン
グ・エレメントＰＥ0 〜ＰＥN-1 に対する命令（以下、
ＳＩＭＤ命令と称する）だけでなく、ジャンプ、サブル
ーチンコール、ハードウェア割込み関連の命令（以下、
ＩＧ命令と称する）も含まれている。

【００３２】本実施例においてプログラムを構成する個
々の命令（プログラムデータ）は、たとえば４６ビット
［０〜４５］のデータ長を有する。４６ビット［０〜４
５］のうち、［４０，４１］の２ビット・データが当該
命令の形式つまりＳＩＭＤ命令なのか、ＩＧ命令なのか
を表す。

【００３３】ＳＩＭＤ命令の場合、フィールド［０〜
９］、［１２〜２１］の各１０ビット・データが各プロ
セッシング・エレメントＰＥKにおけるレジスタ・ファ
イルＲＦ0,ＲＦ1内の初期アドレスをそれぞれ表す。ま
た、フィールド［１０〜１１、２２〜３９］の２０ビッ
ト・データが当該ＳＩＭＤ命令の命令コード部を構成
し、これがＳＶＰコア１２に対するマイクロ命令＜MICR
OINSTRUCTION＞となる。また、フィールド［４２〜４
５］の４ビット・データが、当該ＳＩＭＤ命令のリピー
ト値（繰り返し回数）を表す。

【００３４】ＩＧ命令の場合、命令形式識別データ［４
０，４１］を除く［０〜３９，４２〜４５］のデータが
当該ＩＧ命令の命令コードおよびオペランド（データア
ドレス）を与える。

【００３５】プログラムカウンタ４２は、プログラムの
実行シーケンスにおいてクロックサイクル毎にカウンタ
値をメモリアドレスとしてプログラムメモリ４０（より
詳細にはメモリ読出回路（図示せず））に与える。

【００３６】ＩＧ命令実行ユニット４４は、プログラム
メモリ４０より読み出されたＩＧ命令を逐一実行する。
本実施例におけるＩＧ命令は、上記したようにジャン
プ、サブルーチンコール、割込み等であるから、プログ
ラムの実行シーケンスを変えることがある。ＩＧ命令実
行ユニット４４は、１クロックサイクルでＩＧ命令を実
行し、そのＩＧ命令で指定されたメモリアドレスをプロ
グラムカウンタ４２にセットする。

【００３７】プログラムメモリ４０より読み出された命
令形式識別データ［４０，４１］は、当該命令がＳＩＭ
Ｄ命令であるときは（０，０）である。このとき、アン
ドゲート６０の出力は論理値“０”となり、両切換スイ
ッチ５６，５８はそれぞれ入力端子ａに切り換わる。

【００３８】マイクロ命令レジスタ４６は、プログラム
メモリ４０より読み出されたＳＩＭＤ命令の中の命令コ
ード部［１０〜１１，２２〜３９］を切換スイッチ５６
を介して受け取る。該ＳＩＭＤ命令の実行中、マイクロ
命令レジスタ４６はこの命令コード部をマイクロ命令＜
MICROINSTRUCTION＞としてＳＶＰコア１２内の各プロセ
ッシング・エレメントＰＥ0 〜ＰＥN-1に与える。

【００３９】アドレスカウンタ４８は、プログラムメモ
リ４０より読み出されたＳＩＭＤ命令の中のアドレス
［０〜９］を初期値として入力する。該ＳＩＭＤ命令の
実行中に、アドレスカウンタ４８は、クロック＜PCLK＞
に同期してカウンタ値をインクリメントし、各クロック
サイクル毎にカウンタ値をアドレス＜ADDRESS＞として
各プロセッシング・エレメントＰＥK内の一方のレジス
タ・ファイルＲＦ0に与える。

【００４０】アドレスカウンタ５０は、プログラムメモ
リ４０より読み出されたＳＩＭＤ命令の中のアドレス
［１２〜２１］を初期値として入力する。該ＳＩＭＤ命
令の実行中に、アドレスカウンタ５０は、クロック＜PC
LK＞に同期してカウンタ値をインクリメントし、各クロ
ックサイクル毎にカウンタ値をアドレス＜ADDRESS＞と
して各プロセッシング・エレメントＰＥK内の他方のレ
ジスタ・ファイルＲＦ1に与える。

【００４１】リピートカウンタ５２は、プログラムメモ
リ４０より読み出されたＳＩＭＤ命令の中のリピート値
［４２〜４５］を当該ＳＩＭＤ命令の残りリピート値
（残り繰り返し回数）の初期値としてスイッチ５８を介
して受け取る。該ＳＩＭＤ命令の実行中、リピートカウ
ンタ５２はクロック＜PCLK＞に同期してカウンタ値（残
りリピート値）をディクリメントする。

【００４２】一致回路５４は、リピートカウンタ５２よ
り出力される残りリピート値を入力し、残りリピート値
が「１」になったときに論理値“１”を出力する。一致
回路５４からの一致信号“１”は、オアゲート６２を介
してプログラムカウンタ４２にインクメント・イネーブ
ル信号として与えられる。プログラムカウンタ４２は、
インクメント・イネーブル信号を受け取ると、直後のク
ロック＜PCLK＞に応動してカウンタ値（メモリアドレ
ス）を１つインクリメントする。

【００４３】一致回路５４からの一致信号“１”は、マ
イクロ命令レジスタ４６、両アドレスカウンタ４８，５
０およびリピートカウンタ５２に対しては入力イネーブ
ル信号として与えられる。この入力イネーブル信号が与
えられると、これらのレジスタ４６およびカウンタ４
８，５０，５２は次のクロック＜PCLK＞に応動してプロ
グラムメモリ側からのデータを入力またはラッチする。

【００４４】プログラムメモリ４０より読み出された命
令形式識別データ［４０，４１］は、当該命令がＩＧ命
令であるときは（１，０）である。このとき、アンドゲ
ート６０の出力は論理値“１”となり、両スイッチ５
６，５８はそれぞれ入力端子ｂに切り換わる。スイッチ
５６が入力端子ｂに切り換わると、命令不実行（動作停
止）を指示するＮＯＰ（No-Operation）命令のコード＜
ＮＯＰ＞が切換スイッチ５６を介してマイクロ命令レジ
スタ４６に与えられる。切換スイッチ５８が入力端子ｂ
に切り換わると、命令実行の残り繰り返し回数が１回で
あることを示す残りリピート値＜１＞が切換スイッチ５
８を介してリピートカウンタ５２に与えられる。

【００４５】上記のようにプログラムメモリ４０よりＩ
Ｇ命令が読み出されアンドゲート６０の出力が論理値
“１”になると、この論理値“１”の信号はオアゲート
６２を介してプログラムカウンタ４２にインクリメント
・イネーブル信号として与えられる。この場合も、プロ
グラムカウンタ４２は、直後のクロックでカウンタ値
（メモリアドレス）を１つインクリメントする。

【００４６】ＩＧ１４において、マイクロ命令レジスタ
４６、アドレスカウンタ４８，５０およびリピートカウ
ンタ５２は、後述するようにＳＶＰコア１２の処理と関
連してＳＩＭＤ命令の実行に係わるものであり、機能的
にはＳＩＭＤ命令実行部に属する。

【００４７】図４に、本実施例のＳＶＰ１０におけるプ
ログラム実行処理の手順を示す。図５に、このＳＶＰ１
０で実施可能なプログラムの一例を示す。図６に、この
ＳＶＰ１０でプログラム例（図５）を実行する場合の各
クロックサイクル毎の各部のステータスまたは動作を示
す。図７および図８に、ＳＶＰ１０における移動命令お
よび加算命令の処理手順をそれぞれ示す。

【００４８】以下、このプログラム例（図５）につき本
実施例のＳＶＰ１０の作用を説明する。

【００４９】プログラムを実行するに先立ち、初期化
で、プログラムカウンタ（ＰＣ）４２のカウンタ値を初
期値「０」に、リピートカウンタ（RPT CNTR）５２のカ
ウンタ値を初期値「１」にそれぞれセットする（ステッ
プＡ1）。

【００５０】≪クロックサイクル１≫最初のクロックサ
イクルにおいて、ステップＡ2では、プログラムカウン
タ（ＰＣ）４２のカウンタ値で指示されるメモリアドレ
ス「０」にてプログラムメモリ４０より命令（inst）が
読み出される。

【００５１】ステップＡ3では、リピートカウンタ（RPT
CNTR）５２のカウンタ値が「１」になっている。した
がって、ステップＡ4に入り、命令形式識別データ［４
０，４１］から当該命令（inst）の形式が識別される。

【００５２】本例のプログラム（図５）の場合、メモリ
アドレス「０」の命令はＳＩＭＤ命令に属する移動命令
である。この移動命令の内容は、Ｒ0［１７(H)：１０
(H)］←Ｒ1［１１７(H)：１１０(H)］である。すなわ
ち、各プロセッシング・エレメントＰＥKにおいてレジ
スタ・ファイルＲＦ1のアドレス「１１０(H)」〜「１１
７(H)」から８ビットのデータをレジスタ・ファイルＲ
Ｆ0のアドレス「１０(H)」〜「１７(H)」に転送すると
いうものである。

【００５３】より詳細には、“ＲＰＴ＝８”は、この命
令の繰り返し回数つまりリピート値（ＲＰＴ）が８
（回）であることを指示している。“Ｍ＝１”は、各プ
ロセッシング・エレメントＰＥK内のワーキングレジス
タ［Ｍ］に “１”をセットすることを指示している。
“Ａ＝Ｒ1（110）”は、レジスタ・ファイルＲＦ1のア
ドレス「１１０(H)」（初期アドレス）に格納されてい
る１ビットのデータをワーキングレジスタ［Ａ］に与え
ることを指示している。“Ｂ＝０”，“Ｃ＝０”はワー
キングレジスタ［Ｂ］，［Ｃ］にそれぞれ“０”，
“０”をセットすることを指示している。“Ｒ0（10）
＝ＳＭ”は、ＡＬＵ２４より出力される加算結果の和
（ＳＭ）をレジスタ・ファイルＲＦ0のアドレス「１０
(H)」（初期アドレス）に格納することを指示してい
る。なお、移動命令の演算処理では、ワーキングレジス
タ［Ａ］の内容がそのままＡＬＵ２４の演算結果として
出力され、桁上げ（ＣＹ）は発生しない。

【００５４】本実施例のＳＩＭＤ命令は、上記のよう
に、一般形式として、各プロセッシング・エレメントＰ
ＥK内のワーキング・レジスタ［Ｍ，Ａ，Ｂ，Ｃ］にお
ける入力値または入力元と、ＡＬＵ２４の演算結果の転
送先と、命令繰り返し数とを定義する。

【００５５】さて、ステップＡ4で当該命令（inst）が
ＳＩＭＤ命令であることが判明したので、次にステップ
Ａ5，Ａ6の処理が行なわれる。この場合、ＳＩＭＤ命令
なので、上記したようにアンドゲート６０の出力が論理
値“０”となり、両スイッチ５６，５８がそれぞれ入力
端子ａに切り換わる。また、リピートカウンタ（RPTCNT
R）５２のカウンタ値が初期値「１」にセットされてい
るため、一致回路５４の出力は論理値“１”になってお
り、この論理値“１”の信号が入力イネーブル信号とし
てレジスタ４６およびカウンタ４８，５０，５２に与え
られている。

【００５６】ステップＡ5において、ＩＧ１４内では、
この命令（inst）の命令コード部［１０〜１１，２２〜
３９］がスイッチ５６を介してマイクロ命令レジスタ
（INSTREG）４６にクロック＜PCLK>のタイミングでセッ
トされる。また、この命令（inst）のアドレス部［０〜
９］，［１２〜２１］がそれぞれアドレスカウンタ（RF
0AD REG）４８，（RF0AD REG）５０にクロック＜PCLK>
のタイミングでセットされる。また、この命令（inst）
のリピート値［４２〜４５］がリピートカウンタ（RPT
CNTR）５２にクロック＜PCLK>のタイミングでセットさ
れる。今回のリピート値［４２〜４５］は「８」である
から、一致回路５４の出力が論理値“０”に変わる。

【００５７】ＳＶＰコア１２内では、特に処理部１８で
は、ＩＧ１４のマイクロ命令レジスタ（INST REG）４６
およびアドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０よりそれぞれ与えられるマイクロ命令＜MICROI
NSTRUCTION＞およびアドレス＜ADDRESS＞にしたがって
１ビット単位の演算処理（図７のステップＢ2）が実行
される。この結果、各プロセッシング・エレメントＰＥ
K内でレジスタ・ファイルＲＦ1の初期アドレス「１１０
(H)」に格納されている１ビットのデータがワーキング
レジスタ［Ａ］およびＡＬＵ２４を介してレジスタ・フ
ァイルＲＦ0の初期アドレス「１０(H)」に転送される。

【００５８】次に、ステップＡ6において、プログラム
カウンタ（ＰＣ）４２が、一致回路５４からの論理値
“１”のインクリメント・イネーブル信号を受けてお
り、カウンタ値（メモリアドレス）を１つインクリメン
トする。その結果、本例では、プログラムカウンタ（Ｐ
Ｃ）４２のカウンタ値（メモリアドレス）が「０」から
「１」に更新される。

【００５９】上記一連の処理（Ａ2〜Ａ6）は１クロック
サイクルの時間内に行なわれる。

【００６０】≪クロックサイクル２≫次（２番目）のク
ロックサイクルに入ると、ステップＡ2で、プログラム
カウンタ（ＰＣ）４２のカウンタ値で指示されるメモリ
アドレス「１」にてプログラムメモリ４０より命令（in
st）が読み出される。

【００６１】次いで、ステップＡ3では、読み出された
命令の形式には関係なく、リピートカウンタ（RPT CNT
R）５２のカウンタ値が「１」であるか否かが判定され
る。本例の場合、この時点のリピートカウンタ値は
「８」であるから、一致回路５４の出力は“０”であ
り、“１”ではない。これにより、ステップＡ7，Ａ8の
処理が選択される。

【００６２】ステップＡ7において、ＩＧ１４内では、
クロック＜PCLK>のタイミングで、アドレスカウンタ（R
F0AD REG）４８，（RF0AD REG）５０のカウンタ値（ア
ドレス）がそれぞれ１つインクリメントされるととも
に、リピートカウンタ（RPT CNTR）５２のカウンタ値
（残りリピート値）が１つディクリメントされて「７」
になる。このＩＧ１４内の処理は、図７ではステップＢ
3の処理に相当する。

【００６３】ＳＶＰコア１２の処理部１８内では、ＩＧ
１４のマイクロ命令レジスタ（INSTREG）４６およびア
ドレスカウンタ（RF0AD REG）４８，（RF0AD REG）５０
よりそれぞれ与えられるマイクロ命令＜MICROINSTRUCTI
ON＞およびアドレス＜ADDRESS＞にしたがって１ビット
単位の演算処理（図７のステップＢ2）が実行される。
この結果、各プロセッシング・エレメントＰＥK内でレ
ジスタ・ファイルＲＦ1の初期アドレスの次のアドレス
「１１１(H)」に格納されている１ビットのデータがワ
ーキングレジスタ［Ａ］およびＡＬＵ２４を介してレジ
スタ・ファイルＲＦ0の初期アドレスの次のアドレス
「１１(H)」に転送される。

【００６４】次に、ステップＡ8において、プログラム
メモリ４０より現在読み出されている命令（inst）がＳ
ＩＭＤ命令なのかＩＧ命令なのかが、命令形式識別デー
タ［４０，４１］からインバータ６４およびアンドゲー
ト６０で判定される。

【００６５】本例における当該命令（inst）は、ＩＧ命
令に属するＤＩＮＴ（Disable Interrupt）命令であ
る。これにより、ステップＡ10に入り、ＩＧ命令実行ユ
ニット４４がＤＩＮＴ命令を実行する。ＤＩＮＴ命令
は、ハードウェア・インタラプトを無効にするもので、
たとえハードウェア・インタラプトが発生した場合でも
分岐することなく１つ先のメモリアドレスの命令に進む
ことを指示する命令である。したがって、このＤＩＮＴ
命令の実行によって、プログラムカウンタ４２のカウン
タ値（メモリアドレス）が１つインクリメントされて、
「２」になる。

【００６６】上記一連の処理（Ａ2〜Ａ4→Ａ7〜Ａ8→Ａ
10）は１クロックサイクルの時間内に行なわれる。

【００６７】≪クロックサイクル３≫３番目のクロック
サイクルでも、リピートカウンタ（RPT CNTR）５２のカ
ウンタ値（残りリピート値）が「７」であるから（ステ
ップＡ3）、ステップＡ7，Ａ8の処理が選択される。

【００６８】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「６」になる。そして、処理部１８の各
プロセッシング・エレメントＰＥKでは、レジスタ・フ
ァイルＲＦ1のアドレス「１１２(H)」に格納されている
１ビットのデータがワーキングレジスタ［Ａ］およびＡ
ＬＵ２４を介してレジスタ・ファイルＲＦ0のアドレス
「１２(H)」に転送される。

【００６９】ステップＡ8の判定処理では、ステップＡ2
でプログラムメモリ４０より読み出された命令（inst）
がメモリアドレス「２」のＪＦＡＺ（Jump on Flag A Z
ero）命令であるから、ＩＧ命令に属するものであるこ
とが判明する。つまり、アンドゲート６０の出力が
“１”である。

【００７０】したがって、このサイクルでもステップＡ
10に入り、ＩＧ命令実行ユニット４４がＪＦＡＺ命令を
実行する。ＪＦＡＺ命令は、フラグ信号＜ＩＧＦＬＡＧ
−Ａ＞のレベルを検査して、そのレベルが論理値“０”
であるときは所定の分岐アドレス（本例では「５０」）
にメモリアドレスをジャンプさせるものである。本例で
は、この分岐条件が成立しなかったものとする。その場
合は、プログラムカウンタ４２のカウンタ値を１つ先の
メモリアドレス「３」に進める。

【００７１】≪クロックサイクル４≫４回目のクロック
サイクルでは、リピートカウンタ（RPT CNTR）５２のカ
ウンタ値（残りリピート値）が「６」であるから（ステ
ップＡ3）、やはりステップＡ7，Ａ8の処理が選択され
る。

【００７２】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「５」になる。各プロセッシング・エレ
メントＰＥK内では、レジスタ・ファイルＲＦ1のアドレ
ス「１１３(H)」に格納されている１ビットのデータが
ワーキングレジスタ［Ａ］およびＡＬＵ２４を介してレ
ジスタ・ファイルＲＦ0のアドレス「１３(H)」に転送さ
れる。

【００７３】ステップＡ8の判定処理では、プログラム
メモリ４０より現在読み出されている命令（inst）がメ
モリアドレス「３」のＪＦＢＺ（Jump on Flag B Zer
o）命令であるから、ＩＧ命令に属するものであること
が判明する。

【００７４】したがって、このサイクルでもステップＡ
10に入り、ＩＧ命令実行ユニット４４がＪＦＢＺ命令を
実行する。ＪＦＢＺ命令は、フラグ信号＜ＩＧＦＬＡＧ
−Ｂ＞のレベルを検査して、そのレベルが論理値“０”
であるときは所定の分岐アドレス（本例では「６０」）
にメモリアドレスをジャンプさせるものである。ここで
は、この分岐条件が成立しなかったものとする。したが
って、プログラムカウンタ４２のカウンタ値を１つ先の
メモリアドレス「４」に進める。

【００７５】≪クロックサイクル５≫５回目のクロック
サイクルでは、リピートカウンタ（RPT CNTR）５２のカ
ウンタ値（残りリピート値）が「５」であるから、やは
りステップＡ7，Ａ8の処理が選択される。

【００７６】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「４」になる。各プロセッシング・エレ
メントＰＥK内では、レジスタ・ファイルＲＦ1の初期ア
ドレスから４番目の位置「１１４(H)」に格納されてい
る１ビットのデータがワーキングレジスタ［Ａ］および
ＡＬＵ２４を介してレジスタ・ファイルＲＦ0の初期ア
ドレスから４番目の位置「１４(H)」に転送される。

【００７７】ステップＡ8の判定処理では、ステップＡ2
でプログラムメモリ４０より読み出されている命令（メ
モリアドレス「４」のＪＭＰ（Jump）命令）がＩＧ命令
に属するものであることが判明する。

【００７８】ステップＡ10の処理では、ＩＧ命令実行ユ
ニット４４がＪＭＰ命令を実行し、このＪＭＰ命令で指
定された分岐先のメモリアドレス（本例では「１０」）
にプログラムカウンタ４２のカウンタ値を更新する。

【００７９】≪クロックサイクル６≫６番目のクロック
サイクルでは、ステップＡ2で、プログラムメモリ４０
のメモリアドレス「１０」から移動命令（図５）が読み
出される。理解されるように、メモリアドレス「１０」
の移動命令の内容は、Ｒ1［２７(H)：２０(H)］←Ｒ0
［１２７(H)：１２０(H)］である。すなわち、各プロセ
ッシング・エレメントＰＥKにおいてレジスタ・ファイ
ルＲＦ0にアドレス「１２０(H)」を初期アドレスとして
格納されている８ビットのデータを１ビットずつ８クロ
ックサイクルかけてレジスタ・ファイルＲＦ1にアドレ
ス「２０(H)」を初期アドレスとして転送するというも
のである。

【００８０】この場合にも、ステップＡ3ではリピート
カウンタ（RPT CNTR）５２のカウンタ値（残りリピート
値）が「４」であるから（ステップＡ3）、ステップＡ
7，Ａ8の処理が選択される。

【００８１】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「３」になる。各プロセッシング・エレ
メントＰＥK内では、レジスタ・ファイルＲＦ1のアドレ
ス「１１５(H)」に格納されている１ビットのデータが
ワーキングレジスタ［Ａ］およびＡＬＵ２４を介してレ
ジスタ・ファイルＲＦ0のアドレス「１５(H)」に転送さ
れる。

【００８２】ステップＡ8の判定処理では、プログラム
メモリ４０より読み出されている命令（メモリアドレス
「１０」の移動命令）がＳＩＭＤ命令に属するものであ
ることが判明する。

【００８３】この場合は、ステップＡ10に入ることな
く、このクロックサイクルを終了する。したがって、プ
ログラムカウンタ４２のカウンタ値は更新されず、クロ
ックサイクル開始時のメモリアドレス「１０」が維持さ
れる。

【００８４】≪クロックサイクル７≫７番目のクロック
サイクルでは、前サイクルと同様にプログラムメモリ４
０のメモリアドレス「１０」より移動命令が読み出され
る（ステップＡ2）。リピートカウンタ（RPT CNTR）５
２のカウンタ値（残りリピート値）がまだ「３」である
から、この場合もステップＡ7，Ａ8の処理が選択され
る。

【００８５】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「２」になる。各プロセッシング・エレ
メントＰＥK内では、レジスタ・ファイルＲＦ1のアドレ
ス「１１６(H)」に格納されている１ビットのデータが
ワーキングレジスタ［Ａ］およびＡＬＵ２４を介してレ
ジスタ・ファイルＲＦ0のアドレス「１６(H)」に転送さ
れる。

【００８６】ステップＡ8の判定処理では、プログラム
メモリ４０より読み出されている命令（メモリアドレス
「１０」の移動命令）がＳＩＭＤ命令に属するものであ
ることが判明する。したがって、ステップＡ10に入るこ
となく、プログラムカウンタ４２のカウンタ値が「１
０」に維持されたまま、このクロックサイクルを終了す
る。

【００８７】≪クロックサイクル８≫８番目のクロック
サイクルでも、前サイクルと同様にプログラムメモリ４
０のメモリアドレス「１０」より移動命令が読み出され
る（ステップＡ2）。ステップＡ3ではリピートカウンタ
（RPT CNTR）５２のカウンタ値（残りリピート値）がま
だ「２」であるから、この場合もステップＡ7，Ａ8の処
理が選択される。

【００８８】ステップＡ7においては、ＩＧ１４のアド
レスカウンタ（RF0AD REG）４８，（RF0AD REG）５０よ
りそれぞれ与えられるアドレス＜ADDRESS＞が１つイン
クリメントされることにより、ＳＶＰコア１２の各プロ
セッシング・エレメントＰＥK内でレジスタ・ファイル
ＲＦ1のアドレス「１１７(H)」に格納されている１ビッ
トのデータがワーキングレジスタ［Ａ］およびＡＬＵ２
４を介してレジスタ・ファイルＲＦ0のアドレス「１７
(H)」に転送される。これで、今回の移動命令が指示し
ていた８ビットのデータ移動処理（Ｒ0［１７(H)：１０
(H)］←Ｒ1［１１７(H)：１１０(H)］）が完了する。一
方、ＩＧ１４のリピートカウンタ５２のカウンタ値（残
りリピート値）が１つディクリメントされて「１」にな
る。これにより、一致回路５４の出力が論理値“１に変
わる。

【００８９】一致回路５４からの論理値“１の出力信号
は、オアゲート６２を介してプログラムカウンタ４２に
インクリメント・イネーブル信号として与えられるとと
もに、マイクロ命令レジスタ４６、アドレスカウンタ４
８，５０およびリピートカウンタ５２に入力イネーブル
信号として与えられる。

【００９０】≪クロックサイクル９≫９番目のクロック
サイクルでも、プログラムメモリ４０のメモリアドレス
「１０」から移動命令が読み出される（ステップＡ
2）。しかし、この時、リピートカウンタ（RPT CNTR）
５２のカウント値が「１」になっているので、ステップ
Ａ4に入り、命令形式の識別が行なわれる。この場合、
移動命令はＳＩＭＤ命令であるから、ステップＡ5の処
理に入る。

【００９１】ステップＡ5において、ＩＧ１４内では、
メモリアドレス「１０」の移動命令（inst）の命令コー
ド部［１０〜１１，２２〜３９］が切換スイッチ５６を
介してマイクロ命令レジスタ（INST REG）４６にクロッ
ク＜PCLK>のタイミングでセットされる。また、この移
動命令（inst）のアドレス部［０〜９］，［１２〜２
１］がそれぞれアドレスカウンタ（RF0AD REG）４８，
（RF0AD REG）５０にクロック＜PCLK>のタイミングでセ
ットされる。また、この移動命令（inst）のリピート値
［４２〜４５］がリピートカウンタ（RPT CNTR）５２に
クロック＜PCLK>のタイミングでセットされる。今回の
リピート値［４２〜４５］は「８」であるから、一致回
路５４の出力が論理値“０”に変わる。

【００９２】ＳＶＰコア１２の処理部１８では、ＩＧ１
４のマイクロ命令レジスタ（INST REG）４６およびアド
レスカウンタ（RF0AD REG）４８，（RF0AD REG）５０よ
りそれぞれ与えられるマイクロ命令＜MICROINSTRUCTION
＞およびアドレス＜ADDRESS＞にしたがって１ビット単
位の演算処理（図７のステップＢ2）が実行される。こ
の結果、各プロセッシング・エレメントＰＥK内でレジ
スタ・ファイルＲＦ0の初期アドレス「１２０(H)」に格
納されている１ビットのデータがワーキングレジスタ
［Ａ］およびＡＬＵ２４を介してレジスタ・ファイルＲ
Ｆ1の初期アドレス「２０(H)」に転送される。

【００９３】次に、ステップＡ6において、プログラム
カウンタ（ＰＣ）４２が、アンドゲート６０からの論理
値“１”のインクリメント・イネーブル信号を受けてお
り、カウンタ値（メモリアドレス）を１つインクリメン
トする。その結果、本例では、プログラムカウンタ（Ｐ
Ｃ）４２のカウンタ値（メモリアドレス）が「１０」か
ら「１１」に更新される。

【００９４】≪クロックサイクル１０≫１０番目のクロ
ックサイクルでは、ステップＡ2で、プログラムメモリ
４０のメモリアドレス「１１」からＪＭＰ命令が読み出
される。ステップＡ3ではリピートカウンタ（RPT CNT
R）５２のカウンタ値（残りリピート値）が「８」であ
るから、この場合もステップＡ7，Ａ8の処理が選択され
る。

【００９５】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「７」になる。各プロセッシング・エレ
メントＰＥK内では、レジスタ・ファイルＲＦ0のアドレ
ス「１２１(H)」に格納されている１ビットのデータが
ワーキングレジスタ［Ａ］およびＡＬＵ２４を介してレ
ジスタ・ファイルＲＦ1のアドレス「２１(H)」に転送さ
れる。

【００９６】ステップＡ8では、ステップＡ2でプログラ
ムメモリ４０より読み出されている命令（メモリアドレ
ス「１１」のＪＭＰ命令）がＩＧ命令に属するものであ
ることが判明する。

【００９７】次いで、ステップＡ10では、ＩＧ命令実行
ユニット４４がＪＭＰ命令を実行し、このＪＭＰ命令で
指定された分岐先のメモリアドレス（本例では「５」）
にプログラムカウンタ４２のカウンタ値を更新する。

【００９８】≪クロックサイクル１１≫１１番目のクロ
ックサイクルでは、ステップＡ2で、プログラムメモリ
４０のメモリアドレス「５」から加算命令が読み出され
る。本例のプログラム（図５）では、メモリアドレス
「５，６，７」の３行にわたり、Ｒ1［２８(H)：２０
(H)］←Ｒ0［１７(H)：１０(H)］＋Ｒ1［２７(H)：２０
(H)］という内容、つまり各プロセッシング・エレメン
トＰＥKにおいてレジスタ・ファイルＲＦ0のアドレス
［１７(H)：１０(H)］に格納されている８ビット・デー
タとレジスタ・ファイルＲＦ1のアドレス［２７(H)：２
０(H)］に格納されている８ビット・データとを加算
し、最上位の桁上げを含む９ビットの加算結果をレジス
タ・ファイルＲＦ1のアドレス［２８(H)：２０(H)］に
格納するという加算演算を規定している。

【００９９】このうち、メモリアドレス「５」の加算命
令は最下位１ビット分の加算演算を規定している。より
詳細には、“ＲＰＴ＝１”は、この加算演算の繰り返し
回数が１回であることを指示している。“Ｍ＝１”は、
各プロセッシング・エレメントＰＥK内のワーキングレ
ジスタ［Ｍ］に “１”をセットすることを指示してい
る。“Ａ＝Ｒ0（10）”は、レジスタ・ファイルＲＦ0の
アドレス「１０(H)」に格納されている１ビットのデー
タをワーキングレジスタ［Ａ］に与えることを指示して
いる。“Ｂ＝Ｒ1（20）”は、レジスタ・ファイルＲＦ1
のアドレス「２０(H)」に格納されている１ビットのデ
ータをワーキングレジスタ［Ｂ］に与えることを指示し
ている。“Ｃ＝０”はワーキングレジスタ［Ｃ］に
“０”をセットすることを指示している。“Ｒ1（20）
＝ＳＭ”は、ＡＬＵ２４より出力される加算結果の和
（ＳＭ）をレジスタ・ファイルＲＦ1のアドレス「２０
(H)」に格納することを指示している。

【０１００】ステップＡ3では、リピートカウンタ（RPT
CNTR）５２のカウンタ値（残りリピート値）が「７」
であるから、ステップＡ7，Ａ8の処理が選択される。

【０１０１】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）がそれぞれ１つイン
クリメントされるとともに、リピートカウンタ（RPT CN
TR）５２のカウンタ値（残りリピート値）が１つディク
リメントされて「６」になる。各プロセッシング・エレ
メントＰＥK内では、レジスタ・ファイルＲＦ0のアドレ
ス「１２２(H)」に格納されている１ビットのデータが
ワーキングレジスタ［Ａ］およびＡＬＵ２４を介してレ
ジスタ・ファイルＲＦ1のアドレス「２２(H)」に転送さ
れる。

【０１０２】ステップＡ8の判定処理では、プログラム
メモリ４０より読み出されている命令（メモリアドレス
「５」の加算命令）がＳＩＭＤ命令に属するものである
ことが判明する。したがって、ステップＡ10に入ること
なく、プログラムカウンタ４２のカウンタ値を「５」に
維持したまま、このクロックサイクルを終了する。

【０１０３】≪クロックサイクル１２〜１５≫１２〜１
５番目の各クロックサイクルでは、ステップＡ2でプロ
グラムメモリ４０のメモリアドレス「５」から上記加算
命令が読み出され、ステップＡ3の判定を経てステップ
Ａ7，Ａ8の処理が選択される。

【０１０４】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）が各サイクル毎にそ
れぞれ１つインクリメントされるとともに、リピートカ
ウンタ（RPT CNTR）５２のカウンタ値（残りリピート
値）が各サイクル毎に１つディクリメントされて
「５」，「４」，「３」，「２」と変化する。処理部１
８の各プロセッシング・エレメントＰＥK内では、各サ
イクル毎に１ビットずつレジスタ・ファイルＲＦ0のア
ドレス「１２３(H)」〜「１２６(H)」のデータがワーキ
ングレジスタ［Ａ］およびＡＬＵ２４を介してレジスタ
・ファイルＲＦ1のアドレス「２３(H)」〜「２６(H)」
に転送される。

【０１０５】各クロックサイクルでプログラムメモリ４
０より読み出された命令（メモリアドレス「５」の加算
命令）がＳＩＭＤ命令であるから、ステップＡ8からス
テップＡ10に入ることなく、プログラムカウンタ４２の
カウンタ値を「５」に維持したまま、各クロックサイク
ルを終了する。

【０１０６】≪クロックサイクル１６≫１６番目のクロ
ックサイクルでは、ステップＡ2で、プログラムメモリ
４０のメモリアドレス「５」から上記加算命令が読み出
される。ステップＡ3ではリピートカウンタ（RPT CNT
R）５２のカウンタ値（残りリピート値）が「２」であ
るから、この場合もステップＡ7，Ａ8の処理が選択され
る。

【０１０７】ステップＡ7においては、ＩＧ１４のアド
レスカウンタ（RF0AD REG）４８，（RF0AD REG）５０よ
りそれぞれ与えられるアドレス＜ADDRESS＞が１つイン
クリメントされることにより、ＳＶＰコア１２の各プロ
セッシング・エレメントＰＥK内でレジスタ・ファイル
ＲＦ0のアドレス「１２７(H)」の１ビット・データがワ
ーキングレジスタ［Ａ］およびＡＬＵ２４を介してレジ
スタ・ファイルＲＦ1のアドレス「２７(H)」に転送され
る。これで、今回の移動命令が指示していた８ビットの
データ移動処理（Ｒ1［２７(H)：２０(H)］←Ｒ0［１２
７(H)：１２０(H)］）が完了する。一方、ＩＧ１４のリ
ピートカウンタ５２のカウンタ値（残りリピート値）が
１つディクリメントされて「１」になる。これにより、
一致回路５４の出力が論理値“１となる。

【０１０８】一致回路５４からの論理値“１の出力信号
は、オアゲート６２を介してプログラムカウンタ４２に
インクリメント・イネーブル信号として与えられるとと
もに、マイクロ命令レジスタ４６、アドレスカウンタ４
８，５０およびリピートカウンタ５２に入力イネーブル
信号として与えられる。

【０１０９】次に、ステップＡ8からステップＡ10に入
ることなく、プログラムカウンタ４２のカウンタ値を
「５」に維持したまま、クロックサイクルを終了する。

【０１１０】≪クロックサイクル１７≫１７番目のクロ
ックサイクルでも、プログラムメモリ４０においてメモ
リアドレス「５」の加算命令が読み出される（ステップ
Ａ2）。しかし、この時、リピートカウンタ（RPT CNT
R）５２のカウント値が「１」になっているので、ステ
ップＡ4に入り、命令形式の識別が行なわれる。この場
合、移動命令はＳＩＭＤ命令であるから、ステップＡ5
の処理に入る。

【０１１１】ステップＡ5において、ＩＧ１４内では、
メモリアドレス「５」の加算命令（inst）の命令コード
部［１０〜１１，２２〜３９］が切換スイッチ５６を介
してマイクロ命令レジスタ（INST REG）４６にクロック
＜PCLK>のタイミングでセットされる。また、この加算
命令（inst）のアドレス部［０〜９］，［１２〜２１］
がそれぞれアドレスカウンタ（RF0AD REG）４８，（RF0
AD REG）５０にクロック＜PCLK>のタイミングでセット
される。また、この加算命令（inst）のリピート値［４
２〜４５］がリピートカウンタ（RPT CNTR）５２にクロ
ック＜PCLK>のタイミングでセットされる。今回のリピ
ート値［４２〜４５］は「１」であるから、一致回路５
４の出力は論理値“１”のままである。

【０１１２】ＳＶＰコア１２の処理部１８では、ＩＧ１
４のマイクロ命令レジスタ（INST REG）４６およびアド
レスカウンタ（RF0AD REG）４８，（RF0AD REG）５０よ
りそれぞれ与えられるマイクロ命令＜MICROINSTRUCTION
＞およびアドレス＜ADDRESS＞にしたがって１ビット単
位の演算処理（図８のステップＣ1）が実行される。こ
の結果、各プロセッシング・エレメントＰＥK内でレジ
スタ・ファイルＲＦ0のアドレス「１０(H)」に格納され
ている１ビットのデータとレジスタ・ファイルＲＦ1の
アドレス「２０(H)」に格納されている１ビットのデー
タとがＡＬＵ２４で加算され、その加算結果の和（Ｓ
Ｍ）がレジスタ・ファイルＲＦ1のアドレス「２０(H)」
に書き込まれる。

【０１１３】次に、ステップＡ6において、プログラム
カウンタ（ＰＣ）４２が、一致回路５４からの論理値
“１”のインクリメント・イネーブル信号を受けてお
り、カウンタ値（メモリアドレス）を１つインクリメン
トする。その結果、本例では、プログラムカウンタ（Ｐ
Ｃ）４２のカウンタ値（メモリアドレス）が「５」から
「６」に更新される。

【０１１４】≪クロックサイクル１８≫１８番目のクロ
ックサイクルでは、プログラムメモリ４０においてメモ
リアドレス「６」の加算命令が読み出される（ステップ
Ａ2）。このメモリアドレス「６」の加算命令は、上記
加算演算（Ｒ1［２８(H)：２０(H)］←Ｒ0［１７(H)：
１０(H)］＋Ｒ1［２７(H)：２０(H)］）の中で最下位１
ビットを除く上位７ビット分の加算演算（Ｒ1［２７
(H)：２１(H)］←Ｒ0［１７(H)：１１(H)］＋Ｒ1［２７
(H)：２１(H)］）を規定している。上記したメモリアド
レス「５」の加算命令と相違しているのは、１ビット加
算演算の回数つまり命令繰り返し回数（ＲＰＴ）の値
と、ワーキングレジスタ［Ｃ］に直前のサイクルでＡＬ
Ｕ２４より出力されている桁上げ（ＣＹ）をセットする
点である。

【０１１５】さて、ステップＡ3では、リピートカウン
タ（RPT CNTR）５２のカウント値が「１」になっている
ので、ステップＡ4が選択される。ステップＡ4では、メ
モリアドレス「６」の加算命令がＳＩＭＤ命令であるか
ら、ステップＡ5．Ａ6の処理が選択される。

【０１１６】ステップＡ5において、ＩＧ１４内では、
メモリアドレス「６」の加算命令（inst）の命令コード
部［１０〜１１，２２〜３９］が切換スイッチ５６を介
してマイクロ命令レジスタ（INST REG）４６にクロック
＜PCLK>のタイミングでセットされる。また、この加算
命令（inst）のアドレス部［０〜９］，［１２〜２１］
がそれぞれアドレスカウンタ（RF0AD REG）４８，（RF0
AD REG）５０にクロック＜PCLK>のタイミングでセット
される。また、この加算命令（inst）のリピート値［４
２〜４５］がリピートカウンタ（RPT CNTR）５２にクロ
ック＜PCLK>のタイミングでセットされる。今回のリピ
ート値［４２〜４５］は「７」であるから、一致回路５
４の出力が論理値“０”に変わる。なお、ステップＡ5
におけるＩＧ１４内の処理は図８のステップＣ2に相当
する。

【０１１７】処理部１８では、ＩＧ１４のマイクロ命令
レジスタ（INST REG）４６およびアドレスカウンタ（RF
0AD REG）４８，（RF0AD REG）５０よりそれぞれ与えら
れるマイクロ命令＜MICROINSTRUCTION＞およびアドレス
＜ADDRESS＞にしたがって１ビット単位の演算処理（図
８のステップＣ3）が実行される。この結果、各プロセ
ッシング・エレメントＰＥK内でレジスタ・ファイルＲ
Ｆ0のアドレス「１１(H)」に格納されている１ビットの
データとレジスタ・ファイルＲＦ1のアドレス「２１
(H)」に格納されている１ビットのデータとがＡＬＵ２
４で加算され、その加算結果の和（ＳＭ）がレジスタ・
ファイルＲＦ1のアドレス「２１(H)」に書き込まれる。

【０１１８】次に、ステップＡ6において、プログラム
カウンタ（ＰＣ）４２がカウンタ値（メモリアドレス）
を１つインクリメントして「７」に更新する。

【０１１９】≪クロックサイクル１９〜２３≫１９〜２
３番目の各クロックサイクルでは、プログラムメモリ４
０においてメモリアドレス「７」の加算命令が読み出さ
れる（ステップＡ2）。もっとも、ステップＡ3ではリピ
ートカウンタ（RPT CNTR）５２のカウント値が「６」〜
「３」と変化し、まだ「１」にならないため、命令の種
類に関係なくステップＡ7，Ａ8の処理が選択される。

【０１２０】ステップＡ7の処理において、ＩＧ１４内
では、アドレスカウンタ（RF0AD REG）４８，（RF0AD R
EG）５０のカウンタ値（アドレス）が各サイクル毎にそ
れぞれ１つインクリメントされるとともに、リピートカ
ウンタ（RPT CNTR）５２のカウンタ値（残りリピート
値）が各サイクル毎に１つディクリメントされて
「６」，「５」，「４」，「３」，「２」と逐次変化す
る。各プロセッシング・エレメントＰＥK内では、各サ
イクル毎に１ビットずつレジスタ・ファイルＲＦ0のア
ドレス「１２〜１６(H)」のデータとレジスタ・ファイ
ルＲＦ1のアドレス「２２〜２６(H)」のデータとがＡＬ
Ｕ２４で加算され（図８のステップＣ3）、加算結果の
和（ＳＭ）がレジスタ・ファイルＲＦ1のアドレス「２
２〜２６(H)」に書き込まれる。

【０１２１】各クロックサイクルでプログラムメモリ４
０より読み出された命令（メモリアドレス「７」の加算
命令）がＳＩＭＤ命令であるから、ステップＡ8からス
テップＡ10に入ることなく、プログラムカウンタ４２の
カウンタ値を「７」に維持したまま、各クロックサイク
ルを終了する。

【０１２２】≪クロックサイクル２４≫２４番目のクロ
ックサイクルでも、プログラムメモリ４０においてメモ
リアドレス「７」の加算命令が読み出される（ステップ
Ａ2）。ステップＡ3では、リピートカウンタ（RPT CNT
R）５２のカウンタ値（残りリピート値）が「２」であ
るから、この場合もステップＡ7，Ａ8の処理が選択され
る。

【０１２３】ステップＡ7においては、ＩＧ１４のアド
レスカウンタ（RF0AD REG）４８，（RF0AD REG）５０よ
りそれぞれ与えられるアドレス＜ADDRESS＞が１つイン
クリメントされることにより、ＳＶＰコア１２の各プロ
セッシング・エレメントＰＥK内ではレジスタ・ファイ
ルＲＦ0のアドレス「１７(H)」に格納されている１ビッ
トのデータとレジスタ・ファイルＲＦ1のアドレス「２
７(H)」に格納されている１ビットのデータとがＡＬＵ
２４で加算され、その加算結果の和（ＳＭ）がレジスタ
・ファイルＲＦ1のアドレス「２７(H)」に書き込まれ
る。これで、メモリアドレス「６」の加算命令が指示し
ていた上位７ビットの加算演算（Ｒ1［２７(H)：２１
(H)］←Ｒ0［１７(H)：１１(H)］＋Ｒ1［２７(H)：２１
(H)］）の処理が完了する。一方、ＩＧ１４のリピート
カウンタ５２のカウンタ値（残りリピート値）が１つデ
ィクリメントされて「１」になる。これにより、一致回
路５４の出力が論理値“１となる。

【０１２４】一致回路５４からの論理値“１の出力信号
は、オアゲート６２を介してプログラムカウンタ４２に
インクリメント・イネーブル信号として与えられるとと
もに、マイクロ命令レジスタ４６、アドレスカウンタ４
８，５０およびリピートカウンタ５２に入力イネーブル
信号として与えられる。

【０１２５】ステップＡ8では、ステップＡ10に入るこ
となく、プログラムカウンタ４２のカウンタ値を「７」
に維持したまま、このクロックサイクルを終了する。

【０１２６】≪クロックサイクル２５≫２５番目のクロ
ックサイクルでも、プログラムメモリ４０においてメモ
リアドレス「７」の加算命令が読み出される（ステップ
Ａ2）。このメモリアドレス「７」の加算命令は、上記
８ビット加算演算（Ｒ1［２８(H)：２０(H)］←Ｒ0［１
７(H)：１０(H)］＋Ｒ1［２７(H)：２０(H)］）の中で
最上位ビットの加算結果の桁上げ（ＣＹ）を全体の加算
演算結果に含めるための演算を規定している。このた
め、加算演算の繰り返し回数（ＲＰＴ）を１（回）と
し、ワーキングレジスタ［Ａ］，［Ｂ］にそれぞれ
“０”をセットするとともに、ワーキングレジスタ
［Ｃ］にはＡＬＵ２４より直前に出力された桁上げ“Ｃ
Ｙ”をセットすることを指示している。

【０１２７】さて、ステップＡ3では、リピートカウン
タ（RPT CNTR）５２のカウント値が「１」になっている
ので、ステップＡ4が選択される。ステップＡ4では、メ
モリアドレス「７」の加算命令がＳＩＭＤ命令であるか
ら、ステップＡ5．Ａ6の処理が選択される。

【０１２８】ステップＡ5において、ＩＧ１４内では、
メモリアドレス「７」の加算命令（inst）の命令コード
部［１０〜１１，２２〜３９］が切換スイッチ５６を介
してマイクロ命令レジスタ（INST REG）４６にクロック
＜PCLK>のタイミングでセットされる。また、この加算
命令（inst）のアドレス部［０〜９］，［１２〜２１］
がそれぞれアドレスカウンタ（RF0AD REG）４８，（RF0
AD REG）５０にクロック＜PCLK>のタイミングでセット
される。また、この加算命令（inst）のリピート値［４
２〜４５］がリピートカウンタ（RPT CNTR）５２にクロ
ック＜PCLK>のタイミングでセットされる。今回のリピ
ート値［４２〜４５］は「１」であるから、一致回路５
４の出力は論理値“１”のままである。

【０１２９】処理部１８では、ＩＧ１４のマイクロ命令
レジスタ（INST REG）４６およびアドレスカウンタ（RF
0AD REG）４８，（RF0AD REG）５０よりそれぞれ与えら
れるマイクロ命令＜MICROINSTRUCTION＞およびアドレス
＜ADDRESS＞にしたがって１ビット単位の演算処理（図
８のステップＣ6）が実行される。この結果、各プロセ
ッシング・エレメントＰＥK内でＡＬＵ２４より直前に
出力されていた桁上げ（ＣＹ）が今回はそのままＡＬＵ
２４の演算結果の和（ＳＭ）となって、レジスタ・ファ
イルＲＦ1のアドレス「２８(H)」に書き込まれる。これ
で、メモリアドレス「５，６，７」の加算命令が指示し
ていた８ビット・データ同士の加算演算（Ｒ1［２８
(H)：２０(H)］←Ｒ0［１７(H)：１０(H)］＋Ｒ1［２７
(H)：２０(H)］）の全演算処理が終了する。

【０１３０】次に、ステップＡ6において、プログラム
カウンタ（ＰＣ）４２がカウンタ値（メモリアドレス）
を１つインクリメントして「８」に更新する。

【０１３１】≪クロックサイクル２６≫次（２６番目）
のクロックサイクルでは、ステップＡ2で、プログラム
メモリ４０のメモリアドレス「８」よりＥＩＮＴ（Enab
le Interrupt）命令が読み出される。次いで、ステップ
Ａ3で、リピートカウンタ（RPT CNTR）５２のカウント
値が「１」になっているので、ステップＡ4が選択され
る。ステップＡ4では、ＥＩＮＴ命令がＩＧ命令なの
で、ステップＡ9．Ａ10の処理が選択される。すなわ
ち、一致回路５４より論理値“１”の入力イネーブル信
号がマイクロ命令レジスタ４６とリピートカウンタ５２
に与えられており、かつアンドゲート６０からの論理値
“１”の出力によってスイッチ５６，５８がそれぞれ入
力端子ａに切り換わるという条件が成立することで、ス
テップＡ9．Ａ10の処理が行なわれる。

【０１３２】ステップＡ9において、ＩＧ１４内では、
ＮＯＰコード＜ＮＯＰ＞および残りリピート値＜１＞が
クロック＜PLCK＞のタイミングでスイッチ５６，５８を
介してマイクロ命令レジスタ４６およびリピートカウン
タ５２にそれぞれロードされる。ＳＶＰコア１２の処理
部１８内では、ＩＧ１４のマイクロ命令レジスタ（INST
REG）４６より命令不実行を指示するＮＯＰコード＜Ｎ
ＯＰ＞を与えられるため、各プロセッシング・エレメン
トＰＥKは何の処理も行わず、動作停止状態となる。な
お、ＮＯＰ状態では、アドレスカウンタ（RF0AD REG）
４８，（RF0AD REG）５０におけるアドレス＜ADDRESS＞
は何ら意味をもたない。

【０１３３】ステップＡ10では、ＩＧ１４内のＩＧ命令
実行ユニット４４がＥＩＮＴ命令を実行する。ＥＩＮＴ
命令は、ハードウェア・インタラプトが発生した場合に
所定の分岐先へジャンプすることを指示する命令であ
る。ここでは、ハードウェア・インタラプトが発生しな
かったものとする。したがって、このＥＩＮＴ命令の実
行によって、プログラムカウンタ４２のカウンタ値（メ
モリアドレス）が１つインクリメントされて、「９」に
なる。

【０１３４】≪クロックサイクル２７≫次（２７番目）
のクロックサイクルにおいて、ステップＡ2で、プログ
ラムメモリ４０のメモリアドレス「９」よりＪＭＰ命令
が読み出される。ステップＡ3では、リピートカウンタ
（RPT CNTR）５２のカウント値が「１」になっているの
で、ステップＡ4が選択される。ステップＡ4では、ＪＭ
Ｐ命令がＩＧ命令なので、ステップＡ9．Ａ10の処理が
選択される。

【０１３５】ステップＡ9では、上記した２６番目のク
ロックサイクルと同様に＜ＮＯＰ＞処理が行なわれる。
ステップＡ10では、ＩＧ命令実行ユニット４４がＪＭ
Ｐ命令を実行し、プログラムカウンタ４２のカウンタ値
（メモリアドレス）を指定された分岐先「０」に更新す
る。

【０１３６】この分岐先のメモリアドレス「０」は本例
のプログラム（図５）の先頭アドレスであり、しかもこ
の時点で或るＳＩＭＤ命令がペンディングになっている
（所定回数の繰り返しが済んでいない）わけでもない。
したがって、次の２８番目のクロックサイクル以降は上
記（≪クロックサイクル１〜２７≫）と同じ動作が繰り
返される。

【０１３７】このように、本実施例のＳＶＰ１０におい
ては、ＳＶＰコア１２でＳＩＭＤ命令の繰り返し処理が
行われている最中にプログラムメモリ４０よりＩＧ命令
が読み出されたときは、当該ＳＩＭＤ命令の繰り返し処
理と並行して当該ＩＧ命令を実行するようにしたので、
スループットを大幅に上げることができる。

【０１３８】たとえば、上記したプログラム例におい
て、≪クロックサイクル１〜８≫の期間中に、ＳＶＰコ
ア１２の各プロセッシング・エレメントＰＥKはＳＩＭ
Ｄ命令に属するメモリアドレス「０」の移動命令（Ｒ0
［１７(H)：１０(H)］←Ｒ1［１１７(H)：１１０
(H)］）を１クロックサイクル毎に１ビットずつ繰り返
し実行する。一方、ＩＧ１４内では、この期間内の≪ク
ロックサイクル２〜５≫にかけて、プログラムメモリ４
０より読み出されたＤＩＮＴ命令、ＪＦＡＺ命令、ＪＦ
ＢＺ命令およびＪＭＰ命令（いずれもＩＧ命令）をＩＧ
命令実行ユニット４４が逐一実行する。これにより、上
記移動命令の処理を全て終了した後、次の≪クロックサ
イクル９≫でＳＶＰコア１２側は上記ＪＭＰ命令で指示
されているメモリアドレス「１０」の移動命令（Ｒ1
［２７(H)：２０(H)］←Ｒ0［１２７(H)：１２０
(H)］）の処理を開始することができる。

【０１３９】従来のこの種のＳＶＰであれば、ＳＶＰコ
ア１２側でメモリアドレス「０」の移動命令（Ｒ0［１
７(H)：１０(H)］←Ｒ1［１１７(H)：１１０(H)］）の
処理が終了するまで、その次の命令であるＤＩＮＴ命令
は待たされる。そして、該移動命令の終了後に、≪クロ
ックサイクル９≫でメモリアドレス「１」の該ＤＩＮＴ
命令が実行される。次に、上記の例では、≪クロックサ
イクル１０≫でメモリアドレス「２」の上記ＪＦＡＺ命
令が、≪クロックサイクル１１≫でメモリアドレス
「３」の上記ＪＦＢＺ命令が、≪クロックサイクル１２
≫でメモリアドレス「４」の上記ＪＭＰ命令が順次実行
される。このようにＩＧ命令の実行が続く期間≪クロッ
クサイクル９〜１２≫中、ＳＶＰコア１２はＮＯＰコー
ド＜ＮＯＰ＞を与えられ、実質的に動作停止状態とな
る。ＳＶＰコア１２の処理が再開されるのは≪クロック
サイクル１３≫以降であり、本実施例と比較して４クロ
ックサイクルの遅れを来すことになる。

【０１４０】図９に、本発明の第２の実施例におけるＩ
Ｇ１４の要部の構成を示す。この第２の実施例は、上記
した第１の実施例のＩＧ１４においてプログラムメモリ
４０とマイクロ命令レジスタ４６、アドレスカウンタ４
８，５０およびリピートカウンタ５２との間にＳＩＭＤ
命令用バッファメモリとしてＦＩＦＯ（First-In First
-out）メモリ７０を設けていることを主たる特徴とす
る。

【０１４１】ＦＩＦＯメモリ７０は、データ入力端子Ｉ
Ｎ、データ出力端子ＯＵＴ、書き込みイネーブル端子Ｗ
Ｅ、読み出しイネーブル端子ＲＥ、フル状態端子fullお
よび空状態端子emptyを有しており、プログラムメモリ
４０より読み出された４６ビットのプログラムデータ
［０〜４５］のうち命令形式識別データ［４０，４１］
を除く４４ビットのデータ［０〜３９，４２〜４５］を
条件的に先入れ先出し方式で所定の深さ（最大蓄積デー
タ数）まで蓄積する。

【０１４２】プログラムメモリ４０より読み出されたデ
ータ［０〜３９，４２〜４５］がこのＦＩＦＯメモリ７
０に入力されるための条件は、アンドゲート６０，７４
の出力が共に論理値“０”となり、アンドゲート７４の
出力端子より論理値“１”の信号が書き込みイネーブル
端子ＷＥに与えられることである。

【０１４３】上記したように、アンドゲート６０の出力
が“１”になるのは、プログラムメモリ４０より読み出
された当該命令の命令識別データ［４０，４１］が
（０，０）であるとき、つまり当該命令がＳＩＭＤ命令
のときである。

【０１４４】アンドゲート７２の出力が“０”になるの
は、ＦＩＦＯメモリ７０のフル状態端子fullが論理値
“０”のとき、つまりメモリ７０がフル（満杯）状態で
はないとき、あるいは一致回路５４の出力が論理値
“１”のとき、つまりリピートカウンタ５２の残りリピ
ート値が「１」のときである。後者のの場合は、後述
するようにデータ読み出しが可能となり、先頭のデータ
がデータ出力端子ＯＵＴから出力されるため、それと入
れ替わりにデータ入力端子ＩＮへのデータ入力（書き込
み）が可能となる。

【０１４５】ＦＩＦＯメモリ７０から蓄積データの中の
先頭データが出力されるための条件は、アンドゲート７
６の出力端子より論理値“１”の信号が読み出しイネー
ブル端子ＲＥに与えられることである。アンドゲート７
６の出力が“１”になるのは、空状態端子emptyが論理
値“０”になっており、つまりメモリ７０が空（から）
状態ではなく、かつ一致回路５４の出力が論理値“１”
のとき、つまりリピートカウンタ５２の残りリピート値
が「１」のときである。

【０１４６】図１０に、この第２の実施例におけるプロ
グラム実行処理の手順を示す。初期化では、プログラム
カウンタ（ＰＣ）４２およびリピートカウンタ（RPTCNT
R）５２のカウンタ値を初期値「０」，「１」にそれぞ
れセットすることに加えて、ＦＩＦＯメモリ７０を空状
態にする（ステップＤ1）。

【０１４７】プログラム実行中の各クロックサイクルに
おいて、最初にステップＤ2でプログラムカウンタ４２
のカウンタ値で指示されるメモリアドレスにてプログラ
ムメモリ４０より命令（inst）を読み出す。次いで、ス
テップＤ3でリピートカウンタ（RPT CNTR）５２のカウ
ンタ値（残りリピート値）を判定し、それが「１」にな
っているときは、次のステップＤ4でＦＩＦＯメモリ７
０が空状態であるか否かで処理が分かれる。

【０１４８】ＦＩＦＯメモリ７０が空状態であるとき、
つまり空状態端子emptyが“１”になっているときは、
ステップＤ5の処理が選択される。この場合、スイッチ
５６，５８がそれぞれ端子ｂに切り換わっているため、
マイクロ命令レジスタ４６にＮＯＰコード＜ＮＯＰ＞が
セットされるとともに、リピートカウンタ５２には残り
リピート値＜１＞がセットされる。これにより、ＳＶＰ
コア１２の処理部１８では各プロセッシング・エレメン
トＰＥKは何の処理も行わず、動作停止状態となる。

【０１４９】ステップＤ4でＦＩＦＯメモリ７０が空状
態でないときは、ステップＤ6の処理が選択される。こ
の場合、空状態端子emptyが“０”で、スイッチ５６，
５８がそれぞれ端子ａに切り換わる。また、一致回路５
２の出力が“１”であるため、アンドゲート７６の出力
端子より“１”の信号が読み取りイネーブル端子ＲＥに
与えられる。そして、ＦＩＦＯメモリ７０のデータ出力
端子ＯＵＴより出力されたデータ［０〜３９，４２〜４
５］のうち、ＳＩＭＤ命令コード部［１０〜１１，２２
〜３９］がスイッチ５６を介してマイクロ命令レジスタ
４６にセットされ、アドレス［０〜９］，［１２〜２
１］がアドレスカウンタ４８，５０にそれぞれセットさ
れ、リピート値［４２〜４５］がスイッチ５８を介して
リピートカウンタ５２にセットされる。

【０１５０】次に、ステップＤ8で、プログラムメモリ
４０より読み出されている当該命令がＩＧ命令なのか、
それともＳＩＭＤ命令なのか判定される。つまり、アン
ドゲート６０の出力の値によって処理手順が分かれる。

【０１５１】アンドゲート６０の出力が“１”のとき
（ＩＧ命令のとき）は、ステップＤ9でＩＧ命令実行ユ
ニット４４が当該命令を実行する。このとき、アンドゲ
ート７２の出力は“０”で、ＦＩＦＯメモリ７０はデー
タ入力を禁止化される。

【０１５２】アンドゲート６０の出力が“０”のとき
（ＳＩＭＤ命令のとき）は、アンドゲート７２の出力は
“１”で、ＦＩＦＯメモリ７０は書き込み可能となり、
ステップＤ11で当該ＳＩＭＤ命令の命令形式識別データ
［４０，４１］以外のデータ［０〜３９，４２〜４５］
がデータ入力端子ＩＮより入力される。

【０１５３】一方、アンドゲート７４の出力が“０”で
あるから、インバータ７８の出力ひいてはオアゲート６
２の出力が“１”となり、この“１”の信号がインクリ
メントイネーブル信号としてプログラムカウンタ４２に
与えられ、メモリアドレスが１つインクリメントされる
（ステップＤ12）。

【０１５４】ステップＤ3でリピートカウンタ（RPT CNT
R）５２のカウンタ値（残りリピート値）がまだ「１」
になっていないとき、つまりＳＶＰコア１２の処理部１
８でＳＩＭＤ命令に対する繰り返し実行回数がまだ規定
回数に達していないときは、ステップＤ7の処理が選択
される。このステップＤ7および後続のステップＤ8，Ｄ
9は、上記した第１の実施例におけるステップＡ7，Ａ
8，Ａ10と同様の処理内容となる。

【０１５５】すなわち、ステップＤ7において、ＩＧ１
４内では、クロック＜PCLK>のタイミングで、アドレス
カウンタ（RF0AD REG）４８，（RF0AD REG）５０のカウ
ンタ値（アドレス）がそれぞれ１つインクリメントされ
るとともに、リピートカウンタ（RPT CNTR）５２のカウ
ンタ値（残りリピート値）が１つディクリメントされ
る。ＳＶＰコア１２の処理部１８内では、ＩＧ１４のマ
イクロ命令レジスタ（INSTREG）４６およびアドレスカ
ウンタ（RF0AD REG）４８，（RF0AD REG）５０よりそれ
ぞれ与えられるマイクロ命令＜MICROINSTRUCTION＞およ
びアドレス＜ADDRESS＞にしたがって１ビット単位の演
算処理が実行される。次に、ステップＤ8において、ス
テップＤ2でプログラムメモリ４０より読み出された命
令（inst）がＳＩＭＤ命令なのかＩＧ命令なのかが判定
される。ＩＧ命令であるときは、次にステップＤ9でＩ
Ｇ命令実行ユニット４４により当該ＩＧ命令が実行され
る。

【０１５６】しかし、ＳＩＭＤ命令であるときは、上記
第１実施例とは異なり（そのまま当該クロックサイクル
を終了するのではなく）、ステップＤ10に入る。そし
て、ＦＩＦＯメモリ７０がフル状態でなければ、当該Ｓ
ＩＭＤ命令の命令形式識別データ［４０，４１］以外の
データ［０〜３９，４２〜４５］がＦＩＦＯメモリ７０
に入力され（ステップＤ11）、プログラムカウンタ４２
のカウンタ値（メモリアドレス）が１つインクリメント
される（ステップＤ12）。

【０１５７】このように、この第２の実施例において
は、処理部１８で或るＳＩＭＤ命令の繰り返し実行処理
が終了する前にプログラムメモリ４０より他のＳＩＭＤ
命令が読み出されたときは、ＦＩＦＯメモリ７０のその
時の空き容量が許す限り後者のＳＩＭＤ命令をＦＩＦＯ
メモリ７０に格納し、次のメモリアドレスに進むように
なっている。したがって、次のメモリアドレスでＩＧ命
令がプログラムメモリより読み出されたときは、該ＩＧ
命令をＳＩＭＤ命令の繰り返し実行と並行して実行する
ことができるので、スループットを一層向上させること
ができる。

【０１５８】図１１および図１２に、この第２の実施例
によるＳＶＰ１０で図５のプログラム例を実行する場合
の各クロックサイクル毎の各部のステータスまたは動作
を示す。

【０１５９】最初のクロックサイクルでは、ステップＤ
2→Ｄ3→Ｄ4→Ｄ5→Ｄ8→Ｄ11→Ｄ12の処理が行なわれ
る。特に、ステップＤ11では、プログラムメモリ４０よ
り読み出されたメモリアドレス「０」の移動命令（正確
にはこの移動命令の命令コード部およびアドレス）がＦ
ＩＦＯメモリ７０に格納される。ステップＤ5で処理部
１８はＮＯＰ命令＜ＮＯＰ＞を与えられるため実質的に
は動作しない。

【０１６０】２番目のクロックサイクルでは、ステップ
Ｄ2→Ｄ3→Ｄ4→Ｄ6→Ｄ8→Ｄ9の処理が行なわれる。特
に、ステップＤ6では、上記移動命令の命令コード部お
よびアドレスがＦＩＦＯメモリ７０より読み出されてマ
イクロ命令レジスタ４６およびアドレスカウンタ４８，
５０にそれぞれセットされ、処理部１８の各プロセッシ
ング・エレメントＰＥKは上記移動命令（１回目）を実
行する。ステップＤ9では、ＩＧ命令実行ユニット４４
がプログラムメモリ４０より読み出されているメモリア
ドレス「１」のＤＩＮＴ命令を実行する。

【０１６１】３〜５番目のクロックサイクルでは、ステ
ップＤ2→Ｄ3→Ｄ7→Ｄ8→Ｄ9の処理が選択され、上記
した第１実施例における３〜５番目のクロックサイクル
と同様の処理動作が行なわれる。すなわち、処理部１８
の各プロセッシング・エレメントＰＥKが上記移動命令
を２，３，４回目と順次実行し、同時にＩＧ命令実行ユ
ニット４４がプログラムメモリ４０より読み出されたメ
モリアドレス「２」，「３」，「４」のＤＩＮＴ命令、
ＪＦＡＺ命令、ＪＦＢＺ命令を順次実行する。

【０１６２】６番目のクロックサイクルでは、ステップ
Ｄ2→Ｄ3→Ｄ7→Ｄ8→Ｄ10→Ｄ11→Ｄ12の処理が行なわ
れる。特に、ステップＤ11では、プログラムメモリ４０
より読み出されたメモリアドレス「１０」の移動命令が
ＦＩＦＯメモリ７０に格納される。そして、ステップＤ
12で、アドレスカウンタ（ＰＣ）４２のカウンタ値（メ
モリアドレス）がインクリメントされて「１１」にな
る。

【０１６３】７番目のクロックサイクルでは、ステップ
Ｄ2→Ｄ3→Ｄ7→Ｄ8→Ｄ9の処理が行なわれる。ステッ
プＤ9では、ＩＧ命令実行ユニット４４がプログラムメ
モリ４０より読み出されたメモリアドレス「１１」のＪ
ＭＰ命令を実行する。上記した第１の実施例では１０番
目のクロックサイクルでメモリアドレス「１１」のＪＭ
Ｐ命令が実行されるのに対して、本実施例では７番目の
クロックサイクルで同ＪＭＰ命令が実行される。

【０１６４】８番目のクロックサイクルでは、ステップ
Ｄ2→Ｄ3→Ｄ7→Ｄ8→Ｄ10→Ｄ11→Ｄ12の処理が行なわ
れる。特に、ステップＤ11では、プログラムメモリ４０
より読み出されたメモリアドレス「５」の加算命令がＦ
ＩＦＯメモリ７０に格納される。

【０１６５】９番目のクロックサイクルでは、ステップ
Ｄ2→Ｄ3→Ｄ7→Ｄ8→Ｄ10（終り）の処理が行なわれ
る。ステップＤ10では、ＦＩＦＯメモリ７０がフル状態
にあるため、プログラムメモリ４０より読み出されたメ
モリアドレス「６」の加算命令はＦＩＦＯメモリ７０に
格納されない。したがって、アドレスカウンタ（ＰＣ）
４２のカウンタ値（メモリアドレス）は「６」のままで
ある。しかし、ステップＤ7で、メモリアドレス「０」
の移動命令に対する処理部１８の繰り返し実行処理が終
了し、リピートカウンタ（RPT cntr）５２のカウンタ値
（残りリピート値）が「１」になる。

【０１６６】１０番目のクロックサイクルでは、ステッ
プＤ2→Ｄ3→Ｄ4→Ｄ6→Ｄ8→Ｄ11→Ｄ12の処理が行な
われる。ステップＤ6では、メモリアドレス「１０」の
移動命令がＦＩＦＯメモリ７０より読み出されてマイク
ロ命令レジスタ４６およびアドレスカウンタ４８，５０
にセットされ、処理部１８の各プロセッシング・エレメ
ントＰＥKは上記移動命令（１回目）を実行する。ステ
ップＤ11では、上記移動命令と入れ替わりに今回プログ
ラムメモリ４０より読み出されたメモリアドレス「６」
の加算命令がＦＩＦＯメモリ７０に格納される。

【０１６７】１１〜１７番目のクロックサイクルでは、
ステップＤ2→Ｄ3→Ｄ7→Ｄ8→Ｄ10（終り）の処理が行
なわれる。

【０１６８】１８番目のクロックサイクルでは、ステッ
プＤ2→Ｄ3→Ｄ4→Ｄ6→Ｄ8→Ｄ10→Ｄ11→Ｄ12の処理
が選択される。ステップＤ6では、メモリアドレス
「５」の加算命令がＦＩＦＯメモリ７０より読み出され
てマイクロ命令レジスタ４６およびアドレスカウンタ４
８，５０にセットされ、処理部１８の各プロセッシング
・エレメントＰＥKは上記加算命令を実行する。ステッ
プＤ11では、上記メモリアドレス「５」の加算命令と入
れ替わりに今回プログラムメモリ４０より読み出された
メモリアドレス「７」の加算命令がＦＩＦＯメモリ７０
に格納される。

【０１６９】１９番目のクロックサイクルでは、ステッ
プＤ2→Ｄ3→Ｄ4→Ｄ6→Ｄ8→Ｄ9の処理が行なわれる。
ステップＤ6では、メモリアドレス「６」の加算命令が
ＦＩＦＯメモリ７０より読み出されてマイクロ命令レジ
スタ４６およびアドレスカウンタ４８，５０にセットさ
れ、処理部１８の各プロセッシング・エレメントＰＥK
は上記加算命令を実行する。ステップＤ9では、ＩＧ命
令実行ユニット４４がプログラムメモリ４０より読み出
されているメモリアドレス「８」のＥＩＮＴ命令を実行
する。

【０１７０】２０番目のクロックサイクルでは、ステッ
プＤ2→Ｄ3→Ｄ7→Ｄ8→Ｄ9の処理が行なわれる。ステ
ップＤ7では、メモリアドレス「６」の加算命令につい
て処理部１８の各プロセッシング・エレメントＰＥKが
２回目の加算演算を実行する。ステップＤ9では、ＩＧ
命令実行ユニット４４がプログラムメモリ４０より読み
出されているメモリアドレス「９」のＪＭＰ命令を実行
する。

【０１７１】上記した第１の実施例では２６，２７番目
のクロックサイクルでメモリアドレス「８」，「９」の
ＥＩＮＴ命令，ＪＭＰ命令が実行されるのに対して、本
実施例では１９，２０番目のクロックサイクルで同命令
が実行される。しかも、ＩＧ命令実行ユニット４４がこ
れらのＥＩＮＴ命令，ＪＭＰ命令を実行する時、第１の
実施例では処理部１８がＮＯＰ命令を受けて一時停止状
態となるのに対して、本実施例では処理部１８がマイク
ロ命令レジスタ４６およびアドレスカウンタ４８，５０
からのマイクロ命令およびアドレスを受け取ってＳＩＭ
Ｄ命令（メモリアドレス「６」の加算命令）の繰り返し
実行を継続する。これにより、処理部１８の稼動率が一
層向上する。

【０１７２】２１番目以降のクロックサイクルにおける
動作は、上述した説明と図１２から容易に理解できるの
で、説明を省略する。

【０１７３】なお、非ＳＩＭＤ命令であっても、ＳＩＭ
Ｄ命令の実行シーケンスと同期をとった方が好ましい場
合もある。たとえば、ＤＩＮＴ命令（割込み禁止命令）
やＥＩＮＴ命令（割込み許可命令）においてハードウェ
ア・インタラプトの有無を判定するステップまたはタイ
ミングをＳＩＭＤ命令の実行シーケンスに同期させたい
場合もある。その場合は、そのような同期型の非ＳＩＭ
Ｄ命令（ＤＩＮＴ，ＥＩＮＴ）をいったんＦＩＦＯ７０
に蓄積し、ＦＩＦＯ７０から読み出した時点で該非ＳＩ
ＭＤ命令の検出と実行を行うようにすればよい。このア
プリケーションでは、図１３に示すように、ＦＩＦＯ７
０のデータ出力端子ＯＵＴより出力されるデータの中か
ら同期型の非ＳＩＭＤ命令（ＤＩＮＴ，ＥＩＮＴ）を検
出してＳＩＭＤ命令実行ユニット４４へ伝える回路７９
が設けられる。

【０１７４】図１４に、本発明においてプログラムメモ
リ４０の所要記憶容量を小さくするための一実施例を示
す。プログラムメモリ４０には、本ＳＶＰ１０の処理動
作に必要なプログラムが蓄積される。上記したように、
プログラムを構成する個々の命令（プログラムデータ）
は、たとえば４６ビット［０〜４５］からなり、そのう
ち［４０，４１］の２ビット・データが当該命令の形式
つまりＳＩＭＤ命令なのか、ＩＧ命令なのかを表す。そ
して、ＳＩＭＤ命令の場合は、［０〜９］、［１２〜２
１］の各１０ビット・データが各プロセッシング・エレ
メントＰＥKにおけるレジスタ・ファイルＲＦ0,ＲＦ1内
の初期アドレスをそれぞれ表し、［１０〜１１、２２〜
３９］の２０ビット・データが当該ＳＩＭＤ命令の命令
コード部を構成し、［４２〜４５］の４ビット・データ
が当該ＳＩＭＤ命令のリピート値（繰り返し回数）を表
す。

【０１７５】命令コード部［１０〜１１、２２〜３９］
はそのままマイクロ命令としてＳＶＰコア１２に与えら
れるため、２０ビットものデータ長を有している。２０
ビットデータの場合、２²⁰ （＝１０４８５７４）通り
のデータ値が可能である。しかし、実際のＳＶＰにおい
て命令の種類は通常２００以下である。

【０１７６】かかる実情に鑑みて、この実施例では、命
令コード部［１０〜１１、２２〜３９］をたとえば８ビ
ットのデータ（ｄ0〜ｄ7）にコード化したものをプログ
ラムメモリ４０に蓄積し、プログラムメモリ４０より出
力した８ビットの各コード・データ（ｄ0〜ｄ7）をデコ
ーダ８０で２０ビットのデータつまり本来の命令コード
部［１０〜１１、２２〜３９］に展開（復号）するよう
にしている。デコーダ８０は、たとえばＲＯＭまたはＲ
ＡＭからなるルックアップ・テーブルで実現することが
できる。プログラムメモリ４０においては、各命令の命
令コード部が８ビット幅であるから、２０ビット幅の場
合よりも所要記憶容量が小さくなる。

【０１７７】デコーダ８０は、ＳＩＭＤ命令実行部とＩ
Ｇ命令実行部とで共用することも可能であり、あるいは
別々に設けられてもよい。別々の場合、ＳＩＭＤ命令実
行部においては、マイクロ命令レジスタ４６の後段にデ
コーダ８０を配置することができる。これにより、マイ
クロ命令レジスタ４６やＦＩＦＯメモリ７０等のビット
幅を小さくすることができる。

【０１７８】図１４の例では、プログラムデータ［０〜
４５］のうち命令コード部［１０〜１１、２２〜３９］
だけをコード化したが、必要に応じて他のデータ部分
（たとえばアドレス部分）をコード化することも可能で
ある。

【０１７９】上記した実施例はＳＶＰに係るものであっ
たが、本発明は他の形式のＳＩＭＤ型並列プロセッサに
も適用可能であり、さらには１つの命令を複数のクロッ
クサイクルにわたって繰り返し実行する機能を備えた任
意のプロセッサに適用可能である。

【０１８０】

【発明の効果】以上説明したように、本発明のプロセッ
サによれば、１つの命令を複数のクロックサイクルにわ
たって繰り返し実行する方式において繰り返し実行処理
部の稼動率を高め、処理性能を向上させることができ
る。また、命令をコード化してプログラムメモリに蓄積
することで、プログラムメモリの所要記憶容量を小さく
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＳＩＭＤ型並列プロセ
ッサの構成を示すブロック図である。

【図２】実施例におけるＳＶＰコアの内部の作用を概略
的に説明するための図である。

【図３】第１の実施例における命令発行部（ＩＧ）の要
部の構成を示すブロック図である。

【図４】実施例のＳＶＰにおけるプログラム実行処理の
手順を示すフローチャートである。

【図５】実施例のＳＶＰで実施可能なプログラムの例を
示すプログラムリストである。

【図６】実施例のＳＶＰでプログラム例を実行する場合
の各クロックサイクル毎のＳＶＰ内の各部のステータス
または動作を示す図である。

【図７】実施例のＳＶＰにおける移動命令の処理手順を
示すフローチャートである。

【図８】実施例のＳＶＰにおける加算命令の処理手順を
示すフローチャートである。

【図９】第２の実施例における命令発行部（ＩＧ）の要
部の構成を示すブロック図である。

【図１０】第２の実施例のＳＶＰにおけるプログラム実
行処理の手順を示すフローチャートである。

【図１１】第２の実施例のＳＶＰでプログラム例を実行
する場合の各クロックサイクル毎のＳＶＰ内の各部のス
テータスまたは動作を示す図である。

【図１２】第２の実施例のＳＶＰでプログラム例を実行
する場合の各クロックサイクル毎のＳＶＰ内の各部のス
テータスまたは動作を示す図である。

【図１３】第２の実施例において同期型の非ＳＩＭＤ命
令（ＤＩＮＴ，ＥＩＮＴ）をＳＩＭＤ命令と同期して実
行する変形例の要部の構成を示すブロック図である。

【図１４】本発明においてプログラムメモリの所要記憶
容量を小さくするための一実施例を示す図である。

【符号の説明】

１０ ＳＶＰ １２ ＳＶＰコア １４ 命令発行部（ＩＧ） １８ ディジタル信号処理部 ４０ プログラムメモリ ４２ プログラムカウンタ ４４ ＩＧ命令実行ユニット ４６ マイクロ命令レジスタ ４８，５０ アドレスカウンタ ５２ リピータカウンタ ５４ 一致回路 ５６，５８ スイッチ ７０ ＦＩＦＯメモリ ８０ デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小沼 英俊 東京都新宿区西新宿六丁目24番１号 日本 テキサス・インスツルメンツ株式会社内 Ｆターム(参考） 5B013 BB07 DD01 DD02 5B045 BB35 GG12 GG14 5B057 CG01 CH04 CH11

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１形式の命令を１つまたは複数のクロ
   ックサイクルにわたって繰り返し実行する第１の命令実
   行部と、 第２形式の命令を前記第１の命令実行部から独立して実
   行する第２の命令実行部と、 第１形式の命令と第２形式の命令とを含むプログラムを
   蓄積するプログラムメモリと、 プログラムの実行シーケンスにしたがって前記プログラ
   ムメモリより第１形式または第２形式の命令を順次読み
   出す命令読み出し手段と、 第１形式の命令の実行中に前記プログラムメモリより第
   ２形式の命令が読み出されたときは前記第１の命令実行
   部による当該第１形式の命令の実行と並行して前記第２
   の命令実行部に当該第２形式の命令を実行させる命令実
   行制御手段とを有するプロセッサ。
2. 【請求項２】 前記第1の命令実行部が、 第１形式の命令の命令コード部で規定される処理を１ク
   ロックサイクル内に１ビット単位で実行する処理部と、 前記プログラムメモリより読み出された各々の前記第１
   形式の命令についてその命令の命令コード部をマイクロ
   命令として前記処理部に与えるマイクロ命令レジスタ
   と、 前記プログラムメモリより読み出された各々の前記第１
   形式の命令についてその命令に係わるデータアドレスを
   １クロックサイクル毎に初期値から所定の最終値までイ
   ンクリメントまたはディクリメントしながら前記処理部
   に逐次与えるアドレスカウンタと、 前記プログラムメモリより読み出された各々の前記第１
   形式の命令について前記命令コード部で規定される処理
   が前記処理部で繰り返し実行される回数をカウントする
   リピートカウンタとを有する請求項１に記載のプロセッ
   サ。
3. 【請求項３】 前記プログラムメモリより読み出された
   第１形式の命令を先入れ先出し方式で蓄積し、読み出し
   た第１形式の命令を第１の命令実行部に与える先入れ先
   出し型メモリを有する請求項１に記載のプロセッサ。
4. 【請求項４】 前記第1の命令実行部が、 第１形式の命令の命令コード部で規定される処理を１ク
   ロックサイクル内に１ビット単位で実行する処理部と、 前記先入れ先出し型メモリより読み出された各々の前記
   第１形式の命令についてその命令の命令コード部をマイ
   クロ命令として前記処理部に与えるマイクロ命令レジス
   タと、 前記先入れ先出し型メモリより読み出された各々の前記
   第１形式の命令についてその命令に係わるデータアドレ
   スを１クロックサイクル毎に初期値から所定の最終値ま
   でインクリメントまたはディクリメントしながら前記処
   理部に逐次与えるアドレスカウンタと、 前記先入れ先出し型メモリより読み出された各々の前記
   第１形式の命令について前記命令コード部で規定される
   処理が前記処理部で繰り返し実行される回数をカウント
   するリピートカウンタとを有する請求項３に記載のプロ
   セッサ。
5. 【請求項５】 前記先入れ先出し型メモリには第１形式
   の命令の実行シーケンと同期して実行されるべき所定の
   第２形式の命令も蓄積され、前記所定の第２形式の命令
   は前記先入れ先出し型メモリより読み出された時点で前
   記第２の命令実行部により実行される請求項３または４
   に記載のプロセッサ。
6. 【請求項６】 前記プログラムメモリには各命令の一部
   または全部がコード化されて蓄積され、前記プログラム
   より読み出された命令をデコードするデコーダが設けら
   れている請求項１〜４のいずれかに記載のプロセッサ。
7. 【請求項７】 前記処理部が、走査線上の画素に１対１
   の対応関係で割り当てられ、かつ共通の第１形式の命令
   にしたがって同一の動作を行う複数個のプロセッシング
   ・エレメントを有し、入力した画像信号を走査線単位で
   処理する請求項１〜５のいずれかに記載のプロセッサ。