JPH0545983B2

JPH0545983B2 -

Info

Publication number: JPH0545983B2
Application number: JP58062143A
Authority: JP
Inventors: Yoichi Shintani; Kenichi Wada; Tsuguo Shimizu; Akira Yamaoka
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-04-11
Filing date: 1983-04-11
Publication date: 1993-07-12
Also published as: JPS6037037A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はパイプライン方式のデイジタルコンピ
ユータに関する。

〔従来技術〕

このコンピユータでは各命令の実行過程を複数
のステージに分け、異なる命令の異なるステージ
を並列に実行することにより、実質上複数の命令
を並列に実行する。

しかし、ある命令Ｂの処理に必要なデータが、
先行する命令Ａが指定する演算結果を利用して求
める場合には、その演算結果が確定するまで命令
Ｂの実行を遅延しなければならない。たとえば命
令Ａが実行されるとベースレジスタ又はインデツ
クスレジスタが書きかえられ、しかも命令Ｂはそ
のベースレジスタ又はインデツクスレジスタの内
容と命令Ｂ内に含まれるアドレス情報を加算して
主メモリアクセスのための絶対アドレスを計算す
る場合がこれに相当する。このように、先行する
命令Ａの演算結果を用いて命令Ｂの実行のための
アドレスを決めなければならない状態をアドレス
コンフリクトがあると呼ぶ。この場合、命令Ｂの
アドレス計算ステージは命令Ａの演算が終了する
まで遅延される。

従来では、この遅延を少なくするために、すべ
ての命令が必要とする演算を実行できる主演算装
置とは別に一部の命令が要求する簡単な演算のみ
を実行できる従演算装置とを設けた。この際従演
算装置は構造が比較的簡単なためにベースレジス
タ又はインデツクスレジスタを含む汎用レジスタ
の近くに設けられ、主演算装置はその構造が複雑
で回路規模が大きくなるために汎用レジスタから
より遠くに設けられる。主演算装置と従演算装置
のいずれでも実行可能な演算は、両方の演算装置
で実行させる。たとえば、上述の命令Ａが汎用レ
ジスタ内のデータのみを用いる演算を要求する場
合、この演算は主演算装置と従演算装置の両方で
実行される。主演算装置と従演算装置とが同時に
起動されたとしても、従演算装置が汎用レジスタ
の近くに設けられているために、演算に必要なオ
ペランドを汎用レジスタからより早く供給され、
したがつて従演算装置がより早く演算結果を出力
する。したがつて、命令Ｂのアドレス計算を従演
算装置の出力を用いるならば、命令Ｂのアドレス
計算は、主演算装置の出力を用いて行うより早く
開始できる。こうして、アドレスコンフリクトが
生じた命令Ｂのアドレス計算の遅延を少なくして
いる。すなわち、従演算装置によりアドレスコン
フリクトを早期に解消することにより処理の高速
化を図つている。

同じ問題が条件付分岐命令のときにも生じる。
この命令（以下ではBC命令と呼ぶ）の演算実行
サイクルにおいて、そのときの条件コードに基づ
き分岐成功か否かの判定が行なわれる。したがつ
て、分岐命令に先行する演算が条件コードを変更
する命令のときには、この先行命令の演算が終了
するまで分岐判定ができない。このように、先行
する命令の演算の終了の後にBC命令の分岐判定
をしなればならない状態を条件コードコンフリク
トがある状態と呼ぶ。従来技術のように、従演算
装置で求められた条件コードを用いてBC命令の
分岐判定をすることにより、BC命令の分岐判定
を早めることができる。

しかし、現実には高速の処理速度が要求されつ
つある。

〔発明の目的〕

本発明の目的はより処理速度の大きいパイプラ
イン制御のデータ処理装置を提供することであ
る。

〔発明の概要〕

従来技術では、命令Ａに先行する命令Ｃのため
の主演算装置での演算が終了しないことには、命
令Ａの演算は開始されない。このため命令Ｂの開
始も遅れる。命令Ｃのための演算を主演算装置が
実行しているときでも、従演算装置で命令Ａのた
めの演算を実行できるようにすれば、従演算装置
の出力を利用する命令Ｂのアドレス計算を早める
ことができるはずである。

同様に、BC命令に二つ先行する命令Ｃのため
の演算を主演算装置で実行しているときには、
BC命令の一つ前の命令Ａのための演算を開始で
きないならば、BC命令の演算の開始も遅れる。
しかし、命令Ｃのための演算を主演算装置で実行
しているときでも、この命令Ａの演算を従演算装
置で実行できるならば、BC命令も、命令Ａの従
演算装置での演算の終了後、従演算装置で実行で
きるようになる。

本発明はこの点に着目してなされたもので、複
数の演算を実行可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を実行可能な第２の演算装置と、実行すべき複数の命令を時系列に解読する手段
と、該解読手段により解読された複数の命令を一時
的に保持する手段と、該保持手段に保持された複数の命令のそれぞれ
が要求する演算の実行を該第１の演算装置に順次
指示する第１の命令実行制御手段であつて、該第
１の演算装置において実行中の演算の終了に同期
して、かつ、該第１の演算装置による演算の終了
に非同期に、該保持手段に保持された次の命令の
演算の実行を指示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令を選択し、それぞれの命令が要求
する演算の実行を該第２の演算装置に順次指示す
る、該第１の命令実行制御手段と並行して動作す
る第２の命令実行制御手段であつて、該第２の演
算装置において実行中の演算の終了に同期して、
かつ、該第１の演算装置による演算の終了に非同
期に、該保持手段に保持された命令の中の、該第
２の演算装置で実行可能な演算を要求する次の命
令の演算の実行を指示する手段により構成し、そ
れにより主演算装置での演算の終了を待たないで
従演算装置で次の演算を実行可能にした。

〔発明の実施例〕

〔装置の概要〕６Ａ，６Ｂは命令バツフア、８はこれらの命令
バツフアの一方から命令を選択的に読出すための
セレクト回路、１０は命令レジスタ、１２は命令
デコーダ、１４はデコーダ１２からの解読情報を
格納するための命令キユーレジスタであり、ここ
では三つの命令の解読情報を格納するために三つ
のレジスタからなる。１６Ａは命令キユーレジス
タ１４内の命令を選択するためのセレクタであ
り、２０Ａはセレクタ１６Ａで選択された命令の
演算を実行するための第１演算実行ユニツトであ
る（以下第1Eユニツトと略する）。このユニツト
２０Ａはこのコンピユータが実行するすべての命
令が指定する演算を実行できるように構成されて
いる。１８Ａは、第1Eユニツト２０Ａに供給す
るオペランドあるいはそこからの演算結果を格納
するための第１の汎用レジスタ（これは実際には
複数の汎用レジスタからなるレジスタ群である）
であり、２２Ａは、命令の実行を制御する第１の
命令制御ユニツト（以下第1Iユニツトと呼ぶ）で
ある。

２４は演算に必要なメモリオペランドのアドレ
スを算出するためのアドレス加算器であり、２６
はメインメモリ、２８はメインメモリ（以下では
主メモリと呼ぶこともある）２６から読出された
メモリオペランドを格納するオペランドキユーバ
ツフアであり、命令キユーレジスタ１４に格納さ
れる三つの命令に対応する三つのオペランドを格
納するための三つのバツフアからなる。セレクタ
３０Ａはバツフア２８のオペランドを選択して第
1Eユニツト２０Ａに供給するためのセレクタで
ある。

以上の回路は、パイプライン方式により命令の
実行を行うのに基本的なものである。

本実施例では以上の他に、第２演算実行ユニツ
ト２０Ｂ（以下、第2Eユニツトと呼ぶ）と、この
ユニツト２０Ｂが実行すべき命令の解読情報を命
令キユーレジスタ１４から選択するためのセレク
タ１６Ｂと、第2Eユニツト２０Ｂに送るべきオ
ペランドあるいはこのユニツトの演算結果を格納
するための第２の汎用レジスタ１８Ｂ（これも実
際には複数の汎用レジスタからなるレジスタ群で
ある）と、第2Eユニツト２０Ｂが必要とするメ
モリオペランドをオペランドキユーバツフア２８
から選択するためのセレクタ３０Ｂと、第2Eユ
ニツト２０Ｂの実行を制御する第２命令制御ユニ
ツト（以下、単に第2Iユニツトと呼ぶ）２２Ｂ
と、第１、第2Eユニツト２０Ａ，２０Ｂから出
力される条件コードを記憶するためのレジスタ３
４Ａ，３４Ｂと、パイプライン的に流れて実行さ
れる複数の命令間のアドレスコンフリクトおよび
条件コードコンフリクトをそれぞれ検出する回路
３２，３６が設けられている。

第2Eユニツト２０Ｂは、比較的簡単な演算、
たとえば加算、減算等を行う。本実施例では、こ
のユニツトは簡単化のために１マシンサイクルで
終了する演算のみを実行するように構成されてい
る。しかし、以下の説明からも明らかになるごと
く、本発明はこのような第2Eユニツトのみに限
られるものでない。第2Eユニツト２０Ｂは比較
的簡単な演算を高速に実行するためのものである
から、第1Eユニツト２０Ａよりも、第２の汎用
レジスタ１８Ｂとオペランドキユーバツフア２８
の近くに設けることが望ましい。また、第１、第
２の汎用レジスタ１８Ａ，１８Ｂが互いに同じ数
のレジスタからなる。

この装置においては、全命令は第1Eユニツト
２０Ａにより実行される。一方、これらの命令の
内、汎用レジスタ１８Ａを書きかえる命令で第
2Eユニツト２０Ｂで実行可能な命令はこの第2E
ユニツト２０Ｂでも実行される。したがつて、こ
のような命令は第１、第2Eユニツト２０Ａ，２
０Ｂの両方で実行される。しかし、第１、第2E
ユニツト２０Ａ，２０Ｂでの同じ命令に対する同
じ演算は異なるタイミングで起動可能になつてい
る。すなわち、第１、第2Eユニツト２０Ａ，２
０Ｂがそれぞれ必要とする解読情報を別々に供給
するために二つのセレクタ１６Ａ，１６Ｂが設け
られ、また、これらのユニツト２０Ａ，２０Ｂが
それぞれ必要とするメモリオペランドを別々に供
給するために二つのセレクタ３０Ａ，３０Ｂが設
けられ、第1Eユニツト２０Ａ、セレクタ１６Ａ，
３０Ａは第1Iユニツト３２Ａにより制御され、第
2Eユニツト２０Ｂ、セレクタ１６Ｂ，３０Ｂは
第2Iユニツト２２Ｂにより制御されるようになつ
ている。この結果、ある命令の第1Eユニツト２
０Ａでの実行ができない状態においても、その命
令の第2Eユニツト２０Ｂでの実行が可能となり、
これによりアドレスコンフリクト又は条件コード
コンフリクトの解消が早められるようになつてい
る。

〔命令フオーマツト〕

本装置で用いる命令は、(株)日立製作所Ｍシリー
ズコンピユータあるいは米国IBM社370シリーズ
コンピユータで用いられるのと同じものである。
これらの命令はいくつかのフオーマツトに分類さ
れるが、第３Ａ図に本発明の理解に必要な一つの
フオーマツトを示す。このフオーマツトを持つ命
令の例は、乗算、加算、ロード命令で、それぞ
れ、簡単のためにＭ，Ａ，Ｌ命令と以下では称す
る。これらの命令のビツト０−７はオペレーシヨ
ンコード（OP CODE）を表し、ビツト８−11は
レジスタ部（Ｒ）であり、Ｍ，Ａ命令では演算の
ために読出すべきオペランドが格納されている汎
用レジスタ番号を示し、かつ、演算結果が格納さ
れるレジスタ番号をも示している。また、Ｌ命令
ではこのレジスタ部は、演算結果を格納すべきレ
ジスタ番号を示す。ビツト12−15および16−19は
それぞれインデツクス部（Ｘ）、ベース部（Ｂ）
であり、それぞれ主メモリ２６から読出すべきス
トレジオペランドのアドレス算出に用いる汎用レ
ジスタ番号を示す。以下ではレジスタ部、インデ
ツクス部、ベース部が示す汎用レジスタ番号をそ
れぞれオペランドレジスタ番号R_OP、インデツク
スレジスタ番号R_X、ベースレジスタ番号R_Bと呼
ぶことにする。さらに、ビツト20−31は上記アド
レス算出に用いられる偏位値DISPを示すデイス
プレースメント部（Ｄ）である。

第３Ｂ図は条件付分岐命令の命令フオーマツト
を示す。このフオーマツトのビツト８−11はマス
ク部（Ｍ）であり、分岐成功となる条件コードの
値を指定するものである。以下では簡単のため
に、この命令をBC命令と呼ぶ。

BC命令のインデツクス部（Ｘ）、ベース部
（Ｂ）、偏位値DISPは、主メモリ２６から分岐先
命令アドレスを計算するのに用いられる。

以下の実施例においてはＭ，Ａ，Ｌ，BC命令
のみを用いて説明する。この内、第2Eユニツト
２０Ｂで実行可能な命令はＡ，Ｌ命令であり、ま
た、条件コードを書きかえる命令はＡ命令であ
る。

〔命令の読出し〕

命令バツフア６Ａ，６Ｂの一方は、現在処理さ
れようとしている命令を含む、メモリ上の連続し
た命令列（メインストリームと呼ぶ）を格納する
ために用いられ、他方は、メインストリーム上の
分岐命令の処理が開始された後にその分岐先命令
から始まるメモリ上の連続した命令列（ターゲツ
トストリームと呼ぶ）を格納するのに用いられ
る。処理された分岐命令が分岐成功と判定され、
分岐先命令の処理が始まると、それまでターゲツ
トストリームとされていた命令列はその後はメイ
ンストリームとみなされる。このように分岐命令
が分岐成功となる度にメインストリームを格納す
る命令バツフアは切り換わる。主メモリ２６から
の命令列のフエツチおよびバツフア６Ａ，６Ｂへ
の命令列の格納の制御は命令フエツチ回路（図示
せず）により実施される。読出し回路８はバツフ
ア６Ａ，６Ｂの内、現在メインストリームを格納
しているものから、命令を順次選択して順次命令
レジスタ１０に送出する。この読出し回路８はフ
リツプフロツプ９の値が１か０によりバツフア６
Ａ，６Ｂを選択する。このフリツプフロツプ（以
下では、フリツプフロツプのことをFFと略記す
ることがある）９は、後述するように分岐成功信
号BCTKNが１となるごとにその値をかえる。

命令レジスタ１０には、後述するように、命令
レジスタ１０内の命令のデコードステージが実行
されるごとに、制御回路（図示せず）により読出
し回路８が出力する命令がセツトされる。

〔命令の実行動作の概要〕

命令レジスタ１０にセツトされた命令は、次の
ステージに分けて実行される。

（Ｄステージ）これは命令の解読とアドレス計算のステージで
ある。すなわち、命令レジスタ１０内の命令をデ
コーダ１２で解読し解読情報を生成し、これを命
令キユーレジスタ１４内の一つのレジスタにセツ
トする。さらに、命令レジスタ１０内の命令のベ
ースレジスタ番号R_B、インデツクスレジスタ番
号R_Xが第２汎用レジスタ１８Ｂに線４０を介し
て入力される。これらのレジスタ番号に基づいて
汎用レジスタ１８Ｂから読出された二つのデータ
は線４７を介してアドレス加算器２４に入力さ
れ、線４０を介して命令レジスタ１０から入力さ
れる偏位値DISPと加算される。こうしてアドレ
スが計算される。

なお、本実施例においてデコーダ１２は、命令
のオペレーシヨンコードOP CODEとオペランド
レジスタ番号R_OPに基づき、次の情報を解読情報
として線４２に出力する。

(1) OP CODE (2) R_R：オペランド読出しレジスタ番号で、上
述のＭ，Ａ命令ではオペランドレジスタ番号
R_OPに等しい。

(3) R_W：演算結果を書込むレジスタ番号で、上
述の三つの命令ではオペランドレジスタ番号
R_OPに等しい。

(4) SUBGR：演算結果を汎用レジスタに格納す
べき命令の内、第2Eユニツト２０Ｂで実行可
能な命令かどうかを示す第２演算表示信号。た
とえば、Ａ，Ｌ命令のときにこの信号が１とな
る。

(5) CHGGR：演算結果を汎用レジスタに格納す
べき命令であることを示すレジスタ変更表示信
号。たとえば、Ｍ，Ａ，Ｌ命令のときにこの信
号が１となる。

(6) SUBCC：条件コードを変更する命令の内、
第2Eユニツト２０Ｂにおいて実行可能な命令
であることを示す第２演算表示信号。たとえば
Ａ命令のときにこの信号が１となる。

(7) CHGCC：条件コードを変更する命令である
ことを示すCC変更表示信号。たとえば、Ａ命
令のときにこの信号は１となる。

(8) BC：BC命令であることを示すBC命令表示
信号。

(9) MASK：BC命令のマスク部そのもの。

なお、命令デコーダ１２はこれら以外の、命令
実行制御に必要な解読情報を生成するが、これは
従来技術と同じであり、また本発明に直接関係が
ないため説明を省く。

なお、このＤステージは１マシンサイクルで終
了する。

（Ａステージ）Ｄステージで計算されたメモリアドレスに基づ
き、主メモリ２６からオペランドを読出し、オペ
ランドキユーバツフア２８の一つのレジスタに格
納する。このステージも１マシンサイクルで終了
する。

（L1ステージ）第1Eユニツト２０Ａに命令の解読情報と、演
算に必要なレジスタオペランドとメモリオペラン
ドをセツトする。すなわち、セレクタ１６Ａによ
り実行すべき命令の解読情報を選択して、線４４
Ａに出力する。選択された解読情報の内、読出し
レジスタ番号R_Rは第１汎用レジスタ１８Ａに入
力され、これに基づき必要なオペランド
RDATA1が読出され、このオペランドが線４６
Ａを介して第1Eユニツト２０Ａに送られる。一
方、解読情報の内、OP CODE、書込みレジスタ
番号R_W、第２演算表示信号SUBGR、レジスタ
変更表示信号CHGGR、条件コード変更表示信号
CHGCCは第1Eユニツト２０Ａに送出される。

さらに、セレクタ３０Ａは、オペランドキユー
バツフア２８から必要なメモリオペランド
MDATA1を選択して線４５Ａを介して第1Eユニ
ツト２０Ａに送出する。第1Eユニツト２０Ａは
こうして入力されたいろいろのデータを内部のレ
ジスタに取り込む。このステージも１マシンサイ
クルで実行される。

（E1ステージ）第1Eユニツト２０ＡがL1ステージで取り込ま
れたデータに基づき所望の演算を実行し、結果
WDATA1を線５０Ａに出力する。このとき、同
時に、すでに取り込まれた書込みレジスタ番号
R_W、第１汎用レジスタの書込み信号WC1が出力
される。また、演算が条件コードを変更すべきも
ののときには演算結果に依存して条件コードCC1
を算出し、このコードCC1とセツト指示信号
SET1が線７０Ａに出力される。

なお、このステージが要するマシンサイクル数
は命令が必要とする演算の種類により異なる。最
も短かい演算は１マシンサイクルで終了する。な
お、このE1ステージに属するマシンサイクルの
最後のサイクルには演算終了信号EOP1が線４８
Ａに出力される。したがつて、１マシンサイクル
で終了する演算の場合、演算を開始したサイクル
で信号EOP1が出力される。

（P1ステージ） E1ステージで求められた演算結果WDATA1
は、書込みレジスタ番号R_Wで示される、第１汎
用レジスタ１８Ａ内のレジスタに書き込まれる。
この演算が第2Eユニツト２０Ｂで実行できない
演算のときには、演算結果WDATA1、書込みレ
ジスタ番号R_Wが、第２汎用レジスタ１８Ｂにも
入力され、同様の書込みが行なわれる。第２汎用
レジスタ１８Ｂはすでに述べたごとく、第2Eユ
ニツト２０Ｂによる演算結果WDATA2を書込む
ようになつているが、第2Eユニツト２０Ｂは一
部の演算しか実行できない。したがつて、第１、
第２の汎用レジスタ１８Ａ，１８Ｂのの内容の不
一致が生じ得る。第1Eユニツト２０Ａによる演
算結果WDATA1を第２汎用レジスタ１８Ｂにも
書込むことにより、この不一致の発生を防止でき
る。したがつて、第２汎用レジスタを前述のアド
レス計算に用いても不都合が生じない。また、条
件コードを変更する演算のときには、算出された
条件コードCC1がセツト信号SET1に応答してレ
ジスタ３４Ａにセツトされる。なお、このステー
ジはE1ステージにつづく１マシンサイクルで終
了する。

以上のようにして、一つの命令の実行が終了す
る。しかし、第2Eユニツト２０Ｂで実行可能で
かつ汎用レジスタもしくは条件コードを書きかえ
る命令は第2Eユニツト２０Ｂでも実行されるた
めこれらのステージで説明される動作以外に次の
ステージも実行される。

（L2ステージ）第2Eユニツト２０Ｂに演算に必要な解読情報、
レジスタオペランド、メモリオペランドをセツト
する。すなわち、セレクタ１６Ｂにより実行すべ
き命令の解読情報を選択して、線４４Ｂに出力す
る。選択された解読情報の内、読出しレジスタ番
号R_Rは第２汎用レジスタ１８Ｂに入力され、こ
れに基づき必要なオペランドRDATA2が読出さ
れ、このオペランドが線４６Ｂを介して第2Eユ
ニツト２０Ｂに送られる。一方、解読情報の内、
OP CODE、書込みレジスタ番号R_W、第２演算
表示信号SUBGR、SUBCC、条件コード変更表
示信号CHGCCは第2Eユニツト２０Ｂに送出され
る。

さらに、セレクタ３０Ｂは、オペランドキユー
バツフア２８から必要なメモリオペランド
MDATA2を選択して線４５Ｂを介して第2Eユニ
ツト２０Ｂに送出する。第2Eユニツト２０Ｂは
こうして入力されたいろいろのデータを内部のレ
ジスタに取り込む。このステージも１マシンサイ
クルで実行される。

（E2ステージ）第２演算ユニツト２０ＢがL2ステージで取り
込まれたデータに基づき所望の演算を実行し、結
果WDATA2を線５０Ｂに出力する。このとき、
同時に、すでに取り込まれた書込みレジスタ番号
R_Wも出力される。

さらにこのとき、演算が条件コードを書きかえ
る命令のときには条件コードCC2が算出される。

なお、第2Eユニツト２０Ｂは比較的簡単な演
算、たとえば、加算、減算、ロード等のみを１マ
シンサイクルで行なうもので、乗算等のやや複雑
な演算は行えないものと仮定している。したがつ
て、このE2ステージは１マシンサイクルで終了
する。一般的には、第2Eユニツト２０Ｂは以上
のものに限定されないので、このE2ステージは、
第2Eユニツト２０Ｂが実行する演算により異な
るマシンサイクルで終了すればよい。その場合、
そのステージの最終サイクルでは演算終了信号
EOP2が線４８Ｂに出力されるので、この最後の
サイクルをEOP2サイクルと呼ぶことができる。
したがつて、現在、仮定しているように、第2E
ユニツト２０Ｂは必らず１マシンサイクルで終了
する演算のみを行う場合には、このE2ステージ
はEOP2サイクルのみからなる。

（P2ステージ） E2ステージで求められた演算結果WDATA2
は、書込みレジスタ番号R_Wで示される、第２汎
用レジスタ１８Ｂ内のレジスタに書込まれる。ま
た、算出された条件コードCC2が線７０Ｂを介し
てレジスタ３４Ｂにセツトされる。

〔動作の詳細〕アドレスコンフリクトがある場
合以下では、まず、アドレスコンフリクトの場合
の装置動作を通して装置の詳細を説明する。装置
の内、条件コードに関与する部分とその動作の説
明は後でまとめて説明する。

以下では、アドレスコンフリクトがある時の装
置動作の説明のためＭ，Ａ，Ｌ命令がこの順に実
行されると仮定する。また、Ａ命令のオペランド
レジスタ番号R_OPとＬ命令のアドレスレジスタ番
号R_X又はR_Bが等しく、したがつてこれらの二つ
の命令間にアドレスコンフリクトが生じると仮定
する。ただし、Ｍ，Ａ命令間、Ｍ，Ｌ命令間ある
いはＭ，Ａ，Ｌ命令とこれらに先行する命令間に
はアドレスコンフリクトがないものと仮定する。
また、条件コードコンフリクトはどの命令間にも
存在しないと仮定する。

第９Ａ〜９Ｃのタイムチヤートを参照して説明
する。

（Ｄステージの詳細）Ｄステージが実行されるためには、命令の解読
情報が命令キユーレジスタ１４にセツトされねば
ならない。この命令キユーレジスタ１４へのセツ
トは第1Iユニツト２２Ａが制御する。この制御の
仕方は、従来技術によるものと本質的に変わらな
い。すなわち、命令キユーレジスタ１４に新たに
解読情報がセツトできるのは、ある命令が命令レ
ジスタ１０にセツトされ、しかも命令キユーレジ
スタ１４に空きのレジスタがあり、さらに、その
命令が命令キユーレジスタ１４内にすでにセツト
されている命令もしくはすでに実行中の命令に対
してアドレスコンフリクトと条件コードコンフリ
クトがない場合である。

アドレスコンフリクトの検出のために、命令レ
ジスタ１０にセツトされた命令のアドレスレジス
タ部R_B，R_Xは線４０を介してアドレスコンフリ
クト検出回路３２に入力され、そこで後述するよ
うにしてアドレスコンフリクトの有無が検出さ
れ、検出結果ACONFが第1Iユニツト２２Ａに線
５８を介して入力される。同様に、後述するよう
に条件コードコンフリクトの検出が回路３６で行
なわれ、検出結果CCONFが第1Iユニツト２２Ａ
に線７２を介して入力される。第1Iユニツト２２
Ａには第４図に示すように、制御回路（図示せ
ず）により命令レジスタ１０に新たな命令がセツ
トされるごとに、その制御回路によりセツトされ
るフリツプフロツプ７０を有する。さらに、キユ
ーコントロール回路７５は命令キユーレジスタ１
４の各レジスタが空いているか否かを表示するた
めの三つのフリツプフロツプ（図示せず）を有
し、これらの三つのフリツプフロツプのセツト状
態により、どのレジスタも空いていないときにキ
ユービジー信号BSYを出力するようになつてい
る。デコード成功決定回路７１は、フリツプフロ
ツプ７０の出力が１でコンフリクト信号
ACONF、CCONF、キユービジー信号BSYがい
ずれも０のときに、デコード成功信号DSを線５
６Ａを介して、命令キユーレジスタ１４に送り、
デコーダ１２からの解読情報の取り込みを指示す
る。命令キユーレジスタ１４内のどのレジスタに
この解読情報を取り込むかを指示するための入力
ポインタIPはキユーコントロール回路７５が線
５６Ａを介して命令キユーレジスタ１４に送る。
この入力ポインタIPを出力するため、キユーコ
ントロール回路７５は内部に０、１、２を順次カ
ウントするカウンタ（図示せず）を有し、そのカ
ウント値を入力ポインタIPとして出力するよう
になつている。このカウンタの更新はデコード成
功信号DSの立上がりから１サイクル遅れて行な
われる。また、信号DSによりフリツプフロツプ
７０がリセツトされ、制御回路（図示せず）がこ
のリセツトに応答して命令レジスタ１０に次の命
令をセツトする。今、命令キユーレジスタ１４内
の２番、０番、１番のレジスタに前述のＭ，Ａ，
Ｌ命令がこの順でセツトされると仮定する。ま
た、各サイクルの最初および中間のタイミングを
T0，T2と呼ぶことにする。また添付した図面内
のレジスタ又はフリツプフロツプの脇に記載され
た（T0）又は（T2）はこれらのレジスタ又はフ
リツプフロツプの内容が変更されるタイミングが
T0又はT2であることを示す。さて、Ｍ命令が命
令レジスタ１０に次の命令をタイミングC0，T0
（すなわち、サイクルC0内のタイミングT0、以下
同様）にセツトされる。

Ｍ命令は先行する他の命令に対してアドレスコ
ンフリクト又は条件コードコンフリクトがなく、
また、命令キユーレジスタ１４がビジーでないと
仮定すると、デコード成功信号DSがタイミング
C0，T2にて出力され、入力ポインタIPはそのと
き仮定により値２を有しているので、これらの信
号によりＭ命令の解読情報は命令キユーレジスタ
１４内の２番のレジスタにタイミングC1，T0に
セツトされる。

この後、タイミングC1，T2に入力ポインタIP
は０に更新される。タイミングC1，T0にはＡ命
令が命令レジスタ１０にセツトされ、Ａ命令のＤ
ステージがＭ命令のＤステージより１サイクル遅
れて、全く同じように実行される。この結果、命
令キユーレジスタ１４内の０番のレジスタにＡ命
令の解読情報がセツトされ、かつ入力ポインタは
１に更新される。

タイミングC2，T0には次のＬ命令が命令レジ
スタ１０にセツトされる。しかし、このＬ命令
は、仮定により、すでに命令キユーレジスタ１４
にセツトされているＡ命令に対してアドレスコン
フリクトがある。したがつて、アドレスコンフリ
クト検出回路３２の出力ACONFが後述するよう
に１となり、デコード成功決定回路７１はデコー
ド成功信号DSをこのアドレスコンフリクトの解
除が検出されるまで出力しない。したがつて、Ｌ
命令は命令キユーレジスタ１４に取り込まれず、
Ｄステージの実行が延期される。本実施例では、
Ｌ命令のＤステージが実行されるのは、後述する
ごとく、サイクルC5である。したがつて入力ポ
インタIPはそれまで値１を保持しつづける。

なお、Ｄステージにおけるアドレス計算は次の
ようなタイミングの下で行なわれる。

Ｍ命令がタイミングC0，T0にて命令レジスタ
１０にセツトされた後、第２汎用レジスタ１８Ｂ
からこの命令が指定するアドレス情報がただちに
読出され、アドレス加算器２４では、入力された
データを一端内部のレジスタ（図示せず）に保持
した後、１サイクルで加算を行い、その結果を出
力する。従つて、アドレス加算器２４が出力する
メモリアドレスはタイミングC0，T2に確定する。

Ａ命令のためのアドレス計算はＭ命令より１サ
イクル遅れて全く同じようになされ、Ａ命令のた
めのメモリアドレスはタイミングC1，T2に確定
する。

第1Iユニツト２２Ａ内のキユーコントロール回
路７５では、命令キユーレジスタ１４に新たな解
読情報をセツトするごとに、このレジスタ１４内
の各レジスタが空いているか否かを表示するフリ
ツプフロツプ（図示せず）の内、該当するものを
セツトする。

（Ａステージの詳細）このステージでは、Ｄステージで求められたメ
モリアドレスに基づき主メモリ２６からメモリオ
ペランドが読出され、オペランドキユーバツフア
２８にセツトされる。すでに述べたごとく、Ｍ命
令の解読情報が命令キユーレジスタ１４内の２番
のレジスタにセツトされている。したがつて、Ｍ
命令に対応するメモリオペランドも、オペランド
キユーバツフア２８内の２番のバツフアにセツト
される。このため、第1Iユニツト２２Ａは入力ポ
インタIP、デコード成功信号DSをそれぞれ、フ
リツプフロツプ７３，７４で１サイクル遅延した
信号IPD，DSDを線５７Ａを介してバツフア２８
に供給するようになつている。この結果、Ｍ命令
のためのメモリオペランドは信号DSD，IPDに応
答してタイミングC2，T0にバツフア２８内の２
番のレジスタにセツトされる。同様にＡ命令のた
めのメモリオペランドはタイミングC3，T0にバ
ツフア２８内の０番のレジスタにセツトされる。

（L1ステージの詳細）各命令のL1ステージはそれに先行する命令の
E1ステージが終了したとき、すなわち、第1Eユ
ニツトから第１演算終了信号EOP1が出力された
ときに開始される。このL1ステージでは命令キ
ユーレジスタ１４とオペランドキユーバツフア２
８からそれぞれ一つの解読情報と一つのメモリオ
ペランドがそれぞれセレクタ１６Ａ，３０Ａによ
り選択され、第1Eユニツト２０Ａにセツトされ
る。

これらの制御は第1Iユニツト２２Ａが行う。す
なわち、第1Iユニツト２２Ａ内のキユーコントロ
ール回路７５は、セレクタ１６Ａ，３０Ａに選択
すべきレジスタ番号又はバツフア番号を示す出力
ポインタOP1を線５３Ａを介して送出するカウン
タ（図示せず）を有する。このカウンタは、０、
１、２の値を順次繰り返しカウントするものであ
る。キユーコントロール回路７５は、第1Eユニ
ツト２０Ａから第１演算終了信号EOP1が出力さ
れると、第１演算開始信号BOP1を線５２Ａを介
して１サイクルの間出力するとともに、信号
BOP1が出力されたサイクルの次のサイクルのタ
イミングT0で出力ポインタOP1を更新する。後
述するように信号EOP1は、先行する命令のE1ス
テージの最終サイクルのタイミングT0からその
後信号BOP1が入力されるまで第1Eユニツト２０
Ａから出力されるようになつている。Ｍ命令に先
行する命令（これを今、命令Ｘと呼ぶ）のE1ス
テージがサイクルC2にて終了すると仮定すると、
信号EOP1はタイミングC2，T0から１サイクル
の間出力される。このときキユーコントロール回
路７５は出力ポインタOP1として仮定によりＭ命
令を選択するための値２を出力しており、またタ
イミングC2，T0から１サイクルの間、第１演算
開始信号BOP1を出力する。なお、出力ポインタ
OP1は、タイミングC3，T0において、０に更新
される。

以上のごとくにして、サイクルC2において出
力される出力ポインタOP1の値２に基づき、セレ
クタ１６Ａ，３０ＡからＭ命令の解読情報、メモ
リオペランドの選択が行なわれる。一方、サイク
ルC2において出力された第１演算開始信号BOP1
に基づき、第1Eユニツト２０Ａはこれらの選択
情報を取り込む。このとき、セレクタ１６Ａによ
り選択された解読情報の内、読出しレジスタ番号
R_Rは第１汎用レジスタ１８Ａに入力され、それ
に基づき読出されたレジスタオペランド
RDATA1が線４６Ａを介して第1Eユニツト２０
Ａに入力される。第1Eユニツト２０Ａはこのオ
ペランドRDATA1も取り込む。

第1Eユニツト２０Ａは第５図にあるように第
１演算回路４００とフリツプフロツプ４０１，４
０３およびアンドゲート４０５からなる。第１演
算回路４００は、線４４Ａを介してセレクタ１６
Ａから入力されるOP CODE、書込みレジスタ番
号R_W、レジスタ変更表示信号CHGGR、条件コ
ード変更表示信号CHGCCと、線４６Ａを介して
第１汎用レジスタ１８Ａから入力されるレジスタ
オペランドRDATA1と、線４５Ａを介してセレ
クタ３０Ａから入力されるメモリオペランド
MDATA1とを、線５２Ａを介して第1Iユニツト
から入力される演算開始信号BOP1に応答して、
その内部のレジスタ（図示せず）にセツトする。
一方、線４４Ａを介してセレクタ１６Ａから入力
される第２演算指示信号SUBGRは、信号BOP1
に応答してフリツプフロツプ４０１にセツトされ
る。こうして、第1Eユニツト２０Ａにおける入
力データの取り込みが行なわれる。

今考えている例では、タイミングC2，T0にお
いて、Ｍ命令に関連するデータが第1Eユニツト
２０Ａに取り込まれ、Ｍ命令のL1ステージが終
了する。しかし、次のＡ命令のL1ステージは、
Ｍ命令に対する演算終了信号EOP1が出力される
タイミング（ここではサイクルC7）まで実行さ
れない。

（E1ステージの詳細）第１演算回路４００は、入力されたOP CODE
にて指定される演算、たとえばＭ命令に対しては
乗算を、レジスタオペランドRDATA1、メモリ
オペランドMDATA1に対して実行し、結果デー
タWDATA1を線５０Ａに出力するとともに、演
算の最終サイクルのタイミングT0からその後信
号BOP1が入力されるまで、演算終了信号EOP1
を出力する。このとき、入力された解読情報内の
書込みレジスタ番号R_Wは結果データWDATA1
が算出されるまで、回路４００内に保持されてお
り、結果データWDATA1とともに線５０Ａに出
力されるようになつている。また入力された条件
コード変更表示信号CHGCCが１のときには、回
路４００はOP CODEと結果データWDATA1に
依存して、条件コードCC1を算出し、この信号と
ともにセツト信号SET1をこの最終サイクルで出
力する。信号CHGCCが０のときには信号SET1
は０のままである。さらに、回路４００は取込ま
れているレジスタ変更表示信号CHGGRが１のと
きには、結果データWDATA1の出力と同期し
て、書込み信号WC1を線５０Ａに出力するよう
に構成されている。回路４００はたとえばマイク
ロ命令制御の回路により構成される。

一方、フリツプフロツプ４０１にタイミング
T0でセツトされた第２演算表示信号SUBGRは
同じサイクル内のタイミングT2でフリツプフロ
ツプ４０３に移される。このフリツプフロツプ４
０３内の信号SUBGRの反転信号と回路４００か
ら線５０Ａに出力される書込み信号WC1がアン
ドゲート４０５に入力される。したがつて、ゲー
ト４０５の出力WC12は、第１演算回路４００で
実行された演算が第2Eユニツトでは実行不可能
でかつ汎用レジスタを書きかえるもののときにの
み１となる。この出力WC12は演算結果
WDATA1を第２汎用レジスタ１８Ｂに書込むの
に用いられる。

今考慮しているＭ命令は、仮定により５マシン
サイクルを演算に必要とするので、結果データ
WDATA1、信号EOP1が出力されるのは、それ
ぞれサイクルC8，C7においてである。また、こ
の命令は、第2Eユニツト２０Ｂで実行できない
と仮定しているので、出力WC12は１となる。

なお、サイクルC7において信号EOP1が出力さ
れると、次のＡ命令のための演算開始信号BOP1
が第1Iユニツト２２Ａから出力されるので、Ａ命
令のL1ステージが実行可能になる。Ａ命令のE1
ステージは１サイクルのみ必要とするので、サイ
クルC8のみで終了する。

（P1ステージの詳細）第1Eユニツト２０Ａから線５０Ａ上に出力さ
れた結果データWDATA1は、その線上の書込み
信号WC1，WC12に基づき、第１、第２汎用レジ
スタ１８Ａ，１８Ｂ内の、書込みレジスタ番号
R_Wを有するレジスタにタイミングT2で書き込ま
れる。また、算出された条件コードCC1はセツト
信号SET1に応答して、レジスタ３４Ａに書込ま
れる。したがつて、レジスタ３４Ａは条件コード
を変更する命令の内、最も新しく実行された命令
が出力した条件コードがセツトされている。こう
して、Ｍ命令、Ａ命令のP1ステージはそれぞれ、
サイクルC8，C9で実行される。ただし、Ａ命令
は、第2Eユニツト２０Ｂで実行可能のため
（SUBGR＝１）、WC12＝０となり、結果データ
WDATA1は第２汎用レジスタ１８Ｂには書き込
まれない。また、Ｍ命令は条件コードを変更する
命令でないのでレジスタ３４Ａの内容は変更され
ない。またＡ命令の演算により求まつた条件コー
ドCC1はサイクルC9でレジスタ３４Ａにセツト
されることになる。

以上のようにして、Ｍ，Ａ命令のＤ〜P1ステ
ージが実行される。しかし、次のＬ命令はＡ命令
に対してアドレスコンフリクトを有するので、こ
のコンフリクトが解消するまで、Ｌ命令のＤステ
ージは実行されない。従来技術によると、このコ
ンフリクトが解除されるのはＡ命令のE1ステー
ジの終了時すなわちC8サイクルであり、したが
つて、Ｌ命令のＤステージはC9サイクルから開
始される。

本実施例では、Ｌ命令のＤステージの開始を早
めるために、第2Eユニツト２０Ｂが、Ａ命令の
E1ステージの終了前に起動されるようになつて
いる。以下、この点をさらに詳細に説明する。

（L2ステージの詳細）このステージは第2Eユニツト２０Ｂに必要な
データをセツトするステージである。このステー
ジは第2Iユニツト２２Ｂにより制御される。この
第2Iユニツト２２Ｂには第６図に示されるよう
に、命令キユーレジスタ１４内のレジスタ＃０〜
＃２に対応してフリツプフロツプ１０１〜１０３
がそれぞれ設けられ、これらのフリツプフロツプ
は命令キユーレジスタ１４内の対応するレジスタ
に有効な解読情報がセツトされているか否かを表
示するためのものである。すなわち、デコーダ１
００はデコード成功信号DSにより起動され、そ
こに入力される入力ポインタIPで示されるレジ
スタ番号に対応するフリツプフロツプ１０１〜１
０３のいずれかに対して１信号を出力する。この
信号は、フリツプフロツプ１０１〜１０３内の、
入力ポインタIPに対応する一つのフリツプフロ
ツプのデータ端子に入力され、さらにオアゲート
１０７〜１０９の一つを介して、その一つのフリ
ツプフロツプのクロツク端子に入力される。こう
して、入力ポインタIPに対応してフリツプフロ
ツプ１０１〜１０３の一つがセツトされる。な
お、これらのフリツプフロツプ１０１〜１０３は
タイミングT0でのみ入力データの取り込みを行
うものとする。さらにフリツプフロツプ１２０〜
１２２はそれぞれフリツプフロツプ１０１〜１０
３の出力を１サイクル遅延して出力するためのも
ので、これらのフリツプフロツプ１２０〜１２２
もタイミングT0でのみ出力を変化するものとす
る。

フリツプフロツプ１４９，１５０，１５３，１
５４、デコーダ１４８は０，１，２を順次カウン
トするカウンタを構成し、フリツプフロツプ１５
３，１５４の出力は、第2Eユニツト２０Ｂで実
行されるべき命令に関する情報の選択のための出
力ポインタOP2として用いられる。すわなち、こ
の出力ポインタOP2は、線５３Ｂを介してセレク
タ１６Ｂ，３０Ｂに入力され、実行すべき命令の
解読情報およびメモリオペランドMDATA2がこ
れらのセレクタにより選択的に線４４Ｂ，４５Ｂ
にそれぞれ出力されるようになる。しかし、これ
らの情報を第2Eユニツト２０Ｂにセツトしても
よいのは第2Eユニツト２０Ｂにおいて先行する
命令のための演算が終了し、かつ、次にL2ステ
ージを実行しようとする命令のための情報が命令
キユーレジスタ１４、オペランドキユーバツフア
２８にセツトされている場合である。第2Eユニ
ツト２０Ｂは後述のように第２演算開始信号
BOP2に応答してセレクタ１６Ｂ，３０Ｂの出力
をセツトし、演算の最終サイクルから終了信号
EOP2を出力するようになつている。第2Iユニツ
ト２２Ｂでは、出力ポインタOP2によりフリツプ
フロツプ１２０〜１２２の出力の一つがセレクタ
１２９により選択される。この選択された信号は
出力ポインタOP2で示される命令キユーレジスタ
１４内のレジスタに実行すべき命令がセツトされ
ていることを示している。したがつて、第2Iユニ
ツト２２Ｂは、線４８Ｂを介して入力される信号
EOP2とセレクタ１２９の出力信号との論理積を
とり、両方の信号がともに１のときにのみ演算開
始信号BOP2を線５２Ｂに出力するようになつて
いる。

結局、このL2ステージでは次のようにして、
第2Eユニツト２０Ｂに必要な情報がセツトされ
る。セレクタ１６Ｂにより選択された解読情報の
内、OP CODE、書込みレジスタ番号R_W、第２
演算表示信号SUBGR，SUBCCおよび条件コー
ド変更表示信号CHGCCは線４４Ｂを介して直接
第2Eユニツト２０Ｂに送られ、読出しレジスタ
番号R_Rは第２汎用レジスタ１８Ｂに入力され、
レジスタオペランドRDATA2の読出しに用いら
れる。このオペランドは線４６Ｂを介して第2E
ユニツト２０Ｂに入力される。セレクタ３０Ｂに
より選択されたメモリオペランドMDATA2は線
４５Ｂを介して直接第2Eユニツト２０Ｂに送ら
れる。第2Eユニツト２０Ｂはこれらの情報を信
号BOP2に応答して取り込む。

なお、第2Iユニツト２２Ｂでは、第６図に示す
ように信号BOP2に応答してデコーダ１４８が起
動され、そのときの出力ポインタOP2をカウント
アツプした値を示す信号をフリツプフロツプ１４
９，１５０に出力する。こうして出力ポインタ
OP2は、信号BOP2が出力されるごとに更新され
ることになる。また、信号BOP2によりデコーダ
１１３が起動される。このデコーダ１１３はその
ときの出力ポインタの値に応じて、オアゲート１
０７〜１０９の一つに信号１を送る。このときデ
コーダ１００にはデコード成功信号DSが入力さ
れていないかあるいは信号DSが入力されていて
もそのときの入力ポインタの値は出力ポインタ
OP2の値と異なるので、出力ポインタOP2に対応
するフリツプフロツプ１０１又は１０２又は１０
３のデータ端子には、デコーダ１００から信号１
が入力されることはない。したがつて、出力ポイ
ンタOP2に対応してフリツプフロツプ１０１〜１
０３の一つがリセツトされることになる。

すでに述べたように、仮定では、Ｍ命令のＤス
テージのためのデコード成功信号DSはタイミン
グC0，T2で出力され、このときの入力ポインタ
IPは２であるので、フリツプフロツプ１０３が
タイミングC1，T0でセツトされ、フリツプフロ
ツプ１２２がこれより１サイクル遅れたタイミン
グC2，T0でセツトされる。このときフリツプフ
ロツプ１５３，１５４より出力される出力ポイン
タOP2は仮定により、L2ステージを実行すべき
Ｍ命令に対するものでなければならず、値２を示
す。したがつて、セレクタ１２９の出力はタイミ
ングC2，T0では１であり、このときＭ命令の前
の命令Ｘに対する第2Eユニツトでの演算が終了
していると仮定しているので、信号EOP2は１で
ある。したがつて、信号BOP2も１となる。こう
して第2Eユニツト２０Ｂに対してＭ命令の実行
に必要なデータがセツトされる。こうして、Ｍ命
令のL2ステージがサイクルC2に行なわれる。ま
た、この信号BOP2によりインクリメンタ１４８
が起動され、そのときの出力ポインタOP2をカウ
ントアツプした値０を出力する。この値はフリツ
プフロツプ１４９，１５０にタイミングC2，T2
で取り込まれ、さらに、フリツプフロツプ１５
３，１５４にタイミングC3，T0で取り込まれる。
したがつて、出力ポインタOP2はサイクルC3で
は、次のＡ命令のための値０に更新される。

なお、信号BOP2によりデコーダ１１３がタイ
ミングC2，T0で起動され、そのときの出力ポイ
ンタOP2の値２に対するORゲート１０９に１信
号を出力する。この結果、フリツプフロツプ１０
３がタイミングC3，T0でリセツトされる。なぜ
なら、このときには、入力ポインタIPは１に更
新されており、フリツプフロツプ１０３のデータ
入力端子に１が入力されることはないからであ
る。

全く同じようにＡ命令のL2ステージが行なわ
れ、サイクルC3にこの命令のための信号BOP2が
出力される。この間、出力ポインタOP2はタイミ
ングC3，T0で０になり、次にタイミングC4，T0
で１に更新される。

ただし、次のＬ命令はＡ命令に対してアドレス
コンフリクトがあるため、この命令のためのデコ
ード成功信号DSがタイミングC5，T2で出力され
るので、Ｌ命令のL2ステージはサイクルC7まで
延期される。したがつて、出力ポインタOP2はタ
イミングC4，T0での値１をそれまで保持しつづ
けている。

タイミングC5，T2でＬ命令のためのデコード
成功信号DSが出力されると、タイミングC6，T0
でフリツプフロツプ１０２がセツトされる。その
後Ｍ，Ａ命令の場合と全く同様にタイミングC7，
T0でＬ命令のための演算開始信号BOP2が出力
される。

（E2ステージの動作）第2Eユニツト２０Ｂでは第７図に示すように
レジスタ２９８〜３０５にそれぞれ、第２演算表
示信号SUBCC、条件コード変更表示信号
CHGCC、演算開始信号BOP2、第２演算表示信
号SUBGR、書込みレジスタ番号R_W、オペレー
シヨンコードOP CODE、レジスタオペランド
RDATA2、メモリオペランドMDATA2が信号
BOP2に応答してL2ステージの動作によりセツト
されている。第２演算回路３０７は信号BOP2で
起動され、レジスタ３０３にセツトされたOP
CODEにより指定される演算を行ない、演算結果
WDATA2をレジスタ３０１に送出するととも
に、また、OP CODEが条件コードを変更する演
算を指示しているときには、条件コードCC2を演
算結果WDATA2と演算の種類に依存して算出し
て出力する。また、演算の最終サイクルで線４８
Ｂに演算終了信号EOP2を出力するようになつて
いる。この信号は、次にBOP2信号が入力される
まで毎サイクル出力される。また、入力された
OP CODEで指定される演算をこの第２演算回路
３０７が実行できないときでも、この回路３０７
はこの信号EOP2を次に信号BOP2信号が入力さ
れるまで毎サイクル出力する。したがつて、現
在、仮定では、第２演算回路３０７は１マシンサ
イクルの演算しか実行しないと仮定しているの
で、信号EOP2は毎サイクル出力されることにな
る。

また、レジスタ３１０に演算結果WDATA2が
タイミングT0でセツトされ、レジスタ３０２に
セツトされている書込みレジスタ番号R_Wがレジ
スタ３０９にタイミングT2でセツトされ、同様
にレジスタ３００，３０１にそれぞれセツトされ
た信号BOP2とSUBGRとが論理積ゲートを介し
てタイミングT2でレジスタ３０８にセツトされ
る。レジスタ３０８の出力はその値が１のときに
第２汎用レジスタ１８Ｂに結果WDATA2を書込
むべきことを示す書込み信号WC2である。

レジスタ２９８の出力VALIDは条件コード
CC2が有効であることを示す信号であり、第２演
算表示信号SUBCCが１である命令のL2ステージ
が実行されたときに１となる。すなわち、L2ス
テージが実行された命令の演算が第2Eユニツト
２０Ｂで実行可能であり、かつ、条件コードを変
更する命令のときに信号VALIDが１となり、そ
れ以外の命令のときには０となる。

また、レジスタ２９９の出力とレジスタ３００
の出力の論理積がアンドゲートから出力される。
この論理積SET2は、条件コードを変更する命令
のE2ステージで１となり、それ以外の命令では
０となる。この信号SET2は、条件コードCC2と
有効表示信号VALIDを条件コードレジスタ３４
Ｂ（第１Ｂ図）にセツトするのに用いられる。

Ｍ命令は第2Eユニツト２０Ｂで実行できない
命令であるので、書込み信号WC2は０のままで
あり、第２演算回路３０７の出力WDATA2，
CC2は無意味である。したがつて、このような命
令に対してはE2ステージは有意な結果を持たら
さない。このことは、L2，P2ステージについて
も同様である。

Ａ命令に対してはサイクルC4で演算が行なわ
れ、結果データWDATA2、条件コードCC2がタ
イミングC5，T0で、書込みレジスタ番号R_W、書
込み信号WC2がタイミングC4，T2で線５０Ｂに
出力されることになる。Ｌ命令についてもサイク
ルC8で演算が同じように行なわれる。

（P2ステージの詳細） E2ステージでこのように求められた結果デー
タWDATA2は線５０Ｂを介して第２汎用レジス
タ１８Ｂに送られ、書込み信号WC2が１のとき
に番号R_Wで示されるレジスタに書込まれる。

また、セツト信号SET2が１のときには、条件
コードレジスタ３４Ｂ（第１Ｂ図）に条件コード
CC2と有効表示信号VALIDがセツトされる。セ
ツト信号SET2が０のときには、レジスタ３４Ｂ
の内容はかわらない。したがつて、E2ステージ
を実行された命令が条件コードをかえる命令のと
きには、レジスタ３４Ｂの内容が書きかえられ
る。したがつて、この命令が第2Eユニツトで実
行可能なときには、レジスタ３４Ｂの新しい内容
は、値１をもつVALID信号と第2Eユニツト２０
Ｂで新たに求められた条件コードCC2である。し
かし、この命令が第2Eユニツト２０Ｂで実行で
きない命令のときには、レジスタ３４Ｂの新しい
内容は値０をもつVALID信号と、第2Eユニツト
２０Ｂから線７０Ｂに出力されている無意味なデ
ータである。一方、E2ステージが実行された命
令が条件コードをかえない命令のときには、レジ
スタ３４Ｂの内容は書きかえられない。

したがつて、Ｍ命令では第２演算表示信号
SUBGRが０であるので汎用レジスタへの書込み
が行なわれないが、Ａ命令では、タイミングC5，
T2にてこの書込みが行なわれることになる。ま
た、Ａ命令では条件コードCC2と値１と持つ
VALID信号がレジスタ３４Ｂにセツトされる。

すでに述べたごとく、Ａ命令のP1ステージは
サイクルC9で行なわれる。したがつて、このP1
ステージの書込み結果を利用してＬ命令を実行し
ようとすると、Ｌ命令のＤステージはC9サイク
ルから始めなければならない。しかし、本実施例
では第1Eユニツト２０Ａとは別に設けた第2Eユ
ニツト２０Ｂにより加算演算を行うので、Ａ命令
のP2ステージはサイクルC5で実行可能となる。
したがつて、Ａ命令のE2ステージ（C4サイクル）
の終了時に、アドレスコンフリクトが解除され、
後述するようにアドレスコンフリクト検出回路３
２（第１Ｂ図）の出力ACONFが０となり、第1I
ユニツト２０Ａは次のＬ命令のＤステージを開始
できる。したがつて、後続のＬ命令のＤステージ
をサイクルC5にて開始することができる。した
がつて、本実施例では、Ｌ命令の実行開始を４サ
イクル早めることができる。なお、Ｌ命令に対す
るP2ステージは、サイクルC9で行なわれること
になる。

（アドレスコンフリクト検出動作）命令レジスタ１０にセツトされた命令との間で
アドレスコンフリクトを検出すべき先行命令は(1)
命令キユーレジスタ１４にすでにセツトされてい
る、汎用レジスタを書きかえる命令であつて、ま
た、その演算が開始されていない命令および(2)命
令キユーレジスタ１４から第1Eユニツト２０Ａ
にすでにセツトされた汎用レジスタを書きかえる
命令であつて、その演算が終了していない命令に
分けられる。第８図において、フリツプフロツプ
２００〜２０２は、命令キユーレジスタ１４内の
解読情報が上記分類(1)に属する命令に対するもの
か否かを表示するためのものでそれぞれ、命令キ
ユーレジスタ１４内の＃０〜２のレジスタに対応
して設けられており、それぞれは対応する命令キ
ユーレジスタ１４内のレジスタに解読情報がセツ
トされたときにセツトされ、そのセツトされた解
読情報が第1Eユニツト２０Ａにセツトされたと
き（すなわち、その命令のL1ステージ終了後）
にリセツトされる。ただし、例外としてその解読
情報が第2Eユニツト２０Ｂで実行可能な演算に
対するもののときは、その命令のL1ステージの
終了前であつても、その命令の第2Eユニツト２
０Ｂでの演算の結果が第２汎用レジスタ１８Ｂに
書込まれたとき、すなわち、その命令のP2ステ
ージが行なわれるときにリセツトされる。この例
外は第２汎用レジスタ１８Ｂの内容は後続の命令
のアドレス検出に用いられるので、この第２汎用
レジスタ１８Ｂが書きかえられた時点でアドレス
コンフリクトが解消するので、たとえ第1Eユニ
ツト２０Ａでの演算が開始されていなくても、ア
ドレスコンフリクトの検出を行う必要がないこと
による。この例外により、後続の命令のＤステー
ジの実行を早めることができる。

以上のごとくにフリツプフロツプ２００〜２０
２のセツトとリセツトを制御するためにセツト回
路２５０、リセツト回路２５２，２５４が設けら
れている。

すなわち、回路２５０は線４２を介して命令デ
コーダ１２から与えられるレジスタ変更表示信号
CHGGRが１のときに、信号DSに応答して、入
力ポインタIPに依存して、フリツプフロツプ２
００〜２０２の一つをセツトする。この結果、命
令キユーレジスタ１４へ一つの解読情報がセツト
されたときに、これらのフリツプフロツプ２００
〜２０２の対応する一つがセツトされる。回路２
５２はこれらのフリツプフロツプを対応する命令
に対するL1ステージの終了後にリセツトするた
めのもので、L1ステージの開始を指示するのに
用いた演算開始信号BOP1をレジスタ２３６でラ
ツチすることにより信号BOP1を１マシンサイク
ル遅延させた信号BOP1Dに応答し、L1ステージ
で用いられた出力ポインタOP1をレジスタ２３７
で同じように遅延させて得られるポインタOP1D
により指定されるフリツプフロツプ２００〜２０
２の一つを選択的にリセツトする。回路２５４は
第2Eユニツト２０Ｂで実行可能な命令に対する
P2ステージが終了したときにこれらのフリツプ
フロツプを例外的にリセツトするためのもので、
第2Eユニツト２０ＢよりE2ステージの終了時に
出力される第２汎用レジスタ１８Ｂへの書込み信
号WC2に応答して、ポインタOP2Dに依存してこ
れらのフリツプフロツプ２００〜２０２の一つを
選択的にリセツトする。このポインタOP2Dは、
L2ステージで用いられた出力ポインタOP2を１
マシンサイクルだけ、フリツプフロツプ１５５，
１５６（第６図）により遅延して得られるもので
ある。

レジスタ２１８〜２２０は命令キユーレジスタ
１４内にセツトされた解読情報の各々の書込みレ
ジスタ番号R_Wを記憶するレジスタで、セツト回
路２２５が、デコード成功信号DSが入力された
ときに、そのときの入力ポインタIPに依存して、
線４２を介して命令デコーダ１２から送られてい
る書込みレジスタ番号R_Wをこれらのレジスタ２
１８〜２２０に選択的にセツトする。

コンパレータ２２４は上記分類(1)に属する命令
に対するアドレスコンフリクトを検出するための
もので、線４０を介して命令レジスタ１０にセツ
トされた後続の命令のアドレスレジスタ番号（ベ
ースレジスタ番号R_Bとインデツクスレジスタ番
号R_X）と、レジスタ２１８〜２２０にセツトさ
れた書込みレジスタ番号との一致を検出するため
のものである。ただし、レジスタ２１８〜２２０
の内、対応するフリツプフロツプ２００，２０１
又は２０２がセツトされているレジスタのみが、
この一致検出の対象となる。このコンパレータ２
２４の一致出力は線２２１、オアゲート２３５、
線５８を介してアドレスコンフリクト検出信号
ACONFとして第1Iユニツト２２Ａに送出され、
後続命令のＤステージの開始の制御に用いられ
る。

上述の分類(2)に属する命令に対するコンフリク
トの検出は次のように行なわれる。

フリツプフロツプ２５８は命令キユーレジスタ
１４から第1Eユニツト２０Ａに汎用レジスタを
書きかえる命令に対する解読情報がセツトされた
とき（L1ステージ実行のあと）にセツトされ、
第1Eユニツト２０Ａでの演算結果が第２汎用レ
ジスタ１８Ｂに書き込まれたとき（P1ステージ
のとき）にリセツトされる。ただし、第1Eユニ
ツト２０Ａにセツトされた解読情報が第2Eユニ
ツト２０Ｂで実行可能なときには、フリツプフロ
ツプ２５８はセツトされない。このためフリツプ
フロツプ２５８は信号OP1Dに応答してフリツプ
フロツプ２００〜２０２の出力を選択するセレク
タ２５６の出力を、信号BOP1Dに応答してセツ
トし、第1Eユニツト２０Ａでの演算実行後に第
1Eユニツト２０Ａから出力される、第２汎用レ
ジスタ１８Ｂに対する書込み信号WC12に応答し
てリセツトするようになつている。

なお、リセツト回路２５２も同じ信号BOP1D，
OP1Dに応答してフリツプフロツプ２００〜２０
２のいずれかをリセツトするが、フリツプフロツ
プ２５８のセツトがなされた後、リセツト回路２
５２が動作するように回路２５２を構成する。

一方、セレクタ２２７は信号OP1Dに応答して
レジスタ２１８〜２２０の一つを選択し、レジス
タ２２８は信号BOP1Dに応答してこのセレクタ
の出力をセツトする。したがつて、レジスタ２２
８は、第1Eユニツトで実行中の命令の書込みレ
ジスタ番号R_Wを格納する。コンパレータ２３０
はフリツプフロツプ２５８のセツト出力が入力さ
れているときに起動され、レジスタ２２８内のレ
ジスタ番号R_Wと線４０を介して入力される後続
の命令のアドレスレジスタ番号R_R，R_Xとを比較
し、一致を検出したときには線２３４、オアゲー
ト２３５、線５８を介してアドレスコンフリクト
検出信号ACONFを第1Iユニツト２２Ａに送出す
るようになつている。こうして、上述の分類(2)に
対するコンフリクトの検出が終了する。

仮定では、Ｍ命令に対するデコード成功信号
DSはタイミングC0，T2で出力され、このときの
入力ポインタIPは２であるので、タイミングC1，
T0でフリツプフロツプ２０２がセツトされ、レ
ジスタ２２０にＭ命令の書込みレジスタ番号R_W
（Ｍ）がセツトされる。タイミングC1，T0で命令
レジスタ１０に次のＡ命令がセツトされると、こ
のＡ命令のアドレスレジスタ番号R_BとR_Xがコン
パレータ２２４でレジスタ２２０内の書込みレジ
スタ番号R_W（Ｍ）と比較される。仮定では、Ａ，
Ｍ命令間にはアドレスコンフリクトがないので、
信号ACONFはサイクルC1では０である。この信
号ACONFは０であることに応答して、第1Iユニ
ツト２２Ａは、Ａ命令に対するデコード成功信号
DSはタイミングC1，T2で出力する。この信号
DSに応答して、Ａ命令の書込みレジスタ番号R_W
（Ａ）が入力ポインタIPの値０に対応するレジス
タ２１８にセツトされ、かつフリツプフロツプ２
００がセツトされる。次に、タイミングD2，T0
でＬ命令が命令レジスタ１０にセツトされ、その
命令のアドレスレジスタ番号が仮定によりレジス
タ２１８内にある、Ａ命令の書込みレジスタ番号
R_W（Ａ）に一致するため、サイクルC2の間はコン
パレータ２２４が出力する信号ACONFは１とな
る。このため、Ｌ命令に対するデコード成功信号
DSはタイミングC2，T2では出力されず、Ｌ命令
の実行は延期される。

一方、Ａ命令のE2ステージがその後第2Eユニ
ツト２０Ｂで実行され、タイミングC4，T2で書
込み信号WC2が第2Eユニツト２０Ｂにより出力
される。このとき、出力ポインタOP2はすでに１
に更新されているが、出力ポインタOP2を１サイ
クル遅らして得られるポインタOP2Dは１サイク
ル前の出力ポインタOP2の値０を出力している。
したがつて、リセツト回路２５４はフリツプフロ
ツプ２００をタイミングC5，T0でリセツトする。
この結果、コンパレータ２２４から線２２１への
出力は０となる。したがつて、このとき、Ａ，Ｌ
命令間のコンフリクトが解除されたことになる。
しかし、このタイミングでは、Ｍ命令のE1ステ
ージが終了していないので、実行中のＭ命令と次
のＬ命令との間でアドレスコンフリクトがない状
態のときにかぎりＬ命令のＤステージを開始する
ことができる。このコンフリクトの検出は、コン
パレータ２３０により行なわれる。すなわち、Ｍ
命令に対する演算開始信号BOP1はタイミング
C2，T0で出力されるので、この信号BOP1を１
サイクル遅延した信号BOP1Dに応答して、タイ
ミングC4，T0にフリツプフロツプ２５８がセツ
トされるとともに、フリツプフロツプ２０２がリ
セツトされ、レジスタ２２８にレジスタ２２０に
セツトされていたＭ命令の書込みレジスタ番号
R_W（Ｍ）がセツトされる。

したがつて、タイミングC4，T0以降において、
命令レジスタ１０内のＬ命令のアドレスレジスタ
番号R_B，R_Xとこの書込みレジスタ番号R_W（Ｍ）
とがコンパレータ２３０で比較される。仮定によ
り、Ｍ，Ｌ命令間にコンフリクトがないと仮定し
ているので、コンパレータ２３０のサイクルC4
以降の出力は０である。したがつて、コンフリク
ト検出信号ACONFはコンパレータ２２４の出力
が０となるタイミングC5，T0以降０となる。こ
の結果、タイミングC5，T2で第1Iユニツト２２
ＡによりＬ命令に対するデコード成功信号DSが
出力され、Ｌ命令のＤステージがサイクルC5か
ら開始されることになる。

なお、その後Ａ命令に対して信号BOP1がタイ
ミングC7，T0で出力されるので、フリツプフロ
ツプ２５８、レジスタ２２８はタイミングC9，
T0に書きかえられる。以下、同じようにＬ命令
に対しても同様の動作が行なわれる。

〔動作の詳細〕条件コードコンフリクトがある
場合この場合の装置とその動作説明のために以下で
は、Ｍ，Ａ，BCがこの順に実行され、BC命令で
の分岐成功判定の結果、分岐成功のときにはＬ命
令が実行されるものとする。また、これらの命令
間およびこれらに先行する命令とこれらの命令の
間でアドレスコンフリクトがないと仮定する。

（BC命令の処理）このときの動作のタイムチヤートは第１１Ａ〜
１１Ｃ図に示される。ただし、この図では、条件
コードコンフリクトの動作の理解に必要な信号の
みを示してある。

Ｍ，Ａ命令は先に述べたのと全く同じように実
行され、BC命令のＤステージがサイクルC2で実
行されると仮定する。

BC命令のＤステージにおいては、Ｍ，Ａ命令
と同様に加算器２４でアドレスが算出されるが、
このアドレスは分岐先の命令のアドレスである。
BC命令の命令デコーダ１２による解読情報は、
他の命令と同じようにデコード成功信号DS（これ
はタイミングC2，T2で出力される）に応答して
命令キユーレジスタ１４に格納される。また、命
令デコーダ１２の出力の内、分岐命令表示信号
BCおよびマスク信号MASKが線４２を介して条
件コードコンフリクト検出回路３６に送られる。
回路３６は、後述するように条件コードコンフリ
クト信号CCONFをタイミングC3，T0で１にす
る。第1Iユニツト２２Ａはこの信号に応答して、
後続の命令に対するデコード成功信号DSの発生
を抑止する。こうしてBC命令のＤステージが終
了する。BC命令のＡステージにおいては上述の
命令アドレスに基づき主メモリ２６から、タイミ
ングC3，T0で読出されたＬ命令がフエツチ回路
（図示せず）の制御により命令バツフア６Ａ，６
Ｂの内のターゲツトストリーム側にタイミング
C4，T0に格納される。フエツチ回路はさらに引
続き、このＬ命令につづく命令列を順次主メモリ
２６から読出し、ターゲツトストリーム側の命令
バツフア６Ａ又は６Ｂに順次格納する。このた
め、このフエツチ回路には従来と同じように、デ
コーダ１２から分岐表示信号BCと、加算器２４
の出力と、フリツプフロツプ９の出力とが入力さ
れており、デコード成功信号DSが１となつたと
きに信号BCが入力されたとき、そのときの加算
器２４の出力アドレスを取り込むようにフエツチ
回路が構成されている。その後、フエツチ回路は
フリツプフロツプ９の出力により指定されるター
ゲツトストリーム側の命令バツフア６Ａ又は６Ｂ
に、主メモリ２６から読出された分岐先命令を格
納するとともに、その後、先に取り込んだアドレ
スを順次カウントアツプして、そのアドレスに基
づき主メモリ２４から分岐先命令につづく命令列
を順次読出すように構成されている。こうして、
命令バツフア６Ａ又は６Ｂの一方にターゲツトス
トリームを順次格納することができる。

なお、このＡステージにおいては、主メモリ２
６から読出された分岐先命令は他の命令の場合と
同じように、オペランドキユーバツフア２８に格
納される。しかし、これはオペランドでないた
め、第１，第2Eユニツト２０Ａ，２０Ｂでは利
用されない。

サイクルC4においては、Ａ命令の第2Eユニツ
ト２０Ｂでの演算が終了するため、信号EOP2が
このサイクルにおいて出力される。したがつて、
第2Iユニツト２２Ｂより信号BOP2がこのサイク
ルC4で出力される。このため、BC命令のL2ステ
ージがサイクルC4において可能となる。

BC命令のL2ステージにおいては、セレクタ１
６Ｂにより選択された、BC命令の解読情報が第
2Eユニツト２０Ｂにセツトされる。BC命令が必
要とする演算は、この解読情報に基づく分岐成功
不成功の判定である。しかし、他の命令と異な
り、本実施例ではこの判定が条件コードコンフリ
クト検出回路３６によりなされる。したがつて、
セレクタ１６Ｂの出力は線４４Ｂを介して、この
検出回路３６に送られ、そこにセツトされる。な
お、セレクタ１６Ｂの出力は他の命令と同じく、
第2Eユニツト２０Ｂにも送られる。

また、L2ステージではセレクタ３０ＢがBC命
令に関するデータを選択するように制御される。

L2ステージの次のステージでは、上述のごと
く、分岐判定が回路３６で行われ、第2Eユニツ
ト２０Ｂは実質的に動作しないで、演算終了信号
EOP2をサイクルC5から出力するのみである。し
かし、他の命令と同じく、このステージをE2ス
テージと呼ぶことにする。

このE2ステージにおいては、条件コードコン
フリクト検出回路３６がレジスタ３４Ｂの出力に
基づく分岐判定が可能かどうかを検出する。この
分岐判定がE2ステージで可能となるのは、BC命
令の前の命令が条件コードを変更する命令でかつ
第2Eユニツト２０Ｂで実行できる命令である。
したがつて、レジスタ３４Ｂ内の信号VALIDが
１のときである。分岐判定が可能なときには判定
の終了時に、コンフリクト信号CCONFを０にす
る。また、判定の結果、分岐が成功のときには分
岐成功信号BCTKNを線７４に出力する。一方、
分岐判定不可能のときには、信号CCONFは変化
しないし、信号BCTKNは出力されない。

今の場合、先行するＡ命令は第2Eユニツト２
０Ｂで実行可能で、かつ、条件コードを変更する
命令であるので、第2Eユニツト２０Ｂから、Ａ
命令のE2ステージの終了後には、レジスタ３４
Ｂ内の信号VALIDは値１を有する。したがつて、
回路３６は分岐判定可能なものとして、レジスタ
３４Ｂから入力される条件コードCC2と、命令デ
コーダ１２からすでに入力されているマスク信号
MASKにより分岐判定を行う。この結果、分岐
成功と判定されたと仮定すると、信号BCTKNが
１となる。これによりフリツプフロツプ９（第１
Ａ図）が反転される。また、条件コードコンフリ
クト信号CCONFタイミングC6，T0でゼロにな
る。こうして、BC命令のE2ステージが終了す
る。

次のステージ（これをP2ステージと呼ぶ）で
は次の動作が行なわれる。すなわち、フリツプフ
ロツプ９の反転に伴ない、読出し回路８（第１Ａ
図）は分岐先のＬ命令をタイミングC6，T0で命
令レジスタ１０にセツトする。また、信号
CCONFが０であり、また、仮定によりアドレス
コンフリクトがないと仮定しているので、第1Iユ
ニツト２２Ａは次の命令に対するデコード成功信
号DSをタイミングC6，T2で出力する。こうし
て、分岐成功の場合、分岐先のＬ命令のＤステー
ジがサイクルC6で実行可能となる。なお、読出
し回路８はBC命令のＤステージの開始後、分岐
不成功時に実行すべき命令を命令レジスタ１０に
あらかじめセツトする。したがつて、分岐判定の
結果、分岐不成功のときには、信号DSに応答し
て、分岐不成功側の命令が実行される。

以上の説明から明らかなごとく、分岐判定は、
先行するＡ命令の、第2Eユニツト２０Ｂでの演
算が終了したサイクルの次のサイクルで実行可能
となる。したがつて、Ｍ命令の第1Eユニツト２
０Ａでの演算が終了していないために、Ａ命令を
その第1Eユニツト２０Ａで実行できない状態に
あつても、第2Eユニツト２０ＢでのＡ命令の実
行により得られる条件コードを利用して、BC命
令の分岐判定を早く実行できる。すなわち、条件
コードコンフリクトの解消を早く行うことができ
る。その結果、BC命令につづく命令を早く実行
できる。

なお、サイクルC8でＡ命令のE1ステージが終
了するため、BC命令のL1，E1，P1ステージがそ
れぞれサイクルC8，C9，C10で実行される。L1
ステージではセレクタ１６Ａ，３０Ａの出力が他
の命令と同じように第1Eユニツト２０Ａにセツ
トされるが、E1ステージでは、第1Eユニツト２
０Ａでは実質的に何の演算もされず、信号EOP1
が出力される。一方、条件コードコンフリクト検
出回路３６は、先のE2ステージで分岐判定が不
可能な場合に、条件コードレジスタ３４Ａから出
力される条件コードCC1に基づき分岐判定を行
う。この判定終了によりコンフリクト信号
CCONFを０にし、分岐成功のときには、信号
BCTKNを１にする。今の例では、E2ステージ
で分岐判定が可能であつたので、回路３６はとく
に判定動作をしない。

（分岐判定）第１０図において、レジスタ４０３は線５６Ａ
を介して第1Iユニツト２２Ａからデコード成功信
号DSが入力されたとき、線４２を介して命令デ
コーダ１２から入力されるマスク信号MASKを
タイミングT0でセツトする。したがつて、今の
例ではタイミングC2，T0にBC命令がセツトされ
ると仮定しているので、レジスタ４０３からは、
BC命令のマスク信号MASKがタイミングC3，
T0から出力される。フリツプフロツプ４０６の
出力は条件コードコンフリクト信号CCONFとし
て用いられる。コントロールロジツク４０４はデ
コード成功信号DSが第1Iユニツト２０Ａから入
力され、BC命令表示信号BCがともに入力された
ときにフリツプフロツプ４０６をセツトし、ブラ
ンチ判定回路４１７から分岐判定終了信号END
が入力されたときにフリツプフロツプ４０６をリ
セツトする。今の例では、タイミングC2，T0お
よびC2，T2でそれぞれ信号BC，DSが入力され
るので条件コードコンフリクト信号CCONFはタ
イミングC3，T0で１になる。この結果、すでに
述べたように、第1Iユニツト２２Ａは後続の命令
に対してデコード成功信号DSを出力するのを抑
止する。ブランチ判定回路４１７は、レジスタ４
０３から入力されるマスク信号MASKで示され
る分岐条件を、線７１Ａを介してレジスタ３４Ａ
より入力される条件コードCC1又は線７１Ｂを介
してレジスタ３４Ｂより入力される条件コード
CC2が満すか否かを判定する。この判定を行うタ
イミングはフリツプフロツプ４１３又は４１４の
出力J1又はJ2が１になるごとに行なわれる。フリ
ツプフロツプ４１３は、アンドゲート４０９にそ
れぞれ線４４Ａ，５２Ａを介してそれぞれセレク
タ１６Ａ、第1Iユニツト２２Ａからそれぞれ、
BC命令表示信号BCおよび第１演算開始信号が入
力されたとき、すなわち、BC命令のL1ステージ
が実行されたときにセツトされる。この結果、フ
リツプフロツプ４１３の出力J1はBC命令のE1ス
テージにおいて１となる。同様に、フリツプフロ
ツプ４１４はアンドゲート４１０にそれぞれ線４
４Ｂ，５２Ｂを介してそれぞれセレクタ１６Ｂ、
第2Iユニツト２２ＢからBC命令表示信号BCと第
２演算開始信号BOP2が入力され、BC命令のL2
ステージの実行の結果セツトされる。この結果フ
リツプフロツプ４１４はBC命令のE2ステージに
おいて１となる。この結果、BC命令のE1又はE2
ステージにおいて分岐判定がなされることにな
る。BC命令のE2ステージにおいて分岐判定をし
てもよいのは、条件コードレジスタ３４Ｂから出
力されている信号VALIDが１のときである。す
でに述べたごとく、レジスタ３４Ｂは、条件コー
ドを変更する命令のE2ステージが終了するごと
に書きかえられ、しかもこの命令が第2Eユニツ
ト２０Ｂで実行可能なときには、信号VALIDは
１となり、そうでないときには、信号VALIDは
０となる。したがつて、BC命令のE2ステージに
おいて、信号VALIDが１であることは、BC命令
に先行して実行された条件コードを変更する命令
の内、最も最近に実行された命令は第2Eユニツ
ト２０Ｂで実行可能な命令であつたことを示す。
したがつて、信号VALIDが１のときには、レジ
スタ３４Ｂ内の条件コードCC2に基づいて分岐判
定をすることができる。一方、信号VALIDが０
であることは、第2Eユニツト２０Ｂで実行でき
ない、条件コードを変更する命令がBC命令の前
に実行されたことを示す。したがつて、この場合
は、分岐判定をBC命令のE1ステージで行う必要
がある。したがつて、分岐判定回路４１７では、
次の論理式に基づき分岐判定終了信号ENDを出
力する。

END＝CCONF×（J1＋VALID×J2）ここでクロスおよびプラスのサインはそれぞれ
論理積論理和を示す。したがつて、E2ステージ
で分岐判定が終了して、信号ENDが１になつた
ときには、その後信号CCONFが０になるので、
その後のE1ステージでは信号ENDは０のままで
ある。

現在考えている例では、BC命令の一つ前のＡ
命令は第2Eユニツト２０Ｂで実行できる、条件
コードを変更する命令であるので、BC命令のE2
ステージにおいては、信号VALIDは１となつて
いる。したがつて、このBC命令の分岐判定はE2
ステージで行なわれる。その結果、タイミング
C5，T0において、信号ENDは１となりフリツプ
フロツプ４０６の出力CCONFは、タイミング
C6，T0において０となる。

分岐判定回路４１７は、信号ENDが１になつ
たときに、レジスタ４０３から入力されるマスク
信号MASKと条件コードとを比較して分岐成功
か否かを判定する。BC命令のE2，E1ステージで
の分岐判定において、条件コードCC2，CC1がそ
れぞれこの比較に用いられる。分岐成功の判定は
従来技術と同じように行なわれる。たとえばマス
ク信号MASKが４ビツトの信号とするとき、条
件コードCC1又はCC2は２ビツトからなる。この
条件コードで表わされる10進数に対応する桁位置
にある信号MASK内のビツトが１であれば分岐
成功と判定される。

分岐成功の場合には、信号ENDとともに分岐
成功信号BCTKNが１となる。今考えている例で
は、信号BCTKNはサイクルC5で１となる。

以上のごとくにして分岐判定が行なわれ、信号
CCONFが０になるサイクルC6から、次の命令の
Ｄステージが開始されることになる。

〔発明の効果〕

以上述べたごとく、本発明では、第１演算ユニ
ツトでのある命令に対する演算を開始する前に、
第２演算ユニツトによりその演算を開始できるの
で、その演算結果を利用する後続の命令の実行を
早めることができ、処理速度を実効的に高めるこ
とができる。

【図面の簡単な説明】

第１Ａ，１Ｂ図は本発明による実施例の異なる
部分のブロツク回路図である。第２図は、デイジ
タルコンピユータを構成するための第１Ａ図、第
１Ｂ図の配置を示す。第３Ａ，３Ｂ図はそれぞれ
本発明による実施例で用いる一つの命令フオーマ
ツトの例を示す。第４図は、上記実施例で用いる
第１の命令制御ユニツトの概略回路構成図であ
る。第５図は上記実施例で用いる第１の演算実行
ユニツトの概略構成図である。第６図は上記実施
例で用いる第２の命令制御ユニツトの概略構成図
である。第７図は上記実施例で用いる第２の演算
実行ユニツトの概略構成図である。第８図は上記
実施例で用いるアドレスコンフリクト検出回路の
概略構成図である。第９Ａから９Ｃ図は、上記実
施例の、アドレスコンフリクトがある場合のタイ
ムチヤートである。第１０図は上記実施例で用い
る条件コードコンフリクト検出回路の概略構成図
である。第１１Ａと１１Ｂ図は、上記実施例の、
条件コードコンフリクトがある場合のタイムチヤ
ートである。

Claims

【特許請求の範囲】１複数の演算を実行可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を実行可能な第２の演算装置と、先に解読された命令の演算の実行に並行して後
続の命令を解読するように、実行すべき複数の命
令を時系列に解読する手段と、該解読手段により解読され、演算の実行を待つ
複数の命令を一時的に保持する手段と、該保持手段に保持された複数の命令のそれぞれ
が要求する演算の実行を該第１の演算装置に順次
指示する第１の命令実行制御手段であつて、該第
１の演算装置において実行中の演算の終了に同期
して、かつ、該第２の演算装置による演算の終了
に非同期に、該保持手段に保持された次の命令の
演算の実行を指示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令を選択し、それぞれの命令が要求
する演算の実行を該第２の演算装置に順次指示す
る、該第１の命令実行制御手段と並行して動作す
る第２の命令実行制御手段であつて、該第２の演
算装置において実行中の演算の終了に同期して、
かつ、該第１の演算装置による演算の終了に非同
期に、該保持手段に保持された命令の中の、該第
２の演算装置で実行可能な演算を要求する次の命
令の演算の実行を指示する手段を有するものとを
有するデータ処理装置。２該解読手段で解読された複数の命令のうち、
演算ステージでメモリオペランドを使用する命令
のそれぞれが使用するメモリオペランドを生成す
る手段をさらに有し、該第１の命令実行制御手段は、該第１の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第１の演算装置に供給
し、該第２の命令実行制御手段は、該第２の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第２の演算装置に供給
する請求項１記載のデータ処理装置。３複数の演算を実行可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を実行可能な第２の演算装置と、先に解読された命令の演算の実行に並行して後
続の命令を解読するように、実行すべき複数の命
令を時系列に解読する手段と、該解読手段により解読され、演算の実行を待つ
複数の命令を一時的に保持する手段と、該保持手段に保持された複数の命令のそれぞれ
が要求する演算の実行を該第１の演算装置に順次
指示する第１の命令実行制御手段であつて、該第
１の演算装置において実行中の演算の終了に同期
して、かつ、該第２の演算装置による演算の終了
に非同期に、該保持手段に保持された次の命令の
演算の実行を指示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令を選択し、それぞれの命令が要求
する演算の実行を該第２の演算装置に順次指示す
る、該第１の命令実行制御手段と並行して動作す
る第２の命令実行制御手段であつて、該第２の演
算装置において実行中の演算の終了に同期して、
かつ、該第１の演算装置による演算の終了に非同
期に、該保持手段に保持された命令の中の、該第
２の演算装置で実行可能な演算を要求する次の命
令の演算の実行を指示する手段と、該解読手段により解読された複数の命令の内、
演算ステージでメモリオペランドを使用する命令
のそれぞれが要求するメモリオペランドのアドレ
スを計算し、それらのメモリオペランドを読み出
す手段と、該解読手段により解読された命令のいずれか
が、その演算に用いるメモリオペランドのアドレ
ス生成に、該第１の演算装置または該第２の演算
装置で実行中もしくは実行待ちの先行命令の演算
結果を必要とするか否かを判別し、その演算結果
を必要とするときには、その演算結果が該第１の
演算装置または該第２の演算装置により利用可能
になるまで、その命令が要求するメモリオペラン
ドのアドレスを該読み出し手段が生成するのを禁
止する手段とを有するデータ処理装置。４複数の演算を実行可能な第１の演算装置と、該複数の演算の内、実行時間が比較的短い一部
の演算を実行可能な第２の演算装置と、先に解読された命令の演算の実行に並行して後
続の命令を解読するように、実行すべき複数の命
令を時系列に解読する手段と、該解読手段により解読され、演算の実行を待つ
複数の命令を一時的に保持する手段と、該保持手段に保持された複数の命令のそれぞれ
が要求する演算の実行を該第１の演算装置に順次
指示する第１の命令実行制御手段であつて、該第
１の演算装置において実行中の演算の終了に同期
して、かつ、該第２の演算装置による演算の終了
に非同期に、該複数の命令の中の次の命令の演算
の実行を指示する手段を有するものと、該保持手段により保持された複数の命令の内、
該第２の演算装置で実行可能な演算を要求する一
部の複数の命令を選択し、それぞれの命令が要求
する演算の実行を該第２の演算装置に順次指示す
る、該第１の命令実行制御手段と並行して動作す
る第２の命令実行制御手段であつて、該第２の演
算装置において実行中の演算の終了に同期して、
かつ、該第１の演算装置による演算の終了に非同
期に、該保持手段に保持された命令の中の次の命
令の演算の実行を指示する手段と、該解読手段により解読された複数の命令の内、
条件つき分岐命令について、分岐成功か否かを該
データ処理装置に保持された、分岐判定のための
条件コードの値に基づいて判別する手段と、その分岐命令の分岐が成功したと判断されたと
きに、分岐先命令のアドレスを算出し、その分岐
先命令を読み出す手段と、その条件コードが、該第１の演算装置または該
第２の演算装置で実行中もしくは実行待ちのいず
れかの先行命令の演算により書き換えられるか否
かを判別し、その判別の結果、その条件コードが
いずれかの先行命令の演算により書き換えられる
と判別された場合、そのいずれかの先行命令のそ
の演算により書き換えられた条件コードが利用可
能になるまで、その分岐命令に対して該読み出し
手段がその分岐先命令のアドレスを生成するのを
禁止する手段とを有するデータ処理装置。５該解読手段で解読された複数の命令のうち、
演算ステージでメモリオペランドを使用する複数
の命令のそれぞれが使用するメモリオペランドを
生成する手段をさらに有し、該第１の命令実行制御手段は、該第１の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第１の演算装置に供給
し、該第２の命令実行制御手段は、該第２の演算装
置で次に演算を実行すべき命令の実行を指示する
ときに、その命令に対して該生成手段で生成され
たメモリオペランドまたはその命令が指定するレ
ジスタオペランドを、その第２の演算装置に供給
する請求項４記載のデータ処理装置。