SU1716528A1 - Вычислительное устройство с совмещением операций - Google Patents

Abstract

Изобретение относитс  к вычислитель- ной технике и может быть использовано в электронной цифровой вычислительной машине . Целью изобретени   вл етс  повышение быстродействи  устройства. Вычислительное устройство с совмещением операций содержит регистры команд 1 и адреса 12-14, блок 3 локальной пам ти, арифмети- ческо-логический блок 4, блок 5 микропрограммного управлени , блок 6 управлени  выборкой, блок 10 распознавани  команды, триггеры 7,16 ускорени  записи и совпадени  адресов, элементы И 8,9, схему 15 сравнени . Сущность изобретени  состоит в том, что при выполнении последовательности команд в режиме совмещени  команда записи операнда в основную пам ть может выполн тьс  в двух режимах: когда операнд , подлежащий записи в основную пам ть , должен быть считан из локальной пам ти и когда записываемый операнд к началу команды записи сформирован на выходе устройства и может быть записан немедленно . 2 з.п. ф-лы, 17 ил. (Л С о ел ю 00 Фиг.1

Description

Изобретение относитс  к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине .

Известно вычислительное устройство с совмещением операций, содержащее блок локальной пам ти.

В известном устройстве при совмещенной обработке команд обнаружение конфликта по обращению к регистрам общего назначени  ЕС ЭВМ вызывает выход из режима совмещени , что приводит к потер м времени. Недостатком известного устройства  вл етс  низка  производительность.

Известно также вычислительное устройство с совмещением операций, содержащее регистр команды, блок дешифрации команд. В известном устройстве выполн етс  сравнение адреса операнда, считываемого командой считывани , с адресом операнда, записываемого предыдущей командой записи. Это позвол ет обеспечить разрешение конфликта по считывани  операнда , причем предотвращаетс  использование операнда, запись которого предыдущей командой еще не завершилась.

Недостатком известного устройства  вл етс  низкое быстродействие при выполнении команды записи, т.к. не обеспечиваетс  возможность доступа к операнду, подлежащему записи. :..

Известно также вычислительное устройство с совмещением операций, содержащее регистр команды, блок локальной пам ти, блок арифметическр-логический, блок микропрограммного управлени . В известном устройстве предусмотрена возможность приема в блок арифметическо- логического результата выполнени  предыдущей команды из блока локальной пам ти или с выхода блока арифметическо- логического, что позвол ет ускорить выборку операнда.

Недостатком известного устройства  вл етс  низкое быстродействие при выполнении команды записи.

Наиболее близким к предлагаемому устройству по технической сущности  вл етс  вычислительное устройство с совмещением операций, содержащее регистр команды, блок дешифрации команд, блок управлени  выборкой, блок локальной пам ти, блок арифметическо-логический, блок микропрограммного управлени . В известном устройстве обеспечиваетс  убыстрение доступа к операнду, если перед командой, считывающей этот операнд из блока локальной пам ти, выполн етс  команда, записывающа  этот же операнд в блок локальной

пам ти, т.е. обеспечиваетс  доступ к операнду , мину  блок локальной пам ти.

Недостатком известного устройства  вл етс  низкое быстродействие при выполнении записи операнда.

Целью изобретени   вл етс  повышение быстродействи .

Сущность изобретени  состоит в том, что при выполнении устройством последо0 вательности команд в режиме совмещени  команда записи операнда в основную пам ть может выполн тьс  в двух режимах: в обычном, когда операнд, подлежащий записи в основную пам ть, должен быть предва5 рительно считан из блока локальной пам ти, и в ускоренном, когда записываемый операнд к началу команды записи сформирован на выходе данных устройства и может быть немедленно записан в основную пам ть.

0 Введение в устройство блока микропрограммного управлени  позвол ет обеспечить два адреса ветвлени  дл  микропрограмм команд записи в основную пам ть: один адрес дл  микропрограммы,

5 выполн емой в обычном режиме и содержащей полную последовательность микрокоманд , другой адрес - дл  короткой, более быстрой микропрограммы, выполн емой в ускоренном режиме. Кроме того, введение в

0 устройство блока микропрограммного управлени  позвол ет обеспечить аппаратурную выработку сигналов микроопераций дл  микропрограммы команды записи, выполн емой в ускоренном режиме.

5 Введение в устройство блока распознавани  команды позвол ет определить начало выполнени  устройством команды, производ щей запись в основную пам ть. Введение в устройство трех адресных

0 регистров, регистра микроопераций, схемы сравнени , второго элемента И и триггера совпадени  адресов позвол ет обнаружить ситуацию, когда равны адреса записи и считывани  информации дл  блока локальной

5 пам ти, т.е. когда информаци , подлежаща  считыванию из блока локальной пам ти, имеетс  на выходе данных устройства.

Введение в устройство первого элемента И и триггера ускорени  записи позвол ет

0 обнаружить ситуацию, когда перед командой записи в основную пам ть некоторого операнда выполн етс  команда, формирующа  этот операнд и записывающа  его по тому же адресу в блок локальной пам ти, из

5 которого его должна извлечь команда записи в основную пам ть:

Таким образом, введение в устройство новых блоков позвол ет обеспечить ускорение выполнени  команды записи в основ- ную пам ть, когда записываемый операнд

формируетс  командой, предшествующей этой команде записи.

На фиг. 1 представлена структурна  блок-схема вычислительного устройства е совмещением операций; на фиг. 2 - схема блока формировани  адреса; на фиг. 3 - схема блока локальной пам ти;на фиг. 4 - схема арифметическо-логического блока; на фиг. 5 - схема блока микропрограммного управлени ; на фиг. 6 - схема блока управлени  выборкой; на фиг. 7 - схема блока распознавани  команды; на фиг. 8 - диаграмма блока микрокоманды; на фиг. 9 - блок-схема микропрограммы выполнени  команды L; на фиг. 10 - блок-схема микропрограммы выполнени  команды LE; на фиг. 11 - блок-схема микропрограммы выполнени  команды ST; на фиг. 12-блок-схема микропрограммы выполнени  команды STE; на фиг. 13 -блок-схема последовательности микрокоманд, выполн емой при обработке последовательности команд ЦО), ST(2) или LE(0), STE(2); на фиг. 14 - блок-схема последовательности микрокоманд, выполн емой при обработке последовательности команд ЦО), ST(0) или LE(0), STE(0): на фиг. 15 - временна  диаграмма работы вычислительного устройства при обработке последовательности команд L(0), ST(2) или LE(0), STE(2); на фиг. 16 - временна  диаграмма работы вычислительного устройства при Обработке последовательности команд ЦО) или ST(0). LE(0), STE(O); на фиг. 17 - временна  диаграмма работы блока локальной пам ти при выполнении последовательности из трех микрокоманд с адресами 350, 058(078), 050(070), выполн емой при отработке следующих последовательностей команд: ЦО), ST(2); LE(0). STE(2), ЦО), ST(0), LE(0), STE(0).

На фиг. 1-7 обозначены: регистр 1 команд , блок 2 формировани  адреса, блок 3 локальной пам ти, арифметическо-логиче- ский блок 4, блок 5 микропрограммного управлени , блок 6 управлени  выборкой, триггер 7 ускорени  записи, элементы И 8, 9, блок 10 распознавани  команды, регистр 11 микроопераций, первый-третий адресные регистры 12-14, схема 15 сравнени , триггер 16 совпадени  адресов, вход 17 команд устройства, вход 18 операндов устройства , первый-восьмой синхровходы 19-26 устройства, выход 27 данных устройства, выход 28 записи устройства, первый выход 29 блока управлени  выборкой, второй выход 30 регистра команд, выход 31 триггера ускорени  записи, первый-третий выходы 32-34 микроопераций блока микропрограммного управлени , первый выход 35 регистра команд, второй выход 36 блока

управлени  выборкой, выход 37 триггера совпадени  адресов, выход 38 блока распознавани  команд, выход 39 регистра микроопераций, выход 40 блока

5 формировани  адреса, выход 41 третьего адресного регистра, выход 42 первого адресного регистра, выход 43 второго адресного регистра, выход 44 данных блока локальной пам ти, элемент НЕ 45, элемент

0 ИЛИ-НЕ 46, регистр 47, триггер 48, коммутатор 49, элемент И 50, накопитель 51 локальной пам ти, регистры 52-56, коммутатор 57, арифметическр-логические элементы 58-60, коммутатор 61, регистры

5 62, 63, пам ть 64 микропрограмм, элементы ИЛИ 65-67, элементы И-НЕ 68. 69, триггеры 70, 71, элементы НЕ 72-76, элементы И 77, 78, триггер 79.

Регистр 1 команды предназначен дл 

0 приема в начале такта устройства информации , поступающей на его вход данных, при наличии единичного сигнала на его входе разрешени  записи и хранени  информации при нулевом сигнале на входе разреше5 ни  записи.

Дл  ЕС ЭВМ разр дность регистра 1 команды равна 12. Первый выход 35 регистра 1 команд формируетс  из 1,3,9-12 разр дов регистра и соединен с входом блока 2

0 формировани  адреса. Второй выход 30 регистра 1 команд формируетс  из 1-8 разр дов регистра и соединен е входом блока 10 распознавани  команд, в котором не используетс  3 разр д выхода 30, и с адрес5 ным входом блока 5 микропрограммного управлени .

Блок 2 формировани  адреса предназначен дл  формировани  адреса операнда в локальной пам ти в такте поступлени  на его вход командной информации. Выход 40 блока 2 формировани  адреса соединен с входом третьего адресного регистра 14,

Данна  реализаци  блока формировани  адреса ориентирована на систему ко5 манд ЕС ЭВМ. Дл  этой системы команд формирование адреса операнда, наход щегос  в локальной пам ти, заключаетс  в подмешивании к четырем разр дам номера регистра первого операнда одного разр да

0 признака. Дл  команд с плавающей точкой (перва  тетрада кода операции дл  этих команд равна 1, 3, 6 или 7 в шестнадцатерич- ной системе счислени ) этот признак равен единице, дл  остальных команд - нулю. Та5 ким образом формируетс  п тиразр дный адрес обращени  к блоку 3 локальной пам ти .

Блок 3 локальной пам ти предназначен дл  хранени  операндов команд устройства и выполн ет операции считывани  и записи

информации в зависимости от сигнала на входе записи. При наличии единичного сигнала на входе записи блок 3 локальной пам ти выполн ет запись информации, поступающей на вход данных. При нулевом сигнале на входе записи блок 3 локальной пам ти выполн ет чтение информации, в результате которого на выходе блока 3 локальной пам ти формируетс  результат считывани . В качестве адреса дл  блока 3 локальной пам ти при единичном значении сигнала на входе управлени  режимом используетс  информаци  с входа адреса записи , при нулевом значении сигнала йа входе управлени  режимом блока 3 локальной пам ти используетс  информаци  с входа адреса считывани .

Выход 44 данных блока 3 локальной пам ти соединен с первым входом данных арифметическо-логического блока 4.

Арифметическо-логический блок 4 предназначен дл  приема операндов, поданных на первый и второй входы данных в начале такта устройства, и их арифметической и логической обработки в соответствии с сигналами , поданными на вход 34 операции арифметическо-логического блока 4. Результаты обработки формируютс  на выходе 27 блока 4 в начале следующего такта устройства. В случае, когда на входе 37 выбора блока 4 присутствует 1, в качестве первого операнда используетс  результат работы блока 4 в предыдущем такте устройства . В случае, когда на входе выбора блока 4 присутствует О, в качестве первого операнда используетс  информаци , имеюща с  на первом входе данных блока 4. Выход 27 блока 4 соединен е входом данных блока 3 локальной пам ти и с выходом данных устройства.

Блок 5 микропрограммного управлени  предназначен дл  хранени  микропрограмм , управл ющих работой устройства, выбора адреса микрокоманды, подлежащей выполнению, и хранени  кода микрокоманды в течение такта выполнени  данной микрокоманды .

По сигналу на первом входе 29 кода услови  блока .5 микропрограммного управлени  в качестве адреса следующей микрокоманды используетс  информаци  на адресном входе блока 5 микропрограммного управлени  (при сигнале, равном единице ) либо информаци , сформированна  самум блоком 5 микропрограммного управлени  (при сигнале, равном нулю). На выходах блока 5 микропрограммного управлени  формируетс  код микрокоманды, подлежащей выполнению, при этом на первый-третий выходы микроопераций выдаютс  микрооперации , соответствующие данной микрокоманде . По единичному значению сигнала на втором входе 31 кода услови  блока 5 микропрограммного управлени  формируютс 

измененные код микрокоманды и код адреса следующей микрокоманды.

Формирование сигналов не измен етс  при нулевом значении сигнала на входе 31. Первый выход 34 микрооперации блока 5

0 микропрограммного управлени  соединен с входом кода операции арифметическо-логического блока 4, второй выход 32 микроопе- раций блока 5 микропрограммного управлени  - с управл ющим входом блока

5 6 управлени  выборкой, третий выход 33 микроопераций блока 5 микропрограммного управлени  соединен с входом регистра микроопераций. Выход 28 записи блока 5 микропрограммного управлени  соединен с

0 выходом записи устройства.

Блик 6 управлени  выборкой предназначен дл  выработки сигнала на выполнение следующей команды устройства. Сигнал перехода на выполнение следующей

5 команды устройства возникает при поступлении единичного сигнала во втором разр де уп равл  ющего входа блока 6 управлени  выборкой и исчезает при поступлении единичного сигнала в первом разр де управл 0 ющего входа блока б управлени  выборкой. Сигнал перехода на выполнение следующей команды формируетс  на первом выходе 29 блока 6 управлени  выборкой команды, на втором выходе 36 блока 6 управлени  вы5 боркой в следующем такте устройства формируетс  задержанный сигнал перехода на выполнение следующей команды. Первый выход 29 блока 6 управлени  выборкой соединен с первым входом кода услови  блока

0 5 микропрограммного управлени  и с входом разрешени  записи регистра 1 команд. Второй выход 36 блока 6 управлени  выборкой соединен с четвертым входом первого элемента И 8.

5 Первый элемент И 8 к триггер ускорени  записи предназначены дл  формировани  сигнала ускорени  записи. Выход первого элемента И 8 соединен с входом установки триггера 7 ускорени  записи. Вы0 ход 31 триггера 7 ускорени  записи соединен с вторым входом кода услови  блока 5 микропрограммного ускорени .

Блок 10 распознавани  команд предназначен дл  формировани  в начале такта,

5 следующего за тактом поступлени  на его вход 30 командной информации, признака наличи  на шинах его входа комбинации сигналов, соответствующей кодам операции команд, в которых осуществл етс  запись первого операнда в основную пам ть

по адресу второго операнда. Выход 38 блока 10 распознавани  команд соединен с вторым входом первого элемента И 8.

Регистр 11 микрооперации предназначен дл  запоминани  микроопераций, по- ступающих на его информационный вход, на один такт. Выход 39.1 первого разр да регистра 11 микроопераций соединен с первым входом второго элемента И 9 и с входом записи первого адресного регистра 12. Вы- ход 39.2 второго разр да регистра 11 микроопераций соединен с вторым входом второго элемента И 9 и с входом записи блока 3 локальной пам ти.

Первый адресный регистр 12 предназ- начен дл  запоминани  адреса, поступающего на информационный вход, на один такт устройства при наличии единичных сигналов на синхровходе и входе записи. Выход 42 первого адресного регистра 12 соединен с информационным входом второго адресного регистра 13 и с входом адреса считывани  блока 3 локальной пам ти.

Второй и третий адресные регистры 13 и 14 предназначены дл  запоминани  адре- сов, поступающих на информационные входы при наличии единичных сигналов на соответствующих синхровходах. Выход 43 второго адресного регистра 13 соединен с вторым входом схемы 15 сравнени  и с вхо- дом адреса записи блока 3 локальной пам ти . Выход 41 третьего адресного регистра 14 соединен с информационным входом первого адресного регистра 12.

Второй элемент И 9, схема 15 сравне- ни , триггер 16 совпадени .адресов предг- назначены дл  формировани  в середине такте выполнени  микрокоманды с микроопераци ми записи и считывани  (единичные сигналы на первом и втором входах второго элемента И 9) при совпадении адресов записи и считывании, поступающих на первый и второй входы схемы 15 сравнени , единичного сигнала на выходе триггера 16 совпадени . Выход 37 триггера 16 совпа- дени  соединен с первым входом первого элемента И 8 и с входом выбора арифме- тическо-логического блока 4. Выход второго элемента И 9 соединен с синхровходом триггера 16 совпадени . Выход схемы 15 сравнени  соединен с информационным входом триггера 16 совпадени .

Вход 17 команд устройства соединен с входом данных регистра 1 команд. По входу 17 команд в устройство поступает информаци  об очередной команде, подлежащей выполнению , а именно код операции команды и адрес операнда, наход щегос  в локальной пам ти.

Вход 18 операндов устройства соединен с вторым входом данных арифметиче- ско-логического блока 4. По входу 18 операндов в устройство поступает второй операнд выполн емой команды.

Первый синхровход 19 устройства соединен с синхровходами блока 5 микропрог- раммного управлени , блока 10 распознавани  команды, регистра 11 микроопераций , третьего адресного регистра 14 и блока 4.

Второй синхровход 20 устройства соединен с тактовым входом регистра 1 команд и с входом сброса триггера 16 совпадени .

Третий синхровход 21 устройства соединен с первым синхровходом блока 6 управлени  выборкой, с синхровходом первого адресного регистра 12 и с синхровходом блока 3 локальной пам ти.

Четвертый синхровход 22 устройства соединен с вторым синхровходом блока 6 управлени  выборкой.

П тый синхровход 23 устройства соединен с третьим входом второго элемента И 9 и с входом управлени  режимом блока 3 локальной пам ти.

Шестой синхровход 24 устройства соединен с третьим синхровходом блока 6 управлени  выборкой, вторым синхровходом блока 5 микропрограммного управлени , с синхровходом триггера 7 ускорени  записи и третьим входом первого элемента И 8.

Седьмой синхровход 25 устройства соединен со стробирующим входом блока 3 локальной пам ти и со стробирующим входом арифметическо-логического блока 4.

Восьмой синхровход 26 устройства соединен с синхровходом второго адресного регистра 13.

На схеме блока 2 формировани  адреса (фиг.2) изображены элемент ИЛИ-НЕ 46 и элемент НЕ 45.

Первый разр д входа 35 блока соединен с первым входом элемента ИЛИ-НЕ 46, выход которого соединен с первым разр дом выхода 40 блока формировани  адреса. Второй разр д входа 35 блока соединен с входом элемента НЕ 45, выход которого соединен с вторым входом элемента ИЛИ- НЕ 46. С третьего по шестой разр ды входа 35 блока соединены с разр дами с второго по п тый выхода 40 блока соответственно.

На схеме блока 3 локальной пам ти (фиг. 3) изображены регистр 47, триггер 48, коммутатор 49, элемент И 50 и накопитель 51 локальной пам ти. Вход 43 адреса записи блока соединен с информационным входом регистра 47, выход которого соединен с первым входом данных коммутатора 49, выход которого соединен с адресным входом

накопител  51 локальной пам ти, выход которого соединен с выходом 44 блока локальной пам ти. Вход 39 записи блока соединен с управл ющим входом регистра 47 и с информационным входом триггера 48, выход которого соединен с вторым входом элемента И 50, выход которого соединен с входом управлени  обращением накопител  51 локальной пам ти, информационный вход которого соединен с входом 27 данных блока.

Стробирующий вход 25 блока соединен с синхровходом триггера 48 и с синхровхо- дом регистра 47. Синхровход 21 блока соединен с первым входом элемента И 50, а вход 23 управлени  режимом соединен с управл ющим входом коммутатора 49, второй вход данных которого соединен с входом 42 адреса считывани  блока.

П тиразр дный регистр 47 предназначен дл  запоминани  адреса обращени  к накопителю 55 локальной пам ти. Занесение информации в регистр 47 по информационному входу производитс  при наличии единичного сигнала на управл ющем входе.

Накопитель 51 локальной пам ти пред- назначен дл  хранени  операндов команд устройства с фиксированной и плавающей точкой. При наличии нулевого сигнала на входе управлени  обращением накопитель 51 локальной пам ти работает в режиме считывани  информации по адресу, присутствующему на адресном входе. При наличии единичного сигнала на входе управлени  обращением накопитель 51 локальной пам ти работает в режиме записи информа- ции по адресу, присутствующему на его адресном входе, причем записи подлежит информаци , имеюща с  на информационном входе накопител . Накопитель 51 локальной пам ти позвол ет осуществл ть в течение одного такта устройства одно обращение дл  считывани  информации и одно обращение дл  записи,

Коммутатор 49 предназначен дл  выбора источника адреса обращени  к накопите- лю 51 локальной пам ти. При нулевом сигнале на управл ющем входе коммутатора 49 он подключает на свой выход адрес с второго входа данных(адрес считывани  накопител  51 локальной пам ти на входе 42 адреса считывани  блока). При единичном сигнале на управл ющем входе коммутатора 49 он подключает на свой выход адрес с первого входа данных (адрес записи в накопитель 51 локальной пам ти из регистра 47).

На схеме арифметическо-логического блока 4 (фиг. 4)изображены регистры 52-56, коммутатор 57, арифметические элементы 58-60. На фиг. 4 арифметическо-логический элемент обозначен AL, его вход переноса

СО, выход последовательного переноса С4, выход прохождени  переноса Р, выход генерации переноса G, разр дные входы первого операнда АО, А1, А2, A3, разр дные входы второго операнда ВО, В1, 82 , ВЗ, разр дные входы кода функции SO, S1, S2, S3, М. разр дные выходы результата FO, F1, F2, F3. Первый вход 44 данных блока соединен с первым входом данных коммутатора 57, выход которого соединен с входом данных регистра 53, разр дные шины выхода которого соединены с соответствующими разр дными входами первого операнда арифмети- ческо-логических элементов 58-60, разр дные выходы результата которых соединены с соответствующими разр дными шинами входа данных регистра 55, выход которого соединен с вторым входом данных коммутатора 57 и с входом данных регистра 56, выход которого соединен с выходом 27 блока. Второй вход 18 данных блока соединен с входом данных регистра 54, разр дные шины выхода которого соединены с соответствующими разр дными входами второго операнда арифметическо-логиче- ских элементов 58-60. разр дные входы кода функции которых соединены с разр дными выходами с второго по шестой регистра 52, вход данных которого соединен с входом 34 кода операций блока. Первый разр дный выход регистра 52 соединен с входом переноса арифметическо-логического элемента 58, выход последовательного переноса которого соединен с входом переноса арифметическо-логического элемента 59, выход последовательного переноса которого соединен с входом перекоса последующего арифметическо-логического элемента. Вход переноса арифметическо-логического элемента 60 соединен с выходом последовательного/ переноса предыдущего арифметическо-логического элемента. Вход 37 выбора блока соединен с управл ющим входом коммутатора 57. Синхровход 19 блока соединен с синхровходами регистров 52-56. Стробирующий вход 25 блока соединен с синхровходом регистра 55.

Разр дность регистра 52 - 6 битов, разр дность регистров 53-56 - 32 бита. При такой разр дности операндов требуетс  8 арифметическо-логических элементов дл  их обработки. Коммутатор 57 предназначен дл  выбора источника данных, поступающих на вход данных регистра 53. При нулевом сигнале на управл ющем входе коммутатора 57 он выдает на выход информацию , поступающую на его первый вход данных. При единичном сигнале на управл ющем входе коммутатора 57 он выдает на

выход информацию, поступающую на его второй вход данных.

На схеме блока 5 микропрограммного управлени  (фиг. 5) изображены коммутатор 61, регистры 62, 63 и пам ть 64 микропрог- рамм, элементы ИЛИ 65-67. Коммутатор 61 предназначен дл  выбора источника информации , поступающей на вход данных регистра 62, При нулевом сигнале на управл ющем входе коммутатора 61 он вы да- ет на выход информацию, поступающую на второй адресный вход. При единичном сигнале на управл ющем входе коммутатора 61 он выдает на выход информацию, поступающую на первый адресный вход. Дес ти- разр дный регистр 62 предназначен дл  хранени  адреса микрокоманды. Пам ть 64 микропрограмм предназначена дл  хранени  микропрограмм, управл ющих работой устройства. Каждой команде из набора ко- манд, выполн емых устройством, соответствует определенна  микропрограмма, В пам ти 64 микропрограмм содержатс  по крайней мере микропрограммы выполнени  следующих команд из системы команд ЕС ЭВМ (в скобках указано мнемоническое обозначение команды):

загрузка (L),

загрузка (короткие операнды) (LE),

запись в пам ть (ST),

запись в пам ть (короткие операнды) (STE).

Кажда  микропрограмма состоит из одной или нескольких микрокоманд. Микрокоманды размещены в пам ти 64 в соответствии с их адресами.. Если на входе пам ти 64 задан код адреса некоторой микрокоманды , то на выходе пам ти 64 формируетс  код этой микрокоманды.Кажда  микрокоманда состоит по меньшей мере из 21 разр да. Шесть первых разр дов выхода пам ти 64 составл ют код функции арифме- тическо-логического блока 4 (может быть задан код любой функции из списка функций арифметическо-логических элементов 58, 59, 60). Существенными  вл ютс  следующие: функци  Транзит первого операнда с кодом 011111 и обозначением С-А и функци  Транзит второго операнда с кодом 010101 и обозначением С-В.

Седьмой разр д выхода пам ти 64 микропрограмм задает микрооперацию Считывание локальной пам ти, обозначение которой ЧТЛП.

Восьмой разр д выхода пам ти 64 мик- ропрограмм задает микрооперацию Запись в локальную пам ть, обозначение которой ЗЛЛП.

Дев тый разр д выхода пам ти 64 микропрограмм задает микрооперацию Запрет выполнени  следующей команды, обозначение которой ЗВСК.

Дес тый разр д выхода пам ти 64 микропрограмм задает микрооперацию Разрешение выполнени  следующей команды, обозначение которой РВСК.

Одиннадцатый разр д выхода пам ти 64 микропрограмм задает микрооперацию Запись в основную пам ть, обозначение которой ЗПОП.

Разр ды с двенадцатого по двадцать первый выхода пам ти 64 микропрограмм составл ют сдрес следующей микрокоманды , подлежащей выполнению.

Двадцатиразр дный регистр 63 предназначен дл  хранени  в течение одного такта процессора кода выполн емой в этом такте микрокоманды. Не подлежит запоминанию в регистре 63 микроопераци  ЗВСК, используема  в конце такта процессора, предшествующего такту выполнени  данной микрокоманды.

Адресный вход 30 блока соединен с разр дными входами с 3-го по 10-й первого входа данных коммутатора 61, разр дные входы которого 1-й и 2-й соединены с шиной нулевого потенциала (Земл ), а первый вход 29 кода услови  блока соединен с управл ющим входом коммутатора 61, выход которого соединен с информационным входом регистра 62, выход которого соединен с входом 64 пам ти микропрограмм, разр ды с 1-го по 8-й и с 10-го по 21-й выхода которой соединены с разр дами с по 20-й информационного входа регистра 63. Дев тый разр д выхода 64 пам ти микропрограмм соединен с первым разр дом второго выхода 32 микроопераций блока. Разр ды с 1-го по 6-й выхода регистра 63 соединены с разр дами с 1-го по 6-й первого выхода 34 микроопераций блока. 7-й и 8-й разр ды выхода регистра 63 соединены с 1-м и 2-м разр дом третьего выхода 33 микроопераций. Дев тый разр д выхода регистра 63 соединен с первым входом элемента ИЛИ 65, выход которого соединен с вторым разр дом второго выхода 32 микроопераций блока. Дес тый разр д выхода регистра 63 соединен с первым входом элемента ИЛИ 66, выход которого соединен с выходом 28 записи блока . 11-й и с 13-го по разр ды выхода регистра 63 соединены соответственно с 1- м и с 3-го по 10-й разр дными входами второго входа данных коммутатора 61. Двенадцатый разр д выхода регистра 63 соединён е первым входом элемента ИЛИ 67, выход которого соединен с вторым разр дным входом второго входа данных коммутатора 61. Второй вход кода услови  31 блока соединен с вторыми входами элементов

ИЛИ 65, 66,67. Первый синхровход 19 блока соединен с синхровходом регистра 62. Второй синхровход 21 блока соединен с синхровходом регистра 63.

На схеме блока 6 управлени  выборкой (фиг. 6) изображены элементы И-НЕ 68,69 и триггеры 70, 71. Первый разр д управл ющего входа 32 блока соединен с входом элемента И НЕ 68, выход которого соединен с входом установки триггера 70, инверсный выход которого соединен с информационным входом триггера 71 и с первым выходом 29 блока. Второй разр д управл ющего входа 32 блока соединен с входом элемента И-НЕ 69, выход которого соединен с входом сброса триггера 70. Третий синхровход 24 блока соединен с входом элемента И-НЕ 68. Второй синхровход 22 блока соединен с входом элемента И-НЕ 69. Первый синхровход 21 блока соединен с входом элемента И-НЁ 69 и с синхровходом триггера 71, выход которого соединен с вторым выходом 36 блока .

На схеме блока 10 распознавани  команды (фиг. 7) изображены элементы НЕ 72-76, элементы И 77,78 и триггер 79. Первый разр д информационного входа 30 блока соединен с входом элемента НЕ 76, выход которого соединен с входом элемента И 78, выход которого соединен с входом элемента И 77, выход которого соединен с информационным входом (D) триггера 79, выход которого соединен с выходом 38 блока . Второй и третий разр ды информационного входа 30 блока соединены с входами элемента И 78. С 4-го по 7-й разр ды информационного входа 30 блока соединены соответственно с входами элементов НЕ 72.73, 74, 75, выходы которых соединены с входами элемента И 77. Синхровход 19 блока соединен с синхровходом (С) триггера 79.

Блок 10 распознавани  команды формирует признак наличи  на его входе кода операции команд записи в основную пам ть ST и STE, коды операции которых 50 и 70 соответственно (в шестнадцатеричной системе счислени ).

На диаграмме блока микрокоманды (фиг. 8) изображено распределение записей символических обозначений микроопераций в последовательных строках каждого блока.

8 первой строке располагаетс  обозначение функции арифметйческо-логического блока. Втора  строка: в начале строки располагаетс  обозначение микрооперации Считывание локальной пам ти, в конце - обозначение микрооперации Запись в локальную пам ть. Треть  строка: в начале строки располагаетс  обозначение микрооперации Запрет выполнени  следующей команды, в конце-микрооперации Разрешение выполнени  следующей команды. Четверта  строка: в начале строки располагаетс  обозначение микрооперации Запись в основную пам ть, в конце строки располагаетс  адрес следующей микрокоманды (ККК). Над блоком микрокоманды справа записываетс  адрес микрокоманды

0 (NNN). Обозначение каждой микрооперации отличаетс  от обозначени  любой другой микрооперации, поэтому дл  упрощени  на блок-схемах микропрограмм (фиг. 9-14) номера строк в блоках микроко5 манд не проставл ютс .

Работа вычислительного устройства заключаетс  в выполнении последовательности команд. Кажда  команда состоит из кода операции, указывающего, кака  операци 

0 должна выполн тьс , и кода, задающего операнды. Имеютс  два класса операндов: регистровые операнды и операнды в основной пам ти. Кажда  команда использует два операнда, причем первый операнд всегда

5 находитс  в локальной пам ти (регистровый операнд), а второй операнд может находитьс  также и в основной пам ти. Адрес операнда в локальной пам ти непосредственно указываетс  номером регистра. В оп0 редёленном поле команды адрес операнда в основной пам ти формируетс  путем определенных действи  над пол ми команды, отведенными дл  задани  адреса.

На адрес операнда в основной пам ти

5 накладываетс  следующее ограничение: он должен быть кратен количеству байтов в операнде (дл  32-разр дных операндов, например , адрес должен быть кратен четырем ). Разр дность операндов должна быть

0 равна разр дности вычислительного устройства (дл  32-разр дного вычислительного устройства операнды могут быть только 32-разр дными).

Команды, выполн емые вычислитель5 ным устройством, можно разделить на два типа.

К первому типу относ тс  команды, результат выполнени  которых помещаетс  в локальную пам ть по адресу первого опе0 ранда. В ЕС ЭВМ к этому типу относ тс  такие команды форматов RR и RX, как ело-, жение, вычитание, умножение и т.п. При этом операндами могут быть 32-разр дные числа как с фиксированной, так и с плаваю5 щей точкой. В цел х упрощени  выполнение в устройстве команд данного типа рассмотрено на примере команды RX-формата Загрузка , обозначение которой L дл  операндов с фиксированной точкой и LE дл  операндов с плавающей точкой. Выполнение команд L и LE заключаетс  в помещении 32-разр дного слова, расположенного в основной пам ти по адресу второго операнда, в локальную пам ть по адресу первого операнда .

Ко второму типу относ тс  команды, выполнение которых заключаетс  в записи первого операнда в основную пам ть по адресу второго операнда. В ЕС ЭВМ к таким командам (с 32-разр дными операндами) относ тс  команды Запись в пам ть, обозначение которых ST и STE дл  операндов с фиксированной и плавающей точками соответственно .

Процесс выполнени  команды можно разделить на следующие этапы: выборка команды , формирование адреса второго операнда (дл  операнда в основной пам ти), считывание операндов, обработка операндов , запись результата. Устройство работает в режиме совмещени  операций, при этом все действи  по выборке некоторой команды, формированию адреса операнда и считыванию операнда производ тс  на фоне этапов обработки операндов и записи результата предыдущих команд. В результате такого режима работы устройствомо- жет в каждом своем такте выполн ть по одной команде, если обработка операндов и запись результатов выполн емых команд может быть осуществлена за один такт работы устройства. Если этапы обработки операндов и записи результата некоторой команды требуют более одного такта работы устройства, то выполнение последующих команд задерживаетс  на необходимое количество тактов. .

Не  вл етс  существенным, как конкретно происходит выборка команды, поэтому соответствующие адресные цепи и накопители информации не показаны. Код операции очередной команды и адрес первого операнда поступают на вход 17 команд процессора.

Также не  вл етс  существенным, как происходит формирование адреса и считывание второго операнда, поэтому соответствующие адресные цепи и накопители информации не показаны. Второй операнд поступает на вход 18 операндов устройства.

При записи информации на место второго операнда в основной пам ти работают те же адресные цепи и накопитель информации, что и при считывании второго операнда из основной пам ти. Дл  изобретени  не  вл етс  существенным конкретное содержание процесса записи в основную пам ть, поэтому считаетс  достаточным выдать единичный сигнал на выход 28 записи устройства дл  помещени  информации с выхода 27 данных устройства на место второго операнда.

Работа устройства будет рассматриватьс  на последовательности из двух ко- 5 манд ЕС ЭВМ Загрузка и Запись в пам ть. В зависимости от типа операндов и адресов первого операнда така  последовательность может быть в четырех вариантах: 1) ЦО), ST(2); 2) LE(0), STE(2); 3) L(0), ST(0);

0 A) LE(0), STE (0).

За обозначением в скобках указан адрес первого операнда. В первых двух вариантах адреса первых операндов отличаютс , а в 3-м и 4-м вариантах адреса

5 совпадают.

Микропрограммы команд L, LE, ST, STE представлены на фиг. 9-12 соответственно. Вычислительное устройство работает следующим образом (фиг. 1, 13-16).

0 Пусть вычислительное устройство в некоторый момент времени выполн ет этап обработки операндов какой-либо команды, занимающий несколько тактов работы устройства . Дл  определенности примем, что

5.это момент времени перед выполнением микрокоманды 250 некоторой команды ST. К этому моменту времени в регистре 1 команд находитс  код операции и номер первого операнда команды L (дл  1 и 3

0 вариантов последовательности команд) или LE (дл  2 и 4 вариантов). На выходе 40 блока формировани  адреса сформирован адрес первого операнда в блоке 3 локальной пам ти (равный 00000 или 10000 дл  команды L

5 и ЦЕ соответственно), а на выходе 38 блока 10 распознавани  команд имеетс  сигнал 0м. На выходах 29 и 36 блока 6 управлени  выборкой имеетс  нулевой сигнал перехода на выполнение следующей команды. На вы0 ходах блока 5 микропрограммного управлени  имеетс  код микрокоманды 250. На выходе 31 триггера 7 ускорени  записи имеетс  сигнал О, поэтому код микрокоманды 250 формируетс  без изменени  и адрес

5 следующей микрокоманды также формируетс  блоком 5 микропрограммного управлени  без изменени . Состо ние адресных регистров, блока 3 локальной пам ти и арифметическо-логического блока 4 в дан0 ный момент времени не представл ет интереса .

По переднему фронту импульса на первом синхровходе 19 устройства при выполнении микрокоманды 250 в блоке 5

5 микропрограммного управлени  осуществл етс  запоминание выбранного адреса следующей микрокоманды. Поскольку на первом 29 и втором 31 входах кода услови  блока 5 микропрограммного управлени  имеетс  сигнал О, в качестве выбранного

адреса следующей микрокоманды используетс  информаци  из микрокоманды 250 (поле адреса следующей микрокоманды равно 350).

По микрооперации РВСК осуществл етс  выработка сигнала перехода на выполнение следующей команды в блоке 6 управлени  выборкой, этот сигнал формируетс  на выходе 29 блока б управлени  выборкой. В конце такта выполнени  микрокоманды 250 по переднему фронту синхроимпульса на шестом синхровходе устройства на выходах блока 5 микропрограммного управлени  формируетс  код микрокоманды 350.

Остальные действи , выполн емые процессором в данном такте, не представл ют интереса.

В начале такта выполнени  микрокоманды 350 выполн ютс  следующие действи :

в блоке 5 микропрограммного управлени  осуществл етс  выбор адреса следующей микрокоманды. Так как на первый вход 29 кода услови  блока 5 микропрограммного управлени  поступает сигнал Г с первого выхода 25 блока 6 управлени  выборкой, в качестве адреса следующей микрокоманды используетс  информаци , имеюща с  на адресном входе 30 блока 5 микропрограммного управлени , т.е. код операции команды L или LE (58 или 78 соответственно) с выхода регистра 1 команд;

по микрооперации ЧТЛП, заданной в микрокоманде 350, первый адресный регистр 12 устройства по импульсу на третьем синхровходе 21 устройства запоминает адрес локальной пам ти, сформированный блоком 2 формировани  адреса по информации из регистра 1 команд и предварительно запомненный по импульсу на первом синхровходе 19 устройства в третьем адресном регистре 14. По импульсу на восьмом синхровходе 26 устройства информаци  с выхода 42 первого адресного регистра 12 запоминаетс  во втором адресном регистре 13. который предназначен дл  хранени  адреса записи дл  блока 3 локальной пам ти (00000 или 10000). Блок 3 локальной пам ти принимает сформированный адрес считывани  с выхода 42 первого адресного регистра на свой вход адреса считывани  (00000 или 10000). Микроопераци  ЧТЛП должна присутствовать в последней микрокоманде этапа обработки операндов всех команд (дл  однотактного этапа обработки операндов последн   микрокоманда будет также  вл тьс  первой). Это объ сн етс  необходимостью считать первый операнд до выполнени  первой микрокоманды этапа обработки операндов следующей команды.

Дл  команды L или LE, в частности, информаци , считанна  блоком 3 локальной пам ти по адресу первого операнда, не

3 представл ет интереса, но большинство других наиболее употребл емых команд (например , типа Сложение) использует эту информацию. В цел х упрощени  оборудоQ вани  микроопераци  ЧТЛП присутствует в последней микрокоманде этапа обработки операндов любой команды (это позвол ет не анализировать необходимость считывани  первого операнда дл  следующей ко манды). Кроме того, микроопераци  ЧТЛП позвол ет блоку 3 локальной пам ти выполн ть в последующих тактах операцию записи информации по адресу, использованному дл  данного считывани .

.В результате действий, выполненных в

начале такта, содержимое регистра 1 команд было передано в другие блоки и он освободилс  дл  приема новой информации . Так как на входе 29 разрешени  записи

регистра команд присутствует единичный сигнал перехода на выполнение следующей команды, в регистр 1 команд передним фронтом импульса на втором синхровходе 20 устройства заноситс  с входа 17 команд устройства код операции и номер первого операнда следующей команды, конкретное значение которых зависит от варианта последовательности команд (50 и 0010 дл  первого варианта, 70 и 0010 дл  второго, 50

и 0000 дл  третьего и 70 и 0000 дл  четвертого варианта). На основе информации, поступающей из регистра 1 команд на вход 35 блока 2 формировани  адреса, на выходе 40 адреса блока формируетс  адрес первого операнда в блоке 3 локальной пам ти, равный 00010 (1-й вариант), 10010 (2-й вариант), 00000 (3-й вариант) и 10000 (4-й вариант).

По переднему фронту импульса на третьем еинхровходе 21 устройства на выходе 36 блока 6 управлени  выборкой формируетс  задержанный единичный сигнал перехода на выполнение следующей команды . По переднему фронту импульса на первом синхровходе устройства блок 10 . распознавани  команд формирует сигнал

0 О, соответствующий команде L и LE, таким образом, на выходе элемента И 8 формируетс  сигнал О и по переднему фронту импульса на шестом синхровходе 24 устройства запоминаетс  в триггере 7 ускорени  записи, В результате на выходе 31 триггера 7 ускорени  записи по-прежнему сохран етс  сигнал О, поэтому код микрокоманды 058(078) формируетс  без изменени .

0

0

5

В результате считывани  информации из блока 3 локальной пам ти по адресу 00000 (1-й и 3-й вариант) или 10000 (2-й и 4-й вариант) на его выходе 34 данных формиру- етс  соответствующа  информаци , котора , однако, в дальнейшем не используетс  (в соответствии с алгоритмами выполнени  команд L и LE). Остальные действи , выполн емые устройством в данном такте, несу- щественны.

В начале выполнени  микрокоманды 058 (дл  1-го и 3-го вариантов) или 078 (дл  2-го и 4-го вариантов) выполн ютс  следующие действи :

по переднему фронту импульса на первом синхровходе 19 устройства в блоке 5 микропрограммного управлени  осуществл етс  запоминание выбранного адреса следующей микрокоманды. Так как на пер- вый вход 29 кода услови  блока поступает сигнал 1 с первого выхода 29 блока 6 управлени  выборкой, в качестве адреса следующей микрокоманды используетс  информаци , имеюща с  на адресном вхо- де 30 блока 5 микропрограммного управлени , т.е. код операции команды ST или STE (50 или 70 соответственно) с второго выхода регистра 1 команд;

на выходе 38 блока 10 распознавани  команд по импульсу на первом синхровходе 19 устройства формируетс  сигнал 1, соответствующий наличию в этот момент в регистре 1 команды кода операции команды ST (дл  1-го и 3-го вариантов) или STE (дл  2-го и 4-го вариантов). Этот сигнал поступает на вход элемента И 8;

по микрооперации ЧТЛП, заданной в микрокоманде 058.или 078, первый адресный регистр 12 устройства по импульсу на третьем синхровходе 21 устройства запоминает адрес чтени  локальной пам ти, сформированный блоком 2 формировани  адреса по информации из регистра 1 команд и предварительно запомненный по импуль- су на первом синхровходе 19 устройства в третьем адресном регистре 14 (00010 дл  1-го варианта, 10010дл 2-го, 00000 дл  3-го и 10000 дл  4-го варианта);

по микрооперации С-В, поступающей на вход 34 кода операции арифметическо-ло- гического блока 4, он начинает выполн ть передачу с входа 18 операндов устройства операнда команды L и LE, присутствующих в этот момент, на свой выход 27. При таком функционировании блока информаци  на его входах 44 и 37 не оказывает вли ни  на его работу.

В результате описанных действий содержимое регистра 1 команд передано в другие блоки и он освободилс  дл  приема

новой информации. Так как на входе 29 разрешени  записи регистра 1 команд присутствует единичный сигнал, в регистр 1 команд заноситс  с входа 17 команд устройства код операции и номер первого операнда следующей команды, котора  уже выходит за рамки рассматриваемой последовательности команд и поэтому не подлежит конкретизации.

Дальнейша  работа устройства по выполнению последовательности команд Загрузка и Запись в пам ть будет рассмотрена отдельно дл  1-го, 2-го вариантов и 3-го, 4-го вариантов. Это объ сн етс  тем, что дальнейша  работа устройства существенно отличаетс  дл  случа  несовпадени  адресов первых операндов этих команд и дл  случа  совпадени  этих адресов . Сначала будет рассмотрена дальнейша  работа устройства по выполнению 1-го и 2-го вариантов последовательности команд (фиг. 1, 13, 15).

По импульсу на п том синхровходе 23 устройства в такте выполнени  микрокоманды 058(1) или 078(2) выполн етс  запоминание сформированного сигнала в триггере 16 совпадени  адресов, поскольку в этих микрокомандах присутствуют одновременно микрооперации ЧТЛП и ЗПЛП.

По микрооперации ЧТЛП осуществл етс  считывание первого операнда дл  команды ST или STE по адресу 00010 или 10010. По микрооперации ЗПЛП в следующем такте будет производитьс  запись результата выполнени  команды L или LE по адресу 00000 или 10000 (адрес последнего считывани ). Соответствующие пары адресов считывани  и записи дл  1-го и 2-го вариантов будут 00000, 00010 и 10000, 10010. Таким образом, ни дл  1-го, ни дл  2-го вариантов последовательности команд адреса считывани  и записи не совпадают, следовательно , на выходе схемы 15 сравнени  сформируетс  нулевой сигнал и запоминаетс  в триггере 16 совпадени  адресов.

Име  нулевой сигнал на выходе 37 триггера 16 совпадени  адресов и, следовательно , на входе элемента И 8, на выходе элемента И 8 формируетс  сигнал О, таким образом, состо ние триггера 7 ускорени  записи по-прежнему сохран етс  (нулевое состо ние), что позвол ет код следующей микрокоманды формировать без изменени .

В конце такта выполнени  микрокоманды 058 или 078 на выходах блока 5 микропрограммного управлени  формируетс  код микрокоманды 050 (дл  1-го варианта) или 070 (д  2-го аарианта). По сигналу ЗВСК, поступающему на управл ющий вход блока

6 управлени  выборкой с выхода 32 блока 5 микропрограммного управлени , на выходе 29 блока 6 управлени  выборкой формируетс  нулевой сигнал перехода на выполнение следующей команды, который поступает на вход 29 разрешени  записи регистра 1 команд и на первый вход кода услови  блока 5 микропрограммного управлени , запрещает прием новой информации в регистр 1 команд и настраивает блок 5 микропрограммного управлени  на режим использовани  в качестве адреса следующей микрокоманды информации, имеющейс  на его выходах кода микрокоманды. Кроме того, в результате считывани  информации из блока 3 локальной пам ти по адресу 00010(1) или 10010(2), на его выходе 44 данных формируетс  первый операнд команды ST(1) или STE(2).

В начале такта выполнени  микрокоманды 050(1) или 070(2) выполн ютс  следующие действи :

по переднему фронту импульса на первом синхровходе 19 устройства при выполнении микрокоманды в блоке 5 микропрограммного управлени  осуществл етс  запоминание выбранного адреса следующей микрокоманды. Поскольку на первом и втором входах 29,31 кода услови  блока 5 микропрограммного управлени  имеетс  сигнал О, в качестве выбранного адреса следующей микрокоманды  вл етс  информаци  из микрокоманды 050(070) (поле адреса следующей микрокоманды равно 250);

. на выходе 38 блока 10 распознавани  команд формируетс  сигнал, соответствующий коду операции команды, прин той в предыдущем такте в регистр 1 команд;

на выходе 27 арифметическо-логическо- го блока 4 формируетс  второй операнд команды Ц1) или LE(2), подлежащий записи в блок 3 локальной пам ти;

по микрооперации С-А, поступающей на вход 34 кода операции арифметическо- логического блока 4, он начинает выполн ть передачу первого операнда команды ST(1) или STE(2), присутствующего в этот момент на его первом входе 44 данных, на свой выход 27.

В середине такта выполнени  микрокоманды 050(1) или 070(2) в блоке 3 локальной пам ти происходит запись второго операнда команды Ц1) или LE(2) no адресу считывани , производимого в такте выполнени  микрокоманды 350. равному 00000(1) или 10000(2) (это адрес первого операнда команды L или LE). Кроме того, на втором выходе 36 блока 6 управлени  выборкой формируетс  нулевой задержанный сигнал перехода

0

5

0

5

0

5

0

5

0

5

на выполнение следующей команды. Этот сигнал поступает на вход элемента И 8, на выходе которого формируетс  нулевой сигнал и вызывает сохранение нулевого сигнала на выходе триггера 7 ускорени  записи.

В конце такта выполнени  микрокоманды 050(1) или070(2) на выходах блока 5 микропрограммного управлени  формируетс  код микрокоманды 250.

В начале такта выполнени  микрокоманды 250 на выходе 27 арифметическо-ло- гического блока 4 формируетс  первый операнд команды ST(1) или STE(2), подлежащий записи в основную пам ть. Сигнал микрооперации ЗПОП с выхода 28 блока 5 микропрограммного управлени , переданный без изменени  на выход 28 записи устройства , разрешает произвести запись первого операнда команды ST(1) или STE(2) в оперативную пам ть по адресу второго операнда. Остальные действи , производимые в такте выполнени  микрокоманды 250, а также процесс выполнени  микрокоманды 350 описаны при рассмотрении начала выполнени  данной последовательности ко; манд.

Таким образом, при выполнении первого или второго варианта последовательности команд команды ST или STE выполн етс  за три такта (микрокоманды 050(070), 250, 350).

Дальнейша  работа устройства по выполнению III и IV вариантов последовательности команд L(0), ST(0) и LE(0). STE(0) заключаетс  в следующем (фиг. 1, 16, 18).

В середине такта выполнени  микрокоманды 058(3) или 078(4) выполн етс  формирование сигнала на выходе 37 триггера 16 совпадени  адресов, поскольку в этих микрокомандах присутствуют одновременно микрооперации ЧТЛП и ЗПЛП. По микрооперации ЧТЛЛ осуществл етс  считывание первого операнда дл  команды ST или STE по адресу 00000 или 10000. По микрооперации ЗПЛП в следующем такте будет производитьс  запись результата выполнени  команды L или LE по адресу 00000 или 10000 (адрес последнего считывани ). Таким образом, и дл  3-го и дл  4-го вариантов последовательности команд адреса считывани  и записи совпадают, что приводит к по влению единичного сигнала на выходе 37 триггера 16 совпадени  адресов. Смысл данного сигнала заключаетс  в следующем. При одновременном присутствии микроопераций ЧТЛП и ЗПЛП в некоторой микрокоманде считаетс , что считывание концептуально происходит после записи. Однако физически запись в блок 3 локальной пам ти происходит лишь в следующем

такте, что вызывает необходимость прин ти  специальных мер дл  обеспечени  эффекта более раннего выполнени  записи. Такой эффект достигаетс  за счет перекодировки источника первого операнда дл  арифметическо-логического блока 4 при помощи сигнала на выходе 37 триггера 16 совпадени  адресов.

Вместо информации, имеющейс  на первом входе 44 данных арифметическо-логического блока 4, в качестве первого операнда используетс  результат работы блока в предыдущем такте.

Таким образом, результат работы арифметическо-логического блока 4 одновременно поступает на его выход 27 дл  осуществлени  в последующем записи в блок 3 локальной пам ти и используетс  в качестве первого операнда дл  работы арифметическо-логического блока 4. Единичный сигнал с выхода 37 триггера 16 совпадени  адресов поступает на вход выбора блока 4, обеспечива  использование блоком в следующем такте в качестве первого операнда результата работы блока в текущем такте.

Однако при выполнении данной последовательности команд (3-й или 4-й вариант) данное действие не  вл етс  существенным , так как при выполнении команды ST или STE в данной последовательности команд нет необходимости использовани  арифметическо-логического блока 4 дл  пересылки первого операнда команды на его выход, что будет видно из дальнейшего описани . Кроме того, этот же сигнал поступает на вход элемента И 8. Поскольку в данной микрокоманде на выходе 36 блока 6 управлени  выборкой и на выходе 38 блока 10 распознавани  команд, которые также поступают на входы элемента И 8, имеютс  единичные сигналы, на выходе элемента И 8 по импульсу на шестом синхровходе 24 устройства формируетс  единичный сигнал, который установит по этому же импульсу триггер 7 ускорени  записи в единичное состо ние . В результате поступлени  единичного сигнала с выхода 31 триггера 7 ускорени  записи на второй вход кода услови  блока 5 микропрограммного управлени  на выходе 28 записи блока и на втором разр де второго выхода 32 микроопераций формируютс  единичные сигналы. В блоке микрокоманды с адресом 050(070) на фиг. 14 обозначени  микроопераций РВСК и ЗПОП вз ты в рамку дл  обозначени  аппаратного формировани  данных микрокоманд.

Одновременно с по влением единичного сигнала на выходе 31 триггера 7 ускорени  записи на выходах блока 5

микропрограммного управлени  формируетс  код микрокоманды 050(3) или 070(4), поле адреса следующей микрокоманды которого изменено. Измененный адрес следу- 5 ющей микрокоманды равен 350.

В блоке микрокоманды с адресом 050(070) на фиг. 16 адрес следующей микрокоманды , равный 350, вз т в рамку дл  обоз- начени  аппаратного формировани 

0 данного адреса.

По сигналу микроопераций 3 В С К, поступающему на управл ющий вход 32 блока 6 управлени  выборкой с выхода блока 5 микропрограммного управлени , на выходе

5 29 блока 6 управлени  выборкой формируетс  нулевой сигнал перехода на выполнение следующей команды, который поступает на управл ющие входы 29 регистра 1 команд и блока 5 микропрограммного

0 управлени  и тем самым запрещает прием новой информации в регистр 1 команд и настраивает блок 5 микропрограммного управлени  на режим использовани  в качестве адреса следующей микрокоманды

5 информации, имеющейс  на выходе пол  адреса следующей микрокоманды блока 5 микропрограммного управлени , сформированного , как описано выше.

0 В конце такта выполнени  микрокоманды 058(3) или 078(4) в результате считывани  информации из блока 3 локальной пам ти по адресу 00000(3) или 10000(4) на его выходе 44 данных формируетс  недействитель5 ный (необновленный) первый операнд команды ST(3) или STE(4), который в дальнейшем не используетс .

В начале такте выполнени  микрокоманды 050(3) иди 070(4) выполн ютс  следу0 ющие действи :

в блоке 5 микропрограммного управлени  по импульсу на первом синхровходе 19 устройства осуществл етс  запоминание в качестве адреса следующей микрокоманды

5 измененное поле адреса следующей микрокоманды (равное 350);

на выходе 27 арифметическо-логического блока 4 формируетс  второй операнд команды ЦЗ) или LE(4), подлежащий записи в

0 блок 3 локальной пам ти. Второй операнд команды ЦЗ) или LE(4)  вл етс  дл  данных вариантов последовательности команд первым операндом команды $Т(3) или STE(4). Поэтому выходна  информаци  блока 4 ис5 пользуетс  дл  ускоренного на один такт по сравнению с вариантами I и I разрешени  записи в основную пам ть по единичному сигналу на выходе 28 записи устройства;

на выходе 38 блока 10 распознавани  команд формируетс  сигнал, соответствующий коду операций команды, прин той в предыдущем такте в регистр 1 команд;

на выходе 37 триггера 16 совпадени  адресов формируетс  нулевой сигнал;

по сигналу микрооперации СГА, посту- пающему на вход кода операций 34 блока 4, он начинает выполн ть передачу первого операнда команды ST(3) или STE(4) (он же  вл етс  вторым операндом команды ЦЗ) или LE(4)) на свой выход 27. При этом в качестве первого операнда используетс  результат работы блока 4 в предыдущем такте процессора (микрокоманда 058(3) или 078(4)). Однако данное действие не  вл етс  существенным, поскольку информаци , подлежаща  записи в основную пам ть, уже имеетс  на выходе 27 данных устройства.

В середине такта выполнени  микрокоманды 050(3) или 070(4) в блоке 3 локальной пам ти происходит запись второго операн- да команды ЦЗ) или LE(4) по адресу считывани , произведенного в такте выполнени  микрокоманды 350 и равного 00000(3) или 10000(4) (это адрес первого операнда команды 1 или1-Е).

Кроме того, на втором выходе 36 блока 6 управлени  выборкой формируетс  нулевой задержанный сигнал перехода на выполнение следующей команды, этот сигнал поступает на управл ющий вход элемента И 8, сформированный нулевой сигнал которого установит триггер 7 ускорени  записи в нулевое состо ние.

Единичный сигнал во втором разр де второго выхода 32 микроопераций поступа- ет на управл ющий вход блок 6 управлени  выборкой, что вызывает формирование единичного сигнала на первом выходе 29 блока 6 управлени  выборкой. Этот сигнал поступает на управл ющий вход регистра 1 ко- манд, разреша  прием новой информации е этот регистр, а также на первый вход кода услови  блока 5 микропрограммного управлени , настраива  его на режим использовани  в качестве адреса следующей микрокоманды информации, имеющейс  на его адресном входе 30.

В конце такта выполнени  микрокоманды 050(3) или 070(4) на выходах блока 5 микропрограммного управлени  формируетс  код микрокоманды 350, который передаетс  на выходы блока 5 микропрограммного управлени  без изменени , име  на втором входе 31 кода услови  блока нулевое состо ние с выхода 31 триггера 7 ускорени  запи- си.

Остальные действи , производимые в такте выполнени  микрокоманды 050(3) или 070(4), не представл ют интереса. Процесс выполнени  микрокоманды 350 описан при

рассмотрении начала выполнени  данной последовательности команд.

Таким образом, при выполнении третьего или четвертого вариантов последовательности команд команда ST или STE выполн етс  за два такта. Это достигаетс  за счет перенесени  действий, осуществл емых в такте выполнени  микрокоманды 250 (дл  вариантов I и II), в такт выполнени  микрокоманды 050(3) или 070(4) путём аппаратного формировани  соответствующих микроопераций и изменени  адреса следующей микрокоманды в блоке 5 микропрограммного управлени .

Блок 2 формировани  адреса работает следующим образом. Сигналы с первого и второго разр дов входа 35 поступают на входы элемента ИЛИ-НЕ 46 и элемента НЕ 45, выход которого соединен с входом элемента ИЛИ-НЕ 46, в результате чего на выходе элемента ИЛИ-НЕ 46 формируетс  единичный сигнал дл  команд с плавающей точкой и нулевой сигнал дл  остальных команд . Этот сигнал поступает на первый разр д выхода 40 адреса. Сигналы с разр дов с третьего по шестой (адрес первого операнда ) входа 35 поступают на разр ды с второго по п тый выхода 40 без изменени .

Блок 3 локальной пам ти работает следующим образом. При поступлении заднего фронта импульса на вход 23 управлени  режимом работы 3 локальной пам ти коммутатор 49 подключает на адресный вход накопител  51 информацию с входа 42 адреса считывани  блока 3 локальной пам ти. Поскольку на синхровходе 21 блока 3 локальной пам ти имеетс  нулевой сигнал, поступающий через элемент И 50 на вход управлени  обращением накопител  51, накопитель 51 работает в режиме считывани  информации и на его выходе 44 формируетс  первый операнд соответствующей команды .

При наличии одиночного сигнала на входе 39 записи блока 3 локальной пам ти передним фронтом импульса, поступающего на стробирующий вход 25 блока 3 локальной пам ти, происходит занесение информации с входа 43 адреса записи блока 3 локальной пам ти в регистр 47, а также устанавливаетс  в единичное состо ние триггер 48 записи. При поступлении переднего фронта импульса на вход 23 управлени  режимом блока 3 локальной пам ти коммутатор 49 подключает на адресный вход накопител  51 информацию с выхода регистра 47.

Поскольку на выходе триггера 48 записи присутствует единичный сигнал, элемент И 50 передает на вход управлени  обращением накопител  51 импульс, поступающий с синхровхода 21 блока.3 локальной пам ти. Этим импульсом производитс  запись информации , имеющейс  на входе 27 данных блока 3 локальной пам ти, в накопитель 51 по адресу в регистре 47.

В арифметическо-логическом блоке 4 (фиг. 4, 19) передним фронтом импульса, поступающего по синхровходу 19 блока на си нхро вход регистра 59, происходит запоминание в этом регистре информации, имеющейс  на входе 34 кода операции (код функции арифметическо-логического блока 4). Сигнал с первого разр да выхода регистра 52 поступает на вход переноса (СО) арифметическо-логического элемента 58, выход переноса (С4) которого соединен с входом переноса следующего элемента 59 и т.д. (последовательное распространение переноса ). Сигналы последующих шин выхода регистров 52 поступают на разр дные входы кода функции арифметическо-логичё- ских элементов 58, 59, 60.

Кроме того, передним фронтом того же импульса происходит занесение в регистр 54 информации с второго входа 18 данных блока (второй операнд команды) и занесение в регистр 53 информации с выхода коммутатора 57 (первый операнд команды). При наличии нулевого (единичного) сигнала на входе 37 выбора, а значит, и на управл ющем входе коммутатора 57 на его выходе присутствует информаци  с первого входа данных (второго входа данных) коммутатора 57.

Выходы регистров 43, 54 поступают, на соответствующие разр дные входы первого (АО. А1, А2, A3) и второго (ВО, В1, В2. ВЗ) операндов арифметическо-логических элементов 58-60. На разр дных выходах (FO,. F1, F2, F3).результата арифметическо-логических элементов 58-60 формируетс  результат выполнени  функции над операндами, который поступает на информационный вход регистра 55.

При поступлении переднего фронта импульса по стробирующему входу 25 блока на синхровход. регистра 55 в нем запоминаетс  результат работы арифметическо-логических элементов 58-60. Содержимое регистра 55 поступает на второй вход данных коммутатора 57 и на вход данных регистра 56.

При поступлении переднего фронта импульса по синхровходу 19 блока содержимое регистра 55 запоминаетс  в регистре 56, содержимое которого поступает на выход 27 блока.

В блоке 5 микропрограммного управлени  (фиг. 8, 19) при наличии нулевого (единичного ) сигнала на первом входе 29 кода услови , а значит, и на управл ющем входе коммутатора 61 на его выход подаетс  информаци , присутствующа  на его втором (первом) входе данных.

При поступлении переднего фронта импульса , поступающего по синхровходу 19 блока на синхровход регистра 62, в нем запоминаетс  выходна  информаци  коммутатора 61 (адрес следующей микрокоманды). Содержимое регистра 62 поступает на вход

пам ти 64 микропрограмм, в результате чего на ее выходе формируетс  код соответствующей микрокоманды. Сигнал с дев того разр да выхода пам ти 64 микропрограмм поступает на первый разр д второго выхода

32 микроопераций, сигналы с остальных разр дов поступают на вход регистра 63.

При поступлении переднего фронта импульса по второму синхровходу 24 блока на синхровход регистра 63 в нем запоминаютс  сигналы с выходных разр дов с первого по восьмой и с дес того по двадцать первый выхода пам ти 64 микропрограмм.

Содержимое регистра 63 (с первого по шестой разр ды) поступает на соответствующие разр ды первого выхода 34 микроопераций блока 5 микропрограммного управлени , седьмого и восьмого разр дов

-на первый и второй разр ды третьего выхода 33 микроопераций соответственно.

При нулевом сигнале на втором входе 31 кода услови  блока 5 микропрограммного управлени  содержимое дев того разр да регистра 63 через элемент ИЛИ 65 подключаетс  к второму разр ду второго выхода 32

микроопераций, а содержимое дес того разр да регистра 63 через элемент ИЛИ 66

-к выходу 28 записи блока,

При единичном сигнале на втором входе 31 кода услови  блока 5 микропрограммного управлени  на выходе 28 записи блока и на втором разр де второго выхода 32 микроопераций формируютс  единичные сигналы. С одиннадцатого по двадцатый разр ды регистра 63  вл ютс  адресом следующей микрокоманды и подключаютс  к первому входу коммутатора 61 без изменени  при нулевом сигнале на втором входе 31 кода услови  блока и с изменени ми при единичном сигнале на втором входе 31 кода

услови  блока 5 микропрограммного управлени .

В блоке 6 управлени  выборкой (фиг. 6, 16) при поступлении единичного сигнала по второму разр ду управл ющего входа 32 блока и импульсов на первом 21 и втором 22 синхровходах блока производитс  сброс триггера 70 в О.

Единичный сигнал с инверсного выхода триггера 70 поступает на первый выход 29 блока и на информационный вход триггера 71.

При поступлении единичного сигнала на первом разр де управл ющего входа 32 импульса на третьем синхровходе 24 блока производитс  установка триггера 70 в 1й. Нулевой сигнал с инверсного-выхода триггера 70 поступает на первый выход 29 6Vio- ка и на информационный вход триггера 71.

При поступлении импульса по первому синхровходу21 на синхровход триггера 71 в нем осуществл етс  запоминание сигнала с инверсного выхода триггера 70. Сигнал с пр мого выхода триггера 71 поступает на второй выход 36 блока.

В блоке 10 распознавани  команд (фиг. 7,16) по коду на информационном входе 30 формируетс  на выходе элемента И 77 еди- ничный сигнал дл  команд с кодом операций 50 (ST) и 70 (STE) и нулевой сигнал дл  команд с другими кодами операций. По импульсу на синхровходе 19 этот сформированный сигнал запомнитс  в триггере 79, единичный выход которого подключен к выходу 38 блока.

Claims (3)

1. Вычислительное устройство с совмещением операций, содержащее регистр ко- манд, блок формировани  адреса, блок локальной пам ти, арифметико-логический блок, блок управлени  выборкой, первый выход которого соединен с входом разрешени  записи регистра команд, информацион- ный вход которого соединен с входом команд устройства, первый выход регистра команд соединен с входом блока формировани  адреса, выход блока локальной пам ти соединен с первым входом данных арифметико-логического блока, выход которого соединен с выходом данных устройства и с входом данных блока локальной пам ти, вход операндов устройства соединен с вторым входом данных арифметике- логического блока, первый синхровход устройства соединен с синхровходом арифметико-логического блока, второй синхровход устройства соединен с тактовым входом регистра команд, третий и четвертый синх- роеходы устройства соединены с первым и вторым синхровходами блока управлени  выборкой, п тый синхровход устройства соединен с входом управлени  режимом блока локальной пам ти, шестой синхровход устройства соединен с третьим синхровходом блока управлени  выборкой, седьмой синхровход устройства соединен со строби- рующим входом блока локальной пам ти, отличающеес  тем, что, с целью

повышени  быстродействи , в него дополнительно введены блок микропрограммного управлени , триггер ускорени  записи, два элемента И, блок распознавани  команды, регистр микроопераций, три адресных регистра , схема сравнени  и триггер совпадени  адресов, выход которого соединен с первым входом первого элемента И и с входом выбора арифметико-логического блока, вход кода операций которого соединен с первым выходом микроопераций блока микропрограммного управлени , второй выход микроопераций которого соединен с управл ющим входом блока управлени  выборкой , первый выход которого соединен с первым входом кода условий блока микропрограммного управлени , второй вход кода условий которого соединен с выходом триггера ускорени  записи, вход установки которого соединен с выходом первого элемента И, второй вход которого соединен с выходом блока распознавани  команды, информационный вход которого соединен с вторым выходом регистра команд и с адресным входом блока микропрограммного управлени , третий выход микроопераций которого соединен с информационным входом регистра микроопераций, выход первого разр да которого соединен с первым входом второго элемента И и с входом записи первого адресного регистра, выход которого соединен с информационным входом второго адресного регистра, с первым входом схемы сравнени  и с входом адреса считывани  блока локальной пам ти, вход записи которого соединен с выходом второго разр да регистра микроопераций и с вторым входом второго элемента И, выход которого соединен с входом синхронизации триггера совпадени  адресов, информационный вход которого соединен с выходом схемы сравнени , второй вход которой соединен с входом адреса записи блока локальной пам ти и с выходом второго адресного регистра, синхровход которого соединен с вось мым синхровходом устройства, первый синхровход которого соединен с синхровходами регистра микроопераций и третьего адресного регистра, выход которого соединен с информационным входом первого адресного регистра, синхровход которого соединён с третьим синхровходом устройства , шестой синхровход которого соединен с третьим входом первого элемента И и с синхровходом триггера ускорени  записи, информационный вход которого соединен с шиной нулевого потенциала устройства, выход записи блока микропрограммного управлени  соединен с выходом записи устройства, вход сброса триггера совпадени  адресов соединен с вторым синхровхо- дом устройства, п тый синхровход которого соединен с третьим входом второго элемента И, информационный вход третьего адрес- ного регистра соединен с выходом блока формировани  адреса, первый синхровход устройства соединен с синхровходом блока распознавани  команды и первым синхровходом блока микропрограммного управле- ни , второй синхровход которого соединен с шестым синхровходом устройства.

2. Устройство по п.1, отличающее- с   тем, что блок микропрограммного управ- лени  содержит регистр адреса, регистр микрокоманды, блок пам ти микропрограмм , три элемента ИЛИ, коммутатор, первый разр д и разр ды с третьего по дес тый первого входа данных которого соединены соответственно с одинйадцатым разр дом и с разр дами с тринадцатого по двадцатый выхода регистра микрокоманды, двенадцатый разр д выхода которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым разр дом первого входа данных коммутатора, выход которого соединен с информационным входом регистра адреса, выход которого соединен с адресным входом блока пам ти микропрограмм, разр ды с первого по восьмой и с дес того по двадцатый выхода которого соединены соответственно с разр дами с первого по двадцатый информационного входа регистра микрокоманды, разр ды с первого по шестой выхода которого  вл ютс  первым выходом микроопераций блока микропрограммного управлени , дев тый разр д выхода блока пам ти микропрограмм  вл етс  первым разр дом второго выхода микроопераций блока микропрограммного управлени , второй разр д которого соединен с выходом второго элемента ИЛ И, первый вход которого соединен с дев тым разр дом выхода регистра микрокоманды, седьмой и восьмой разр ды которого  вл ютс  соответственно

первым и вторым разр дами третьего выхода микроопераций блока микропрограммного управлени , дес тый разр д выхода регистра микрокоманды соединен с первым входом третьего элемента ИЛИ, выход которого  вл етс  выходом записи блока микропрограммного управлени , первый вход кода условий микропрограммного управлени  блока соединен с управл ющим входом коммутатора, с третьего по дес тый разр ды второго входа данных которого соединены с адресным входом блока микропрограммного управлени , первый и второй разр ды второго входа данных коммутатора соединены с шиной нулевого потенциала устройства, второй вход кода условий блока микропрограммного управлени  соединен с вторыми входами элементов ИЛИ с первого по третий, вход записи регистра адреса соединен с первым синхровходом блока микропрограммного управлени , второй синхровход которого соединен с входом записи регистра микрокоманды .

3. Устройство по пп.1 и 2, отличающее с   тем. что блок распознавани  команды содержит п ть элементов НЕ, два элемента И и триггер, информационный вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом второго элемента И, первый вход которого соэдинен с выходом первого элемента НЕ, вход которого соединен с первым разр дом информационного входа блока распознавани  команды, второй и четвертый разр ды которого соединены с вторым и третьим входами второго элемента И, разр ды с п того по восьмой информационного входа блока распознавани  команды соединены с входами элементов НЕ, с второго по п тый выходы которых соединены с входами с второго по п тый первого элемента И, синхровход блока распознавани  команды соединен с синхровходом триггера, выход которого  вл етс  выходом блока распознавани  команды.

JS

U

Фиг.2

Фиг4

фцг.5

Фиг. в

С конец з Vt/eJQ

Фив.11

Фиг.12

Фиг.13

Прием 6 регистр)

Дриел8p&ucmpl Прием & регистрЗ ВыходМ ВыходЭВ ЯыкодЖ Пои ен U регистр К Считыд.длока 3 Элемент И 50 ВыхоВГ/ Выход 32

ф 250

зпоп

РВСК 350

bOSDtOW

.

ФигМ

Фиг/5

со u

S

esi ОЭ

OQ t-

см ег

СО

О

, х

4 eg eg eg

СцнкроЬкод 79

ОшроЙхоЗ 20 СинхроВход 11

СинхроВходft СинхроВход 2

СинхроВход 2Ц СинхроВход 25

Синхр&ход 26

Регислш J1 (разр вп

Регистр 11 (разр д)

Регистр 14 Регистр П

Регистр /3

Регистр 47 Триггер 8

лемент И 50 Выход 37

т 0.50/0,70)