SU881748A1

SU881748A1 - Микропрограммное устройство управлени

Info

Publication number: SU881748A1
Application number: SU802860451A
Authority: SU
Inventors: Борис Михайлович Дворецкий; Ростислав Борисович Назьмов
Original assignee: Предприятие П/Я А-1001
Priority date: 1980-01-02
Filing date: 1980-01-02
Publication date: 1981-11-15

Description

Изобретение относится к вычислительной технике и может быть исполь’зовано в микропрограммных устройствах управления электронных вычисли- $ тельных машин.

Известно микропрограммное устройство управления, в котором для хранения адреса возврата используется специальное запоминающее оборудование [1].

Однако наличие специального запоминающего оборудования, предназначенного только для целей обеспечения возврата из микроподпрограмм, увеличивает оборудование устройства и сни- 15 жает его надежность в целом.

Наиболее близким к изобретению является микропрограммное устройство управления, содержащее блок памяти микрокоманд, регистр адреса, регистр 20 кода операции, блок управления, дешифраторы кода микрокоманды и кода ветвления соответственно, элементы И, ИЛИ, НЕ [2].

Однако в этом устройстве количест- *5 во точек возврата, а значит число микропрограмм, использующих общую микроподпрограмму, определяется числом ненулевых комбинаций младших разрядов поля адреса следующей микро- 30 команды, которые дополняют формат кода операции до полного адреса. Следовательно, количество., точек возврата будет зависеть от объема памяти блока микрокоманд, что создает неудобства при микоопоограммировании. Кроме того, это устоойство не позволяет ускорить выполнение команд, алгоритмы выполнения которых предусматривают ветвление по условиям, сформированным до входа в микропрограмму.

Цель изобретения — расширение функциональных возможностей устройств ва за счет снятия ^зависимости колй-*^!чества точек возврата от объема блока памяти микрокоманд, а также повышение быстродействия устройства за счет обеспечения возможности ветвления в некоторых командах при входе в микропрограмму .

Поставленная цель достигается тем, что в микропрограммном устройстве управления, содержащем блок памяти микрокоманд, регистр адреса, регистр кода операции, блок управления, дешифраторы кода микрокоманды и кода ветвления, элементы И, ИЛИ, НЕ, причем выход микрокоманд блока памяти соединен через дешифратор кода микро команды с первым входом блока управления, выход ветвления блока памяти микрокоманд соединен с входом дешифратора кода ветвления, первый выход которого соединен со вторым входом блока управления, первый адресный выход блока памяти микрокоманд соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, а выход — с входом средних разрядов адреса регистра адреса, выход которого соединен с входом блока памяти микрокоманд, первый вход второго элемента ИЛИ соединен с выходом начала операции блока *5 управления, второй вход второго элемента ИЛИ соединен со вторым выходом дешифратора кода ветвления, а выход соединен с первым входом второго элемента И и через первый элемент НЕ со 20 вторым входом первого элемента И, второй вход второго элемента И соединен с первым разрядным выходом регистра кода операции, адресный выход блока управления соединен с первым входом третьего элемента И, дополнительно введены дешифратор кода операции, элементы И, ИЛИ, НЕ, вход второго элемента НЕ соединен с выходом адреса возврата блока памяти микрокоманд и с первым входом четвертого элемента И, второй вход которого соединён с выходом ветвления блока памяти микрокоманд, а выход — с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И, первый вход которого соединен с выходом второго элемента НЕ и со вторым входом третьего элемента И, а второй вход — с входом приема кода операции устройства, вход регистра кода операции соединен с выходом третьего элемента ИЛИ, второй разрядный выход регистра кода операции — с входом дешифратора кода one40 рации, выход которого соединен с пер- 45 вым входом блока элемента И, второй вход, которого соединен с входом условий ветвления устройства, а выход блока элементов И соединен с входом блока элементов ИЛИ, выход которого со- jq единен.с первым входом шестого элемента. И, второй вход которого соединен с выходом начала операции блока управления и через третий элемент НЕ с первым входом седьмого элемента И, второй вход которого соединен со , -³·³вторйм адресным выходом блока памяти микрокоманд, а выход — с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, а выход — с вхо- ¢0 дом старших разрядов адреса регистра адреса, выход третьего элемента И соединен с первым входом пятого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, 65 первый и второй входы которого соединены с выходом второго элемента ИЛИ и с третьим разрядным выходом регистра кода операции соответственно третий вход пятого элемента ИЛИ соединен с выходом девятого элемента И, первый и второй входы которого соединены с третьим адресным выходом блока памяти микрокоманд и с выходом первого элемента НЕ соответственно, а выход пятого элемента ИЛИ соединен *С входом младших разрядов адреса регистра адреса.

На фиг, 1 приведена функциональная схема микропрограммного устройства управления; на фиг. 2 — структурная схема блока управления.

Устройство содержит блок 1 памяти микрокоманд, выход 2 микрокоманд блока 1, выход 3 ветвления, адресный выход 4 блока 1, дешифратор 5 кода микрокоманды, блок, б управления, дешифратор 7 кода ветвлений, четвертый элемент И 8, второй элемент НЕ 9, третий элемент И 10, пятый элемент И 11, вход 12 приема кода операции устройства, третий элемент ИЛИ 13, второй элемент ИЛИ 14, второй элемент И 15, восьмой элемент И 16, первый элемент НЕ 17, первый элемент И 18, девятый элемент И 19, первый элемент ИЛИ 20, регистр адреса 21, выход 22 начала операции блока 6, шестой элемент И 23, третий элемент НЕ 24, седьмой элемент И 25, четвертый элемент ИЛИ 26, регистр 27 кода операции, дешифратор 28 кода операции, блок элементов И 29, вход 30 условий ветвления устройства, блок элементов ИЛИ 31, пятый элемент ИЛИ 32. Блок 6 управления содержит коммутатор 33, шифратор 34, группу элементов И 35, группу элементов ИЛИ 36.

Блок 6 управления работает следующим образом.

При выполнении микрокоманды с ветвлением в выход 3 кода ветвления записывается соответствующий код, по которому возбуждается одна из шин первого выхода дешифратора 7, с которой единичный сигнал поступает на первый вход соответствующего элемента И 35 группы (или на первые входы соответствующих элементов И 36 группы) , опрашивая тем самым условие (или.несколько условий) ветвления.

При наличии условий ветвления на вторых входах соответствующих элементов И 35 группы на выходе последних появляется сигнал, который, пройдя через соответствующие элементы ИЛИ 36 группы, поступает на второй выход блока 6 управления. Выработанный таким образом код со второго выхода блока 6 через открытый элемент.И 10 и элемент ИЛИ 32 передается в младшие разряды регистра адреса 21. Таким образом, происходит модификация младших разрядов адреса микрокоманды.

Микропрограммное устройство управления работает -следующим образом.

После окончания выборки команды из запоминающего устройства код операции поступает на вход 12 и, пройдя через открытый элемент И 11 и элемент _ ИЛИ 13, поступает на вход регистра 27,

Рассмотрим случай, когда в регистр 27 принят код операции команды, алгоритм выполнения которой не требует ветвлений по условиям, сформирован- . ным до входа в микропрограмму. В этом случае дешифратор 28 не срабатывает и на его выходе отсутствуют сигналы •опроса условий ветвления.

Вход в микропрограмму осуществляется путем выборки микрокоманды, 15 имеющей в выходе 2 код, по которому блок 6 управления возбуждает выход 22 начала операции, открывается элемент И 23 и через элемент НЕ 24 блокируются входы элемента И 25, а на 20 выходе элемента ИЛИ 14 появляется •сигнал, разрешающий передачу содержимого регистра 27 через элемент И 15, элемент ИЛИ 20 и элемент И 16, элемент ИЛИ 32 в средние и младшие 25 разряды регистра 21 адреса соответственно. Элемент НЕ 17 в этом случае блокирует входы элементов И 18 и 19, соответственно передающие средние и младшие разряды поля 4 адреса следующей микрокоманды в старшие и младшие разряды регистра 21 адреса. В старшие разряды регистра 21 адреса через элемент И 23 и элемент ИЛИ 26 передается нулевой код. Таким образом, , _ςпроцессор переходит к микропрограмме ^эвыполнения команды.

При организации последовательности микрокоманд в микропрограмме входы и выход элемента ИЛИ 14 имеют нуле- 40 вое значение, а выход элемента НЕ 17 — единичное значение, и адрес следующей микрокоманды образуется передачей в регистр 21 адреса старших разрядов адресного выхода 4 через элемент И 25 и элемент ИЛИ 26, средних разрядов адресного выхода 4 через элемент И 18 и элемент ИЛИ 20 и младших разрядов адресного выхода 4 через элемент И 19 и элемент ИЛИ 32.

В случае выполнения микрокоманды ³с ветвлением, в выход 3 записывается соответствующий код ветвления, который после дешифрации в дешифраторе 7 вырабатывает на выходе блока 6 управления код младших разрядов адреса, 55 в соответствии с результатами выполнения текущей или предыдущих микрокоманд, которые через элемент И 10 и элемент ИЛИ 32 передается в младшие разряды регистра 21 адреса. Младшие разряды адреса в адресном выходе 4 должны иметь при этом нулевое значение, а старшие и средние разряды регистра 21 адреса в данном случае определяются старшими и младшими раз-£5 рядами адресного выхода 4 соответственно .

При необходимости входа в общие микропрограммы в адресном выходе 4 записывается адрес начала микроподпрограммы, в выход 3 записывается адрес возврата в основную микропрограмму, а в бите записи адреса возврата записывается 1.

Единичное значение бита записи адреса возврата вызывает появление на четвертом выходе блока 1 памяти микрокоманд сигнала, разрешающего передачу содержимого выхода 3 через элемент И 8 и элемент ИЛИ 13.

В этом случае элемент НЕ 9 блокирует входы элемента И 11 и для предотвращения ветвления входы элемента И 10.

В последней микрокоманде микроподпрограммы в выходе ветвления записывается код, возбуждающий второй выход дешифратора 7 и на выходе элемента ИЛИ 14 появляется сигнал, разрешающий передачу компоненты адреса возврата из регистра 27. Старшие разряды адреса, в этом случае, определяются старшими разрядами адресного выхода 4, поступающие через элемент И 25 и элемент ИЛИ 26 на старшие разряды регистра 21 адреса.

Если в регистр 27 поступает код операции такой команды, которая сразу же может выполняться по одному из нескольких алгоритмов, в зависимости от некоторых условий, сформированных до начала входа в микропрограмму выполнения этой команды, то этот код, воздействуя на дешифратор 28, вызывает появление на первом входе блока элементов И 29 сигнала опроса. При этом на второй вход блока элементов И 29 со входа 30 условий ветвления поступают сигналы условий ветвления. При совпадении сигнала опроса и сигналов условия ветвления на выходе блока элементов И 29 появляется единичный сигнал, который через блок элементов ИЛИ 31, элемент И 23 и элемент ИЛИ 26 поступает на старшие разряды регистра 21 адреса, на средние и младшие разряды которого поступает из регистра 27 значение кода операции. Таким образом, старшие разряды адреса при входе в микропрограмму по коду операции определяются наличием сигналов на входе 30 условий ветвления .

Таким образом, в устройство количество точек не зависит от объема блока памяти микрокоманд, а определяется разрядностью регистра кода операции.

Кроме того, устройство позволяет сократить время выполнения тех команд, алгоритмы выполнения которых предусматривают ветвление по условиям, сформированным до момента входа в микропрограмму, за счет органи зации процесса ветвления при входе в микропрограмму.

Claims

Изобретение относитс к вычислительной технике и может быть исполь зовано в микропрограммных устройствах управлени электронных вычислительных машин. Известно микропрограммное устройс во управлени , в котором дл хранени адреса возврата используетс спе циальное запоминающее оборудование 1 . Однако наличие специального запоминающего оборудовани , предназначен ного только дл целей обеспечени возврата из микроподпрограмм, увеличивает оборудование устройства и сни жает его надежность в целом. Наиболее близким к изобретению в л етс микропрограммное устройство управлени , содержащее блок пам ти микрокоманд, регистр адреса, регистр кода операции, блок управлени , дешифраторы кода микрокоманды и кода ветвлени соответственно, элементы И, И.ПИ, НЕ 2 . Однако в этом устройстве количест во точек возврата, а значит число микропрограмм, использующих общую микроподпрограмму, определ етс числом ненулевых комбинаций младших раз р дов пол адреса следующей микроКоманды , которые дополн ют формат кода операции до полного адреса. Следовательно , количество, точек возврата будет зависеть от объема пам ти блока микрокоманд, что создает неудобства при микоопоограммировании. Кроме того, это устройство не позвол ет ускорить выполнение команд, алгоритмы выполнени которых предусматривают ветвление по услови м, сформированным до входа в микропрограмму . Цель изобретени - расширение функциональных возможност ей устройст ва за счет сн ти зависимости коли- ; чества точек возврата от объема блока пам ти микрокоманд, а также повыше- ние быстродействи устройства за счет обеспечени возможности ветвлени в некоторых командах при входе в микропрограмму . Поставленна цель достигаетс тем, что в микропрограммном устройстве управ лени , содержащем блок пам ти микрокоманд, регистр адреса, регистр кода операции, блок управлени , дешифраторы кода микрокоманды и кода ветвлени , элементы И, ИЛИ., НЕ, причем выход микрокоманд блока пам ти соединен через дешифратор кода микро команды с первым входом блока управлени , выход ветвлени блока пам ти микрокоманд соединен с входом дешифратора кода ветвлени , первый выход которого соединен со вторым входом блока управлени , первый адресный выход блока пам ти микрокоманд соединен с первым входом первого элемента 1И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, а выход - с входом средних разр дов адреса регистра адреса, выход которого соединен с входом блока пам ти микрокоманд, пер вый вход второго элемента ИЛИ соединен с выходом начала операции блока управлени , второй вход второго элемента ИЛИ соединен со вторым выходом дешифратора кода ветвлени , а выход соединен с первым входом второго эле мента И и через первый элемент НЕ со вторым входом первого элемента И, второй вход второго элемента И соеди нен с первым разр дным выходом регистра кода операции, адресный выход блока управлени соединен с первым входом третьего элемента И, дополнительно введены дешифратор кода операции , элементы И, ИЛИ, НЕ, вход вто рого элемента НЕ соединен с выходом адреса возврата блока пам ти микрокоманд и с первым входом четвертого элемента И, второй вход которого соединён с выходом ветвлени блока пам ти микрокоманд, а выход - с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом п того элемента И, первый вход которого соединен с выходом второго элемен та НЕ и со вторым входом третьего элемента И, а второй вход - с входом приема кода операции устройства, вхо регистра кода операции соединен с вы ходом третьего элемента ИЛИ, второй разр дный выход регистра кода операции - с входом дешифратора кода операции , выход которого соединен с пер вым входом блока элемента И, второй вход, которого соединен с входом усло вий ветвлени устройства, а выход бл ка элементов И соединен с входом бло ка элементов ИЛИ, выход которого соединен , с первым входом шестого элемента . И, второй вход которого соединен с выходом начала операции блока управлени и через третий элемент НЕ с первым входом седьмого элемента И, вуорой вход которого соединен со вторим адресным выходом блока пам ти микрокоманд, а выход - с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, а выход - с вхо .дом старших разр дов адреса регистра адреса, выход третьего элемента И соединен с первым входом п того элемента ИЛИ, второй вход которого соед нен с выходом восьмого элемента И, первый и второй входы которого соединены с выходом второго элемента ИЛИ и с третьим разр дным выходом регистра кода операции соответственно третий вход п того элемента ИЛИ соединен с выходом дев того элемента И, первый и второй входы которого соединены с третьим адресным выходом блока пам ти микрокоманд и с выходом первого элемента НЕ соответственно, а выход п того элемента ИЛИ соединен : входом младших разр дов адреса регистра адреса. На фиг, 1 приведена функциональна схема микропрограммного устройства управлени ; на фиг. 2 - структурна схема блока управлени . Устройство содержит блок 1 пам ти микрокоманд, выход 2 микрокоманд блока 1, выход 3 ветвлени , адресный выход 4 блока 1, дешифратор 5 кода микрокоманды, блок, б управлени , дешифратор 7 кода ветвлений, четвертый элемент И 8, второй элемент НЕ 9, третий элемент И 10, п тый элемент И 11, вход 12 приема кода операции устройства, третий элемент ИЛИ 13, второй элемент ИЛИ 14, второй элемент И 15, восьмой элемент И 16, первый элемент НЕ 17, первый элементИ 18, дев тый элемент И 19, первый элемент ИЛИ 20, регистр адреса 21, выход 22 начала операции блока 6, шестой элемент И 23, третий элемент НЕ 24, седьмой элемент И 25, четвертый элемент ИЛИ 26, регистр 27 кода операции, дешифратор 28 кода операции, блок элементов И 29, вход 30 условий ветвлени устройства, блок элементов ИЛИ 31, п тый элемент ИЛИ 32. Блок 6 управлени содержит коммутатор 33, шифратор 34, группу элементов И 35, группу элементов ИЛИ 36. Блок б управлени работает следующим образом. При выполнении микрокоманды с ветвлением в выход 3 кода ветвлени записываетс соответствующий код, по которому возбуждаетс одна из шин первого выхода дешифратора 7, с которой единичный сигнал поступает на первый вход соответствующего элемента И 35 груцпы (или на первые входы соответствующих элементов И 36 группы ) , опрашива тем самым условие (или несколько условий) ветвлени . При наличии условий ветвлени на вторых входах соответствующих элементов И 35 группы на выходе последних по вл етс сигнал, который, пройд через соответствующие элементы ИЛИ 36 группы, поступает на второй выход блока 6 управлени . Выработанный таким образом код со второго выхода блока 6 через открытый элемент.И 10 и элемент ИЛИ 32 передаетс в младшие разр ды регистра адреса 21. Таким образом , происходит модификаци младших разр дов адреса микрокоманды. Микропрограммное устройство управ лени работает -следующим образом. После окончани выборки команды из запоминающего устройства код операции поступает на вход 12 и, пройд через открытый элемент И 11 и элемен ИЛИ 13, поступает на вход регистра 2 Рассмотрим случай, когда в регист 27 прин т код операции команды, алго ритм выполнени которой не требует ветвлений по услови м, сформированным до входа в микропрограмму. В это случае дешифратор 28 не срабатывает и на его выходе отсутствуют сигналы опроса условий ветвлени . Вход в микропрограмму осуществл етс путем выборки микрокоманды, имеющей в выходе 2 код, по которому блок 6 управлени возбуждает выход 22 начала операции, открываетс элемент И 23 и через элемент НЕ 24 блокируютс входы элемента И 25, а на выходе элемента ИЛИ 14 по вл етс сигнал, разрешающий передачу содержимого регистра 27 через элемент И 15, элемент ИЛИ 20 и элемент И 16, элемент ИЛИ 32 в средние и младшие разр ды регистра 21 адреса соответственно . Элемент НЕ 17 в этом случае блокирует входы элементов И 18 и 19 соответственно передающие средние и младшие разр ды пол 4 адреса следую щей микрокоманды в старшие и младшие разр ды регистра 21 адреса. В старшие разр ды регистра 21 адреса через элемент И 23 и элемент ИЛИ 26 передаетс нулевой код. Таким образом, .процессор переходит к микропрограмме выполнени команды. При организации последовательности микрокоманд в микропрограмме вход и выход элемента ИЛИ 14 имеют нулевое значение, а выход элемента НЕ 17 - единичное значение, и адрес сле дующей микрокоманды образуетс передачей в регистр 21 адреса старших разр дов адресного выхода 4 через элемент И 25 и элемент ИЛИ 26, средних разр дов адресного выхода 4 чере элемент И 18 и элемент ИЛИ 20 и млад ших разр дов адресного выхода 4 через элемент И 19 и элемент ИЛИ 32. В случае выполнени микрокоманды с ветвлением, в выход 3 записываетс соответствующий код ветвлени , который после дешифрации в дешифраторе 7 вырабатывает на выходе блока 6 управ лени код младших разр дов адреса, в соответствии с результатами выполнени текущей или предыдущих микрокоманд , которые через элемент И 10 и элемент ИЛИ 32 передаетс в младшие разр ды регистра; 21 адреса. Младшие адреса в адресном выходе 4 должны иметь при этом нулевое значение , а старшие и средние разр ды регистра 21 адреса в данном случае определ ютс старшими и младшими раз р дами адресного выхода 4 соответственно . При необходимости входа в общие микропрограммы в адресном выходе 4 записываетс адрес начала микропод- программы, в выход 3 записываетс адрес возврата в основную микропрограмму , а в бите записи адреса возврата записЕзюаетс 1. Единичное значение бита записи адреса возврата вызывает по вление на четвертом выходе блока 1 пам ти микрокоманд сигнала, разрешающего передачу содержимого выхода 3 через элемент И 8 и элемент ИЛИ 13. В этом случае элемент НЕ 9 блокирует входы элемента И 11 и дл предотвращени ветвлени входы элемен а И 10. В последней микрокоманде микроподпрограммы в выходе ветвлени записываетс код, возбуждающий второй выход дешифратора 7 и на выходе элемента ИЛИ 14 по вл етс сигнал, разрешающий передачу компоненты адреса возврата из регистра 27. Старшие разр ды адреса, в этом случае, определ ютс старшими разр дами адресного выхода 4, поступающие через элемент И 25 и элемент ИЛИ 26 на старшие разр ды регистра 21 адреса. Если в регистр 27 поступает код операции такой команды, котора сразу же может выполн тьс по одному из нескольких алгоритмов, в зависимости от некоторых условий, сформированных до начала входа в микропрограмму выполнени этой команды, то этот код, воздейству на дешифратор 28, вызывает по вление на первом входе блока элементов И 29 сигнала опроса. При этом на второй вход блока элементов И 29 со входа 30 условий ветвлени поступают сигнс1лы условий ветвлени . При совпадении сигнала опроса и сигналов услови ветвлени на выходе блока элементов И 29 гю вл етс единичный сигнал, который через блок элементов ИЛИ 31, элемент И 23 и элемент ИЛИ 26 поступает на старшие разр ды регистра 21 адреса, на средние и младшие разр ды которого поступает из регистра 27 значение кода операции . Таким образом, старшие разр ды адреса при входе в микропрограмму по коду операции определ ютс наличием сигналов на входе 30 условий ветвлени . Таким образом, в устройство количество точек не зависит от объема блока пам ти микрокоманд, а опреде етс разр дностью регистра кода перации. Кроме того, устройство позвол ет сократить врем выполнени тех коанд , алгоритмы выполнени которых предусматривают ветвление по услови м , сформированным до момента вхоа в микропрограмму, за счет организации процесса ветвлени при входе в микропрограмму. Формула изобретени Микропрограммное устройство управ лени , содержащее блок пам ти микрокоманд , регистр адреса, регистр кода операции, блок управлени , дешифратор кода микрокоманды, дешифратор кода ветвлени , элементы ИЛИ, И, НЕ, причем выход микрокоманд блока пам ти микрокоманд соединен через дешифратор кода микрокоманды с первым вхо дом блока управлени , выход ветвлени блока пам ти микрокоманд соединен с входом дешифратора кода ветвле ни , первый выход которого соединен со вторым входом блока управлени , первый адресный вход блока пам ти микрокоманд соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого .соединен с выходом второго элемента И, а выход - с входом средних разр дов адреса регистра адреса, выход которого соединен с выходом блока па м ти микрокоманд, первый выход второ го элемента ИЛИ соединен с выходом начала операции блока управлени , второй вход второго элемента ИЛИ соединен со вторым -выходом дешифратора кода ветвлени , а выход соединен с первым входом второго элемента И и через первый элемент НЕ со вторым входом первого элеменга ИГ, второй вход второго элемента И соединен первым разр дный выходом регистра кода операции, адресный выход бло ка управлени соединен с первым входом третьего элемента И, отличающеес тем, что, с целью расширени функциональных воз можностей за счет сн ти зависимост количества точек возврата от объема блока пам ти микрокоманд и повышени быстродействи устройства, оно допо нительно содержит дешифратор кода операции, элементы И, ИЛИ, НЕ, причем вход второго элемента НЕ соединен с выходом адреса возврата блока пам ти микрокоманд и с первым входо четвертого элемента И, второй вход которого соединен с выходом ветвлени блока пам ти микрокоманд, а выход четвертого элемента И - с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом п того элемента И, первый вход которого соединен с выходом второго элемента НЕ и со вторым входом третьего элемента И, а второй вход п того элемента И - с входом приема кода операции устройства, вход.регистра кода операции соединен с выходом третьего элемента ИЛИ, второй разр дный выход регистра кода операции - с входом дешифратора кода операции, выход которого соединен с первым входом блока элементов И, второй вход которого соединен с входом условий ветвлени устройства, выход блока элементов И соединен с входом блока элементов ИЛИ, выход которого соединен с первым входом шестого элемента И, второй вход которого соединен с выходом начала операции блока управлени и через третий элемент НЕ с первым входом седьмого элемента И, второй вход которого соединен со вторым адресным выходом блока пам ти микрокоманд , выход седьмого элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, а выход - с входом старших разр дов .адреса регистра адреса,/выход третьего элемента И соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, первый и второй входы которого соединены с выходом второго элемента ИЛИ и с третьим разр дным выходом регистра кода операции соответственно третий вход п того элементу ИЛИ соединен с выходом Дев того элемента И, первый ц второй входы которого соединены с третьим адресным выходом блока пам ти микрокоманд и с выходом первого элемента НЕ соответственно , а выход п того элемента ИЛИ соединен с входом младших разр дов адреса регистра адреса. Источники информации, прин тые во внимание при экспертизе 1.Авторское .свидетельство СССР 596947, кл. G 06 F 9/16, 1976.
2.Авторское свидетельство СССР 503240, кл. G 06 F 9/16, 1974 (прототип).