KR840005575A - 비동기 버스 멀티프로세서(multiprocessor:다중처리장치) 시스템 - Google Patents
비동기 버스 멀티프로세서(multiprocessor:다중처리장치) 시스템 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 멀티프로세서 시스템용 프로세서의 블럭도이다.
제4도는 제3도의 프로세서용타이밍장치의 블럭도이다.
제5도는 제4도의 타이밍 장치에 의해 생성된 타이밍 신호용 타이밍도이다.
제6도는 제3도의 프로세서에서 인터페이스 장치의 세부도이다.
Claims (7)
- 다수의 프로세서(1, 2, 3)가 공통버스(5)를 통해 워킹메모리(4, 6)와 통하고 각각의 프로세서가 (1) 워킹메모리어드레스/명령어의 래칭(latching)을 위한 첫번째 버스 인터페이스 레지스터(37), (2) 워킹 메모리로 부터 취득된 정보의 래칭을 위한 두번째 버스 인터페이스 레지스터(38), (3) 마이크로 프로그램메모리(7), 마이크로 프로그램 메모리 어드레스 레지스터(141), 상기 마이크로 프로그램 메모리로부터 취득된 마이크로 명령의 래칭을 위한 마이크로 명령 레지스터(15), 마이크로 명령 메모리의 출력과 마이크로명령 레지스터(15) 입력 사이의 첫번째 통로(24) 그리고 마이크로 명령으로 부터 마이크로 명령이 생성을 위한 해독기(16)로 구성된 마이크로 프로그램 되어 있는 제어장치, (4) 타이밍 장치(14)로 구성되어 있고 상기 프로세서중 적어도 하나가 (ㄱ) 워킹 메모리 어드레스/명령어의 래칭을 위한 세번째 버스 인터페이스 레지스터(39), 여기서 어드레스는 마이크로 프로그램 메모리 어드레스 레지스터(141)에서 온 세번째 레지스터에 대한 입력에 있다. (ㄴ) 시스템 버스(5)를 통하는 워킹 메모리(4, 6)로 부터 마이크로명령 제 레지스터(15)를 위한 두번째 부하부가 통로(26) (ㄷ) 첫번째와 두번째 통로에 들어가 있는 게이트장치(17) (ㄹ) 메모리에 축적된 것과 같은 마이크로 프로그램 메모리 어드레스 레지스터(141)에 의해 어드레스된 마이크로 명령을 확인하는 정보에 의해 가능하게된 일련의 마이크로 명령을 생성하는 논리 시퀀스회로망(40, 41, 59)(여기서 마이크로 명령은 워킹 메모리에 대한 악세스를 제어하고 첫번째와 두번째 인터 페이스 레지스터 및 첫번째 부하부가 통로를 제지하고 그리고 세번째 인터 페이스 레지스터와 두번째 부하부가 통로를 가능하게 한다)으로 구성되어 있는 것이 특징인 비동기 버스 멀티프로세서 시스템.
- 세번째 인터 페이스 레지스터에 대해 입력에 있는 명령어가 워킹 메모리 정보 취득 명령어의 부호표본이 불변으로 실행되어지는 채널(42)로 부터 오는 것을 특징으로 하는 특허청구 범위 제1항에 따른 비동기 버스 멀티프로세서 시스템.
- 상기 프로세서들중 적어도 하나가 게이트 장치(17)를 통해 마이크로 명령 레지스터(15)의 세번째 부하부가 통로를 포함하고 마이크로 명령코드가 일단 실행되면 프로세서의 상태에서 어떠한 변화도 유발시키지 않는 세번째 통로에 불변으로 나타나는 것을 특징으로 하는 특허청구 범위 제1항에 따른 비동기 버스 멀티프로세서 시스템.
- 첫번째, 두번째 그리고 세번째 통로에 있는 게이트장치(17)는 입력세트가 첫번째, 두번째 그리고 세번째 통로에 연결되어 있고 출력이 마이크로 명령레지스터(15)의 입력에 연결되어 있는 멀티 플렉서로 구성되어 있는 것을 특징으로 하는 특허청구범위 제3항에 따른 비동기 버스 멀티프로세서 시스템.
- 논리 시퀀스 회로망에 두 마이크로 명령어 세트가 시간에 따라 생성되도록 하는 두 개의 플립-플럽이 포함되고 있고, 첫번째 명령어는 세번째 통로로 부터 마이크로 명령 레지스터(15)의 부하 부가를 가능케하고, 두번째 명령어는 메모리 악세스 요구의 신호를 가능케 하고 그리고 메모리 사이클의 끝에서 두번째 채널로 부터 마이크로 명 레지스터의 부하부가를 가능케하는 것을 특징으로 하는 특허청구 범위 제3항에 따른 비동기 버스 멀티프로세서 시스템.
- 하나의 프로세서가 버스에 대해 첫번째 인터 페이스레지스터에 워킹 메모리 악세스 정보와 명령어가 부가되는 프로세서 사이클의 끝에서 혹은 세번째 인터페이스 레지스터에 워킹 메모리 악세스 정보와 명령어가 부가되는 프로세서의 다음 사이클의 초기 악세스를 선택적으로 요구하기 위하여 제어장치(55, 56, 65, 43)를 포함하고 있는 것을 특징으로 하는 특허청구 범위 제3항에 따른 비동기 멀티프로세서 시스템.
- ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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