JPS5941082A - 非同期型バス多重プロセサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は作業メモリからマイクロ命令をローディングす
る非同期型バス多重プロセサシステムに関する。

複数のプロセサが各々マイクロプログラムを記憶するた
めの制（財）メモリを有し、共通バスを介して相互にあ
るいは作業メモリと通信するようなデータ処理システム
が知られている。

そのような作業メモリはプログラム、データおよびマイ
クロプログラムを含んでよい。

実際上告プロセサの制御メモリは２つの独立した制釧１
メモリ、すなわち読出し専用メモリと読出し／書込みメ
モリとから構成される。

作業メモリにあるマイクロプログラムは匍」（財）読出
し／臀込みメモリに転送された後に使用可能となる。

そのような転送は制御読出しメモリ内にあるマイクロプ
ログラムによってなされる。

このようなアーキテクチャは例えば米国特許第８．４７
８，８２２号に記載されるが、単一プロセサシステムの
場合に限定されるものでもない。

また、作業メモリが中央ユニットに一体化はれてこれと
同期するようなマイクロプログラム化システムも知られ
ている。

そのようなシステムでは、一時に、作業メモリに収容さ
れているマイクロ命令を読み出し実行することが可能−
Ｃある。

そのようなシステムは例えば英国特許第１，４４０゜８
５６号に記載されている。

これらのシステムにおいて、開側ｊメモリとしての作業
メモリの使用、およびメモリアクセスでのインタルフェ
イスの問題は５作業メモリ内にあるマイクロ命令の読出
しと実行のために作動する、いわゆるハードウェアシー
ケンサを用いることによって解決される。

そのようなンーケンサは、作動すると、作業メモリから
マイクロ命令を読み出し、さらに読出しメモリ動作が要
求される場合にはその読出したマイクロ命令を実行する
のに必要な一連のマイクロ命令を発生し、これらマイク
ロ命令がシステム動作を制御する。

この種のシステムでは、実際に必要なマイクロ命令だけ
がいわゆる゛ホット”読出しおよび実行プロセス、すな
わち個別的なマイクロ命令要求およびそれに関連した直
後の実行により作業メモリから転送されるため、前述し
たシステムよりも有利である。

そのような解法を、同じ利点を得る目的で、共通バスを
介して相互接続しかつ作業メモリに接続する多重プロセ
サシステムにも適用することが望１れる。

しかしながら、そのような解法を多重プロセサシステム
に適用するに当たっては大きな困難に直面しており、当
該技術分野において実現化されたバス多重プロセサシス
テムにおけるバスは、異なる時点で複数のプロセサによ
り時分割共有される。

また谷プロセサの動作は、他のプロセサや作業メモリの
ＩｉＩ′ＩＩ作に対して完全に非同期的に行われる。

実質上告プロセサは連続する複数のマシンサイクルに蟇
いて動作し、作業メモリとバスは１つのバスサイクルに
結合した複数のメモリサイクルに基いて動作する。

プロセササイクルは互いに同期することもなければバス
サイクルに同期することもない。

また一般にプロセササイクルはバスサイクルやメモリサ
イクルよりも短い。

したがって、バスを介してプロセサとメモリ間の接続を
可能化し、かつ又メモリと通信する複数のプロセサ１１
１で起こり得る干渉を防止するための同期機構が必要で
ある。

このような同期機構では、バスとインターフェイスする
レジスタ群と、同期化および対話に要する時間期間中メ
モリと交換しなければならない情報を保持するロジック
とを各プロセサに設ける必要がある。

したがってメモリアクセス動作１例えば読出し動作では
、少なくとも２つのマシンサイクルと１つのバスサイク
ルで展開する３つの異なる動作が機能的に要求される。

＠１のマシンサイクルの期間中、数個のコマンドと１つ
のメモリアドレスがインターフェイスレジスタ内に配置
される。

そのマシンサイクルの終了時に１つのバスアクセスと１
つの読出しメモリ要求がセットきれ、要求プロセサは各
々の活動を停止ルて続出し情報を待つ。

これにより待ち期間が開始し、この期間中バスとメモリ
開側１装置は自己の決定規準に従い自己のタイミングで
メモリ要求に応答して該プロセサのレジスタおよびイン
ターフェイスロジックと対話を始め、他方この間プロセ
サは非活動状態の１１でいる。

このため少なくとも１つのバスサイクルを生成してこの
バスサイクルの終了時にメモリからの読出し情報を該プ
ロセサのインターフェイスレジスタにロードし、同時に
プロセサの活動を再開させることになる。

必要ならば、第２サイクル期間中のこの時点で、インタ
ーフェイスレジスタに含まれる情報が処理のために作業
レジスタに転送される。

上記英国特許に開示された技術思想を多重プロセサシス
テムに適用した場合、作業メモリ内のマイクロ命令の実
行に少なくとも３つのマシンサイクルと１つのバスサイ
クルが必要である。

渠１のマシンサイクルでインターフェイスレジスタロー
ディングが行われるであろう。

バスサイクルでメモリアクセス動１乍およびインターフ
ェイスレジスタへの読出しマイクロ命令のローディング
が行われるであろう。

第２のマシンサイクルでマイクロ命令レジスタへのロー
ディングが行われるであろう。

第３のマシンサイクルでそのマイクロ命令が実行される
であろう。

それらの動作はシーケンサの制御によって実行可能とな
ることは明らかであり、またシステムの動作は極めて遅
い仕方で遂行されることも明らかである。

さらにメモリアクセスの動作と、メモリから次のマイク
ロ命令を、沈み出す動作との間の干渉によっても遅延が
もたらされる。

普通、マイクロプログラム化プロセッサでは、１つのマ
シンサイクルでマイクロ命令の実行と次のマイクロ命令
のフエソチングとがオーバーランプする〇 このようなオーバーラツプは、実行マイクロ命令がメモ
リアクセスを指令し次のマイクロ命令が作業メモリ内に
ストアされるときには起こらない。

上記英国特許に開示された技術思想を多重プロセサシス
テムに適用した場合、メモリアクセスマイクロ命令の実
行および作業メモリからの次のマイクロ命令のフエツチ
ングに対して、次のような少なくとも８つのマシンサイ
クルと２つのノくメサ１°マシンサイクル：インターフ
エイスレジスタへのメモリアドレスと関連読出 し／書込みコマンドのローブ インク １°パスサイクル：読出し／書込みメモリ２°マシンサ
イクル：インターフェイスレジスタへ作業メモリ内マイ
クロ命令ア ドレスと関連読出しコマンド のローディング ２°バスサイクル：読出しメモリ ３°マシンサイクル：インターフェイスレジスタからマ
イクロ命令レジスタへマ インク命令の転送 これらのサイクルの後１つのマイクロ命令実行サイクル
が続くであろう。

したがってプロセサの動作速度はさらに縮めらＩＩる。

本発明の目的は上述したような不都合を解消することに
ある。

この目的のため、作業メモリから一時に１つずつマイク
ロ命令をフェッチし、実行い遅延要因とマイクロ命令フ
エツチング用の付加的回路を最小＋１［ｉにした非同期
バス付多重プロセサシステムが提供される。

別言すると、システムの少なくとも１つのプロセサは一
時に１つのマイクロ命令を作業メモリから読出すことが
可能であり、かつ又そのマイクロ命令呼たはそのシーケ
ンスを読出し／書込み制御メモリにロードすることなく
直ちに実行することも可能である。

特に、バスを介して作業メモリマイクロ命令をプロセサ
レジスタに転送する動作は、払込マシンサイクルに何ら
の付加的マシンサイクルを要することなく直接実行され
る。

葦た、作業メモリのアドレツシングとマイクロ命令の読
出しとに必要な情報のローディング、およびこれに関連
するバスアクセス要求は、遅くても１つのマシンサイク
ルの開始時点で実行きれ、これにより作業メモリからマ
イクロ命令を抗み出すための次のバスサイクルは前記マ
シンサイクルと光全にオーバーラツプ可能である。

したがってシステムの作業速度に関して大きな利点がい
くつか得られる。

これらの利点は、各々のマイクロ指令組が１つのマシン
サイクルの期間中マシン制御のために作用する複数のマ
イクロ指令組を発生するハードウェアシーケンサと、活
動停止可能な周期的タイミングユニットと、システムバ
スとマイクロ命令レジスタ間の直接通信路と、作業メモ
リ内にストア畑れたマイクロ命令のアドレスのための補
助的インターフェイスレジスタとを結合させて使用する
ことにより得られる。

本発明の上記および他の特徴は、好適な実施例について
の以下の説明および添付図面から一層明瞭に理解されよ
う。

第１図には、非同期バスを備える多重プロセサシステム
がブロック形式で示される。

第１図のような略図では、この多重プロセサを不発明の
目的とするシステムとも従来公知のシステムともみてと
れる。

本発明の特徴を一層よく理解するには説明の記載が役立
つ。

第１図のシステムにおいて、３つのプロセサ１．２．３
は、１組のリード線すなわちバス５とメモＩＩ　４に接
続するメモリアクセス制御ユニットすなわち０１Ｍ６と
を介してメモリ４と通信する。

両フロセザ１．２は中央プロセノシンダユニソトＣＰＵ
で、プロセサ３は入力／出力プロセサ１０Ｐであってよ
い。

１０Ｐ：３は、例えばディスクユニット、テープユニッ
ト、プリンタ、カードリーダ等のいくつかの周辺装置Ｐ
Ｕ１、ＰＵ２、ＢＵＳに接続してそれらを制御する。

市す御メモリ７．８．９はそれぞれのプロセサに接続さ
れる。

本発明によれば、少なくとも１つのプロセサ（好１しぐ
はアーキテクチャの均一化のため各プロセサ）に、作業
メモリ４にストアされたマイクロ命令をフェッチして実
行するのを可能にするアーキテクチャが設けられる。

バス５は、情報（ＤＡＴＡ、ＡＤＤＲＥＳＳＥＳ。

ＣＯＭＭＡＮＤＳ）の双方向転送を可能とする。例えば
３２本のリード線を有する。

これらのリード線ＤＡＣＢＵＳは、バス接続により数台
のプロセサを相互にかつ０１Ｍ６に接続する。

これらのリード線上には、３２ビツトのデータ、筐たは
２４ビツトのアドレスおよび８ビツトのコマンドが異な
る時間に与えられてよい。

同一のり一ド巌を用いて異なる時間に異なる種類の清報
を転送するのは、リード線の本数を減らすためである。

バス５はさらにリード線ＢＩＪＲＥ１、ＢＩＪＲＥ２、
Ｂ　Ｕ　ｌ＜　Ｅ　８、ＡＣＫｌ、ＡＣＫ２、ＡＣＫ８
および共通リード線ＤＡＲＥを言む。リード線ＢＵＲＥ
１、ＨＵＲＥ２、ＢＵＲＥ３はプロセサ１．２．３を０
１Ｍ６にそれぞれ接続し、それらプロセサからＧ　Ａ　
Ａ４”　６にバスアクセス要求を送れるようにする。

’Ｉ　−ド＊ａＡ　ＣＫ　１、　ＡＣＫ２、　Ａ　ＣＫ
　８　Ｉ−ｌ−１ＣＡをプロセサ１．２．３にそれぞれ
接続し、０１Ｍ６からそれらプロセサにバス許可信号を
送れるようにする。共通リード線ＤＡＲＥはプロセサ１
．２．３と０１Ｍ６を接続し、メモリから読み出されて
リード線絵ＤＡＣＢＵＳ上にあるデータ、筐たけメモリ
に受取られたデータに対するデータ・レディ信号を０１
Ｍ６からそれらプロセサに送れるようにする。

リード線絵ＤＡＣＢＵＳは全てのプロセサおよび０１Ｍ
６に共通であるため、幾つかのプロセサや作業メモリが
同時にそれらリード線上に情報を与えること、すなわち
同時にバスを占有することを回避する必要がある。

したがってバス占有は常に幾つかのプロセサから送られ
るアクセス要求と０１Ｍ６から送られる要求許可返答と
により優先される。

０１Ｍ６は複数のプロセサから送られてくるアクセス要
求間の競合を解決しなければならない。

各プロセサは内部に設けたタイミングユニットによって
決定されるマシンサイクルの期間中細のプロセサとは完
全に非同期的に動作する。

作業メモリもプロセサから独立した自己のメモリサイク
ルの期間中に情報を読み出し／書き込む。

而してこのシステムは非同期型である。１つのプロセサ
がメモリと情報交換を望む度毎に同期を起こさなければ
ならない。

第２図には、バス５で生じる対話または情報交換のタイ
ミングが示される。

理解を明瞭にするため、第２図の信号はそれらを転送す
るリード線種たはリード線絵の参照符号によって表わブ
れる。

プロセサ１はそのマシンサイクルの１つの略終了時点で
あるｔｏにてＢＵＨ，Ｅ信号を論理″１″レベルにする
。

千うすることによってプロセサ１は、読出し／書込み動
作のためバスへのアクセスを望んでいることを０１Ｍ６
に通信する。

普通、プロセサ１はそれ以上の活動を停止して返答を待
つ。

幾らかの待ち時間が経過すると、０１Ｍ６はＡＣＫｌを
論理”０”レベルに下げて反答する（時点ｔ＋）。

この待ち時間は、メモリ４が読出し／書込み動作を行っ
ているか、またはＢＵＲＥｌと同時的に発生してそれよ
り高い優先準位をもつアクセス要求のためバスが他のプ
ロセサに与えられるかどうかによって決定される。

ＡＣＫｌが論理”０”レベルに立ち下がると、これはプ
ロセサ１にバスアクセス権が与えられたことをプロセサ
１に通信する。

ＡＣＫｌの最初のエツジを受は取るとプロセサ１は一組
の情報をＤＡＣＢＵＳに与える。この情報はメモリアド
レスと幾つかのコマンド（Ａ／Ｃ）を意味する。

これは読出しメモリ動作ＣＤＡＣＢＵＳ（ｌｔ）図）の
場合、および曹込み動作ＣＤＡＣＢＵＳ（Ｗ）図）の場
合に生ずる。

この情報はＣ；ＡＭ６から作動状態にあるメモリ４に転
送される。

信号ＡＣＫ１の第２のエツジ（時点ｔ２）でプロセサ１
はＢＵＲＥ１要求を“ｏ″レベル下げてバス５から情報
（メモリアドレスおよびコマンドＡ、／　Ｃ’　）を除
去する。

プロセサ１の要求する動作が書込み動作のとき、プロセ
サ１はメモリに書き込１れるべきデータの意味をもつ１
組の情報（ＤＷ）を直ちにバス５に与える。

読出し動作が要求されている場合、メモリサイクルによ
って課される所定の時間が経過した後にＧＡＭ６はメモ
リから読み出されたデータの意味をもつ情報セット（Ｄ
Ｒ）をバス５に与え信号ＤＡＲＥを論理”１″レベルに
上げる。

プロ士す１によって受は取られるＤＡＲＥの最初のエツ
ジ（時点ｔ３）は、ＤＡＣ−ＢＵＳ上にあるＩＪ）Ｒ情
報がインターフェイスレジスタにロード可能であること
を表わす。

書込み動作の場合、プロセサ１によって受は取られるＤ
ＡＲＥの第２のエツジ（時点ｔ４）は、書き込１れるべ
きデータがメモリに転送されてし１つたこと、したがっ
て該データｋＤＡｃ−ＢＵＳから除去しなければならな
いことを表わす。

これは、普通それまでロックされていたプロセサ１を再
始動させる。

読出し動作の場合、読み出されたデータＤＲは時点ｔ４
でＤＡＣＨＵｓから取り除かれ、バスおよびメモリサイ
クルが終了する。

時点ｔ４以後は新しいバスアクセスサイクルとこれに対
応したメモリサイクルがスタートする。

Ｇ　Ａ　Ａ／６のようなメモリアクセス制御ユニットは
、例えば１９７９年１１月４日に公告された英国特許出
願４２０２０４５８号に開示はれている。

特に第１ｂ図には、８つの信号ＢＩＪＲＥ１、ＢＵＲＩ
！；２、ＢＩＪＲＥ３を受は取り、ＡＣＫｌ、Ａ　ＣＫ
　２、ＡＣＫ８に対応する反答’ｆ（Ｂ　Ｕ　ＲＥ信号
の受信用と同一のリード線上に発生するアクセス制ｒｉ
ｌ’ｌｌユニットが示される。

丑だ、そのアクセス制御ユニットはｉｔ号ＤＡＲＥに対
応する信号ＥＮＣＹを発生する。

そのような例を本実施例に適用するための回路変更は自
明である。

上述した説明から明らかなように、バス対話はメモリサ
イクルに従ってＧＡＭ’６により排他的に制御されかつ
タイミングをとられる。

したがってバスサイクルとメモリサイクルは実質上一致
する。

一般にメモリサイクルは数台のプロセサのマシンサイク
ルより長い。

プロセサ動作すなわちプロセサのマシンサイクルは信号
１）　Ａ　ＲＥを介してメモリサイクルに同期させられ
る。

また、後の説明で明らかになるように、バスサイクルに
おける情報転送はメモリと数台のプロセサのインター７
エイスレジスタとの間でのみ行われる。

第３図には、プロセサ１のような１つのプロセサと関連
制御メモリ７とがブロック形式で示される。

このプロセサは、プロセサをシステムバスに接続するイ
ンターフェイス１０と、ローカル作業メモリＬＭとして
１更用可能なｄｇルジスタセット１１と、第２内部また
は直接レジスタセットＩＪ）Ｒ１２と、論理／演算ユニ
ットＡＬＵ１３と、タイミングユニット１４と、制御メ
モリシーゲンサＣ３Ｓ１４０と、マイクロ命令レジスタ
Ｒｏｕ１５と、マイクロ命令デコーダ１６と、マルチプ
レクサＭＰＬＸ１７とを具備する。

内部バスＩＢはパラレル３２ビツト構成であり、数台の
プロセサ要素間の情報交換を可能にする。

ローカルメモリＺ、Ｍ１１は、そのレジスタにストアす
る情報をバス１８を介して内部ノくスＩＢに送りまたは
それから受は取る。

直接レジスタＤＲ１２は双方バス１９を介して内部バス
ＩＢと通信する。

ユニットＡＬＵ１３は双方向バス２０を介して内部バス
ＩＢと通信する。

制御メモリシーケンサ１４０はバス２１を介して内部バ
スＩＢから情報を受は取り、またノくス２２を介して制
御メモリ７に読出しアドレスを送る。ｌ；ＩＪ　１１メ
モリ７は、例えばパラレル３２ピノトチ３２Ｍ（マイク
ロワードの容−敵を有する０同じアドレスがバス２３を
介してインターフェイスユニット１０に送られてよい。

制御メモリから一時に１つずつ読み出されるマイクロ命
令は、バス２４、マルチプレクサ１７全通ッてマイクロ
命令レジスタｌｌ０Ｒ１５に転送される。

レジスタＲＯＲ１５の出力はデコーダ１６の入力に→妾
絖される。デコーダ１６はレジスタ１５にストアきれた
マイクロ命令をデコーディングして一組の基本指令Ｃ１
、Ｃ２、ＣＮ　　を生成する。

バス１６１は、内部バスＩＢ内の適当な数のリード緋へ
適当な数の基本指令を転送可能にする。

本発明の目的からみて、デコーディング回路は次のよう
ｆ、ｆ指令を発生できることを指摘すれば十分であろう
。

Ｖ　Ｍ　ｔ’ｖｌ　：当該サイクル中に実行されるべき
動作は（システムバスを介する）作業メモリアクセスで
あることを指示する基本指令 Ｒ：メモリアクセス動作は読出し動作であることを規定
する基本指令。この指令が存在しなければ、書込み動作
である。

ＣＤＯ：当該サイクル中に実行されるべき動作の１つは
インターフェイスユニットの適当なレジスタへの情報ロ
ーディングであることを指示する基本指令 ＴＲ：当該サイクル中に実行されるべき動作の１つはイ
ンターフェイスユニットの適当なレジスタからの情報読
出しであることを指示する基本指令 バス２４は、読み出はれたマイクロ命令の全部筐たは一
部を制御メモリンーケンサ１４０へ転送可能にする。

バス２５は、ＤＡＣＢＵＳ上にある情報をマルチプレク
サ１７を介してレジスタＲＯ／？　１５へ転送可能にす
る。

タイミングユニット１４はその出力にタイミング信号７
゛１・・・・・ＴＮを発生する。

タイミング信号７′１．・・・ＴＮ　　と指令Ｃ１・・
・・ｃＮはプロセサ内の幾つかの要素に供給されてその
調時ηｊ制御、すなわち１つの要素から別の要素への情
報転送、ユニットＡＬＵの可能化等の制御を可能にする
。

数個の信号Ｔ１、ＴＮ、　Ｃ，が転送されるタイミング
および制御回路網は、本発明の理解に必要ではないので
図示されていない。

このプロセサが入力／出力プロセサの場合には、インタ
ーフェイスアダプタロジック２６を介して周辺ユニット
を接続するための接続インターフェイスＰＵ　　ＰＯＲ
Ｔ２１が与えられる。

接続インターフェイスＰＵ　　ＰＯＲＴ２１は、双方向
の情報転送を行うよう内部バスＩＢをロジック２６に接
続する。

接続インターフェイスＰＵ　　Ｐ（ＪＲＴ２７は筐た、
周辺ユニット制御のためタイミング信号Ｔｉ　および制
御信号Ｃｉ　　を周辺ユニット２６に転送したり、同辺
装置ＰＵから信号Ｓｉ　を受は取る。

プロセサ勿構成する幾つかの要素は本発明の目的からみ
て必須のものではなく、したがって説明を本発明に固有
する要素、特にタイミングユニット１４、インターフェ
イスユニット１０およびマルチプレクサ１７に限定する
。

ローカルメモリ１１、直接レジスタ１２およσ制御メモ
リ７は従来の構成要素であり当業者には周知である。

演算ユニット１３と制御シーケンサ１４０も当業者に周
知な要素である。これらは、例えば米国企業ＡＮＤ社に
よって販売はれている集積回路ＡＡ（’２９０１および
ＡＭ２９０９として入手できる。

これらの回路の使用方法やプロセサの設計あるいはサポ
ートレジスタやメモリに関する詳細な説明は、アドバン
スト・マイクロ・ナノζイス社のマニュアル゛バイポー
ラ　マイクロプロセサ　ロジックおよびインターフェイ
ス　データブック”１９８１にみられる。

シーケンサ（：’５Ｓ１４０にはサポートレジスタＲＯ
８ＡＲ１４１が設けられ、このレジスタは各マシンサイ
クルで次のマイクロ命令のアドレスを含むことに注意さ
れたい。

このレジスタの内容は実行中のマイクロ命令に従って各
マシンサイクルで更新される。

例えば、１だけ（シーケンシャルマイクロ命令）または
バス２１．２４の１つを通って受は取られた量にだけ（
相対飛越しマイクロ命令）増分されてよく、あるいはバ
ス２１または２４を通って受は取られた新しいアドレス
によって取り代えられてもよい（絶対飛越しマイクロ命
令）。

第４図にはタイミングユニット１４の好適な実施例が示
される。

このタイミングユニットは、数個の出力タップを有する
遅延線２８と、ＮＡＮＤゲート３０と、５ＴＡＲＴ／Ｓ
ｉ’ＯＰロジック部３３と、タイミングロジック３５と
からなる。

遅延線２８の終端出力はＮＡＮＤゲート３０の第１人力
に接続される。

ロジック部３３の出力からの制御信号Ｃ３ＴＡＲＯはＮ
ＡＲＤゲート３０の第２人力に供給される。

遅延線２８の中間タップはタイミングロジック３５の対
応人力にそれぞれ接続される。

タイミングユニットの動作は次の通りである；ユニット
が非作動状態のとき、制御信号Ｃ３ＴＡＲＯは論理的／
電気的“０”レベルにあり、遅延線は負荷を受けその全
出力が論理的／電気的”１″レベルにある。

制御信号Ｃ５ＴＡＲＯが論理゛１”レベルに立ち上がる
と、ＮＡＮＤゲート３０の出力が立ち下がり、その°′
１″から０”への転移エツジは遅延線２８を伝播し、遅
延線２８は放電する。

遅延線２８の終端出力が論理”Ｏ“ルベルに立ち下がる
と、ＮＡＲＤゲート３０の出力がＭ１ｉ理″１”レベル
に立ち上がり、遅延線２８は再び充電する。

遅延１ｗ１１２８の終端出力が理論゛１”レベルに立ち
上がると、遅延線２８は同一初期条件で充電状態となり
、１つのタイミングサイクルが完了する。

信号ＣＳ　Ｔ　Ａ　ＩＩ　Ｏが論理゛１”レベルになる
と、遅延線２８は再び放゛亀し、新たなタイミングサイ
クルが開始する。

明瞭に理解されるように、ＣＳ　ｉ’　Ａ　ＲＯが論理
゛１”レベルにある場合、遅延線２８は周冗的に放電と
充電を行い、その１サイクルの周期は２△となる（ここ
で△は遅延線２８の伝播時間である）。

このサイクルは第１の放電相（フェーズ）と第２の充電
相からなり、両相の期間は等しい。

しかしながら、サイクルが終了する前に充電相の途中で
Ｃ３ＴＡＲＯが論理”０″レベルに立ち下がルト、次の
タイミングサイクルは開始しない。

したがって、タイミングユニットは制御信号ＣＳ　Ｔ　
Ａ　／ｌ’　Ｏの論理レベルに従って周期２△のタイミ
ングサイクルを連続的かつシーケンシャルに発生するこ
とができ、１だ１つのサイクルと次のサイクルとの間に
休止期間（ポーズ）を挿入することもできる。

タイミングロジック３５は、ＡＮＤ、０Ｒ５ＮＯＴ等の
論理素子より構成されており、遅延線２８の中間出力に
現われた信号を：Ｉ薗当に組み合わせることにより当該
タイミングサイクルの期間中に所定の持続時間をもつタ
イミング信号を発生する。これらタイミング信号は当該
タイミングサイクルの期間内に過当に分配される。

このロジックは、論理回路時性の最小限の知識を有する
人には容易に理解されるので、その詳細な説明は絶対に
必要なものでもない。

ストップロジック３３は後述する。

第５図のタイミングチャートにはタイミングユニットに
よって発生される幾つかのタイミング信号が示される。

これらのタイミング信号は本発明の理解に役立つ。

信号ＳＴ　ＩＩ　ＯＲＡは、１サイクルの開始時に発生
され、制御メモリ７から読み出されたマイクロ命令をマ
イクロ命令レジスタＲＯＲ１５にローディングするため
のクロックとして用いられる。

信号ＳＴＣＯＭＡはデコーダ１６の出力からの指令を確
認または有効化するために用いられる。

信号５ＴＡＤＲＡは、（後述する）ストップロジック３
３のための同期化クロックとして用いられ、充電化の期
間中に信号Ｃ３ＴＡＲＯが”０”に立ち下がるのを可能
にする。

信号５ＴＲＥＧＡは、ローカルメモリレジスタ、直接レ
ジスタおよびＡＬＵのための読出し／潜込みクロックお
よび入力／出力イネ−ブリングとして用いられる。

信号Ｓ７’　Ａ／　Ｉはインターフェイスユニット１０
に備えられるレジスタのローディングのためのクロック
として用いられる。

第５図には、同期２△をもつ１つのプロセサタイミング
サイクルの後に可変長のストップインターバル（ＳＴＯ
Ｐ）が続くこと、無効の場合には、次のサイクルの開始
前に続くことが示される。

このストップインターバルは、プロセサに依存しない外
部事象、例えば前述したようにプロセサに対して非同期
的に動作するシステムバスで発生した事象にプロセサタ
イミングサイクルが同期できるようにする。

第６図には、インターフェイスユニット１０が詳、酬に
示される。

このユニット１０は、パラレル３２ビツト構成の４つの
インターフェイスレジスタ８６，８７．３８．３９と、
ノリツブフロップ４０．４１．４７．４３．４４．４５
．４６と、ＯＲゲート５０．６５．５８と、ＡＮＤゲー
ト５５と、ＮＡＮＤ　ゲー　ト　５１　、　５７、　５
６、　５”　９、　６０．６３と、ＮＯＲゲート６７と
を含む。

信号を反転するためのＮＯＴ素子も設は得るカ≦、自明
なので図示しない。

インターフェイスレジスタは、コード番号７４Ｓ３７４
て市販されている集積回路を使って作られる。

これらのレジスタにはクロック入力ＣＫと出力可能化の
ための制御人力ＥＮが設けられる。

レジスタ入力に与えられた情報は、クロック入力に“０
°′から”１“′へのレベル転移が供ｇさｇたときにロ
ードされる。

レジスタ出力は″１回ｆｉ１４１入力ＥＮにレベル°゛
０°′が供給されるとき可能化烙れる。

インクーフエイスフリノフリロノプは、コード番号７４
Ｓ１０９で市販されている巣・積回路てよＧ１゜ これらのノリツブフロノブは、正方向（”　ｏ　”か、
、、＋Ｊ″）のパルスエツジ７ノ５クロツク入力に入つ
たときにロエ能化されるＪ　Ｋ型フリップフロップであ
る。

これらフリップフロップの動作は次の表に与えられる。

０１、￥、Ｙ、￥１０ １　　０　　　Ｘ　　Ｘ　　Ｘ　　Ｏ１００Ｘ　　　Ｘ
　　Ｘ　　１　　１ １　　１　　　↑　　　０　　０　　０　　１１　　１
　　　↑　　　１　　　０　　　ｔｏｇｇｌｅｌ　　　
１　　　↑　　　０　　　１　　　　Ｑｏ　　　Ｑ。

１　　１　　　↑　　　１　　１　　１　　０１　　　
１　　　０　　　　、￥　　　、Ｙ　　　Ｑｏ　　　Ｑ
。

８列はセット入力の論理レベル状態を表わし、８列はり
セント入力の論理レベル状態を表わす。

Ｃｋ列はクロック入力の論理レベルと転移状態を表わす
。

１列はＪ入力の論理レベル状態を表わし、Ｋ列はに入力
の論理レベル状態を表わす。

Ｑ、　　Ｑ列はそれぞれの出力状態を表わす。

上記表において、Ｘはどっちつかずの状態を表わし、記
号↑は０″から１”への転移を表わ′ｊ−〇 第６図には、をらにマルチプレクサ１７が示てれる。

このマルチプレクサはコード番号７４ｓ２５３で市販さ
れている集積回路から構成されてよい。

このマルチプレクサ１７には、４つの入力セット（その
中の３つだけが使用される）と、２つの選択人力Ｓｏ、
Ｓ１と、出力制御入力ＥＮとが設けられる。

選択入力の論理レベルに従って４つの入力セントの１つ
が選択的に可能化きれる。

入力ＥＮに論理°“０”レベルが与えられるとマルチプ
レクサ１７は転送可能状態となり、そうでないとき、つ
壕り入力ＫＨに論理“′１″レベルが与えられるとマル
チプレクサ１７は実質上無限大のインピーダンスを与え
る。

インターフェイスレジスタを説明する前にこれを制御す
るクリップフロップを説明する。

フリップフロップ４０．４１はシーケンサを形成し、数
個のマシンサイクルの期間中作業メモリからマイクロ命
令を読み出すのに必要な指令を発生するよう機能する。

フリップフロップ４０，４１はそれらのＣＫ大入力信号
８７”ＲｏＲＡｃ’Ｍ５図）を受は取る。

フリップフロップ４０のセット入力はＮＡＮＤゲート５
９の出力に接続される。Ｎ　Ａ　Ｎ’　Ｄゲート５９は
、第１の入力に信号Ｃ３Ａ１６を受は取り、第２の入力
に信号５ＴＡｌ）ＲＡ（第５図）を受は取り、第３の入
力にフリップフロップ４１の出力υからの信号Ａを受は
取る。

信号Ｃ３Ａ１６はバス２５の１つのリード線に与えられ
、制御メモリアドレスのビット１６を表わす。

このアドレスが３２により小さいとき、信号Ｃ５Ａｌ　
６はレベル″θ″である。

このアドレスが３２に乃至６４にであるとき、信号Ｃ３
Ａ１６はレベル″′１”である。

フリップフロップ４０の入力Ｊ％には永続的に０”であ
る。

通常”１”であるリセット入力は、初期化リセット信号
ＲＧにより０°′に立ち下げられてよい。

フリップフロップ４０は、マシンサイクルの期間中で制
御メモリアドレスが３２に乃至６４Ｋ（Ｃ８Ａ１６＝“
ｌ”）のときにタイミング信号ＳＴＡ　Ｄ”ＲＡの立上
がりエツジでセットされ、次のマシンサイクルの開始時
に信号５ＴＲＯＲＡによりリセットされる。

フリップフロップ４０がセットをれると、その出力Ｑの
信号ＦＬＡＧは論理°°１°ルベルである。

フリップフロップ４０の出力ＱＬｔフリップフロップ４
１の入力Ｊ、　Ｋに接続きれる。

フリップフロップ４１は信号ＦＬＡＧがぞれ１で編埋゛
１″レベルにあるときに信号５Ｔｉｔ（Ｊｌ−ＩＡの立
上がりエツジでセットされ、ＦＬＡＧが論理”０”レベ
ルにあったならばリセットされるか寸たはリセット状態
を維持する。

フリップフロップ４１がセントされると、論理°゛１”
レベルの信号Ａが出力Ｑに現われる。

信号Ａは次のようにしてタイミングユニットに供給され
る。

実質上シーケンサＨＷは次のような仕方で動作する。

初めにフリップフロップ４１はリセット状態にある。

１つのマシンサイクル（１″サイクル）の切間中に８２
に乃至６４にの制御メモリアドレスが発生されると、フ
リップフロップ４０は信号５ＴＡＤＲＡの最初のエツジ
でセット嘔れる。

次のサイクル（２°サイクル）が開始すると、フリップ
フロップ４１がセットきれて信号Ａが直接出力Ｑに発生
し、他方フリップフロップ４０はリセントサれる（信号
５ＴＲ（ＪＲＡの１°エツジ）。

第２サイクルの期間中フリップフロップ４ｏはリセット
状態に保たれ、論理“０″レベルの信号Ａのマスク作用
により信号Ｃ３Ａ１６も現われる。

しかる後フリップフロップ４１は第３（３°）サイクル
の開始時点でリセットされる。

次のサイクルにおけるフリップフロップ状態は再びＣ５
Ａｌ６のレベル状態によって決定きれる。

理解されるように、フリップフロップ４０．４１はイン
ターフェイスレジスタの動作に影響を及ぼす。

フ１１ツブフロップ４３．４４．４５．４６はインター
フェイス対話を制御する回路の一部を構成する。

フリップフロップ４８ＣＢＵＲＥ）は、システムバス上
に信号ＢＩＪＲＥ１を与えたりバス要求を信号するため
に用いられる。

その人力Ｊ、　Ｋは永続的に”１”に接続される。

そのクロック入力はＯＲゲート６５の出力に接続される
。ＯＲゲート６５の入力はＡＮＤゲート５５およびＮ　
Ａ　Ｎ’　Ｄゲート５６の出力に接続される。

ＡＮＤゲート５５はその入力に１ｇ号Ａと５ＴＲＯ８Ａ
を受は取る。

Ｎ’　Ａ　＃’　Ｄゲート５６はその人力に指令Ｖ　ｋ
ｆ　Ｍとタイミング信号ＳＴＭ１を受は取る。

フリップフロップ４８はそのリセット入力に供給きれる
信号ＡＣＫ１の最初のエツジでリセットされる。

したがって明瞭に理解されるように、フリップフロップ
４３は実行中のマイクロ命令がメモリアクセスを要求す
るとき信号ＳＴＭ１のｇ２エツジにより、またはシーケ
ンサＭＷが可能状態にありかつ信号Ａが論理”１”レベ
ルにあるとき信号ＳＴＨ，ＯＲＡの最初のエツジにより
セットされる。

フリップフロップ４３の出力Ｑはバスリード線Ｂ’１Ｊ
ＲＥ１に接続される。

フリップフロップ４４　（ＣＹＧ　’）はプロセサに割
り当てられたバスサイクルヲ表わす。

フリップフロップ４４は、そのクロック入力に信号ＤＡ
ＲＥを受は取り、そのセット入力に信号ＡＣＫｌを受は
取る。

Ｄ　Ａ　ｌ＜　ｇはバスの信号ＤＡｌ＜Ｅｋ反転するこ
とによって得られる。

フリップフロップ４４のＪ、　Ｋ入力は０”に接続され
る。

したがってフリップフロップ４４ＣＣＹＧ）は、信号Ａ
ＣＫ１の最初のエツジにより、すなわちパ　　　−スが
要求プロセサに割り当てられたときにセットされ、信号
ＤＡＲＥが立ち下がる１でＣ′Ｔなわち信号ＤＡＲＥが
立ち上がる１で）−ｆ：の状態を維持する。

フリップフロップ４４の出力Ｑに川われる信号　　　−
ＣＹＧＡはフリップフロップ４５．４６に対してそれぞ
れセント信号およびリセット信号として供給きれる。

フリップフロップ４５はメモリ奸込み動作を表示する。

信号Ａ　ＣＫ　１はフリップフロップ４５のクロック入
力に供給される。

フリップフロップ４５のＪ入力はデコーダ１６からメモ
リ書込み動作を表わす指令Ｒを受は取り、Ｋ入力は永続
的に”１”に接続される。リセット入力はフリップフロ
ップ４４の出力Ｑから信号ＣＹＧＡを受は取る。

メモリ臀込み動作の場合（／＜＝１）、フリップフロッ
プ４５はＡＣＫｌの第２エツジでセットて１、フリップ
フロップＣＹＧのリセット、すなわら信号ＤＡＲＥの第
２エツジでリセットされる。

信号Ｑ　Ｗ　７”およびυＷＴは出力Ｑおよびυにそ１
ｔぞれ得られる。

フリップフロップ４６はメモリ読出し動作を表示する。

信号ＡＣＫ１はフリップフロップ４６のクロック入力に
供給きれる。

フリップフロップ４６のＪ入力はデコーダ１６つ）らメ
モリ読出し動作を表わす指令Ｒを受は取り、ｌ（人力は
永続的に°゛１”に接続される。

リセット入力はフリップフロップ４４の出力Ｑう）ら信
号ＣＹＧＡを受は取る。

メモリ読出し動作の場合（Ｒ＝１）、フリップフロップ
４６は信号ＡＣＫ１の第２エツジでセットされ、フリッ
プフロップ４４ＣＹＧのリセット、すなわち１言号ＤＡ
ＲＥの第２エツジでリセットさイ１．る。

ｉｓ号ｃａｕｏおよびＱＲＤはフリップフロップの出力
σおよびζにそれぞれ得られる。

メモリ書込み動作の場合フリップフロップ４６はリセッ
ト状態に保持でれる。

フリップフロップ４７はマルチプレクサ１７に対する制
御回路を構成する。

フリップフロップ４７のＪ、に入力は永続的に°“１”
にある。

リセット入力は、（ＳＴＡＤＲＡの反転によって得られ
た）信号ＳＴ＾ｂｋλを受は取る。

フリップフロップ４７の出力Ｑはマルチプレクサ１７の
可能化入力ＥＮに接続される。

フリップフロップ４７は、５ＴＡＤＩＩＡの最初のエツ
ジでリセットされ、矢のサイクルの開始時にＳ　Ｔ　／
ｌ’υＲＡの最初のエツジてセノトキれる。

フリップフロップ４７がリセットをれている間マルチプ
レクサは情報転送か町ｉヒとγＳる。

マルチプレクサ１７の入力選択はフリップフロップ４０
．４１の状態、すなわちハードウエアンーケンサによっ
て行われる。

信号Ｐ’　Ｌ　Ａ　Ｇは選択人力Ｓ１に供給σ４°ｔ、
信号Ａは選択入力ＳＯに供給される。

信号ＦＬＡＧおよびＡが”０”にあるとき、入力セット
１が選択される。

信号Ｆ　Ｌ　’Ａ　Ｇが”１°”で信号Ａが°゛０”の
とき、入力セット３が選択される。信号ＦＬＡＧが°°
０”で信号Ａが′°１”のとき、入力セット２が選択さ
ｉ’ｌる。

マルチプレクサの入力セット１はチャンネル２４に接続
され、制御メモリから読み出されたマイクロ命令を受は
取る。

入力セット３は、変位零をもつ所定の相対飛越しマイク
ロ命令に対応するコードをマルチプレクサに強制的に与
えるため電圧源１および０に接続される。

入力セット２はＤＡＣＢＵＳに直接接続される。

したがって、マイクロ命令が作業メモリの代わりにｌｉ
！Ｉ御メモリから読み出てれるとき１．／ｉ’　Ｌ　Ａ
　Ｇ−”ｏ″でＡ−”０°′てあり、マルチプレクサの
人力１に現われるマイクロ命令はレジスタＲＯＲ１５に
転送きれる。

逆にマイクロ命令が作業メモリから読み出きれるべきと
きには、ＦＬＡＧ＝”“１”、Ａ−”０”−ｃｅＫのｖ
イクルｖｃｐｒ、Ａａ＝”　ｏ　”、−，４＝”　１　
”となり、第１のサイクルの開始時に入力に現われる飛
越しマイクロ命令、および作業メモリから読み出されて
第２のサイクルの開始時にＤＡＣＢＵＳ、したがって入
力２に現われるマイクロ命令はレジスタＲＯＲに転送き
れる。

次にインターフエイスレシスについて説明する。

レジスタＤ０８６はプロセサの出力からバスに与えられ
るデータに対するインターフェイスサポートレジスタで
あり、その入力はＩ）ＡＣＢＵＳに］妾続式れ、その出
力は内部バスＩＢに接読される。

レジスタＤ０８６のクロック入ツノはＮＡＲＤゲート５
１の出力に接１跣される。／Ｖ　、４　＃　Ｄゲート５
１はその入力に（デコーダ１６からの）ローディング指
令ＣＤＯとタイミング信号Ｓ７”　Ｍ　ｌを受は取る（
第４図および第５図）。

ＳＴＭｌの第２エツジでレジスタ３６に、指令ＣＤＯが
存在するときに内部バスＩＢに現われる情報がロードさ
れる。

レジスタＤｏの入力ＥＮはＯＲゲート４９の出力に接続
される。ＯＲゲート４９はその入力にフリッフロップ４
５の出力Ｑからの信号Ｑ　Ｗ　７’を受は取る。

この信号は論理”０”レベルにあるとき（ノリノブフロ
ップ４５がセント）、実行中のマイクロ命令はメモリー
８込みであることを表わす。

レジスタ３６の自答は、フリップフロップ４６がセット
状態にある全期間中、すなわちＡＣＫｌの第２エツジか
らＤＡＲＥの第２エツジ壕での期間中、Ｉ）ＡＬ’ＢＵ
Ｓ上にロードきれる。

レジスタＡＤＤ／Ｃ（ＪＭ８７＋ｉプロセサの出力から
バスへ送られるアドレス／コマンド（指令）に対するイ
ンターフェイスサポートレジスタであり、その出力はＤ
ＡＣＢＵＳに接続され、その入力は内部バスＩＢＶＣ４
夛２１′光される。

レジスタ３７のクロック入力はＮＡＮＤゲート５７の出
力に接続される。ＮＡＮＤゲート５７はその入力に（第
３図のデコーダ１６からの）ローティング指令ＶＡｉＭ
とタイミング信号Ｓ　７’　Ｍ　１を受は取る。

レジスタ３７には、指令ＶＭＭが存在するときはＳＴＭ
ｌの第２エツジの発生によりバスＩＨにあるデータがロ
ードされる。

レジスタＡＤＤ／ＣＯＭの入力ＥＮはＯＲゲート５０に
接続される。ＯＲゲート５０はその入力に信号ＡＣＫ１
（第２図）とフリップフロップ４１の出力からの信号Ａ
を受は取る。

レジスタ８７の内容は、信号Ａも論理”　ｏ　”レベル
にある場合、ＡＣＫｌが論理°°０”レベルにある全期
間中ＤＡ（：ＢＵＳにロードされる。

レジスタ１）Ｉ３８はＤＡＣＢＵＳからプロセサの入力
へ送られるデータに苅するインターフェイスサポートレ
ジスタであり、その入力はＤＡＣＢＵＳに接続てれその
出力は内部バスＩＢＫ接続される。

レジスタＤＩ３８のクロック入力は／Ｖ　ＯＲゲート６
７の出力に接続され、ｓｏＲケート６７の第１人力は信
号ＤＡＲＥを受は取る。

第２の人力はＮＡＲＤゲート６３の出力に接続式れ、Ｈ
ＡＮＤゲート６３の入力は、ノリツブフロップ４６の出
力Ｑからの信号ＱＲ，Ｄと、フリップフロップ４１の出
力ηから信号Ａと、ノリツブフロップ４４の出力Ｑから
の信号ＣＹ　Ｃ，Ａとを受は取る。

ＤＡＣＢＵＳに現われる情報は、信号ＱＷＲ１Ａ、ＣＹ
ＧＡによって表わされる条件の全てが確証されたとする
と（論理”１″レベル）、信号Ｄ　Ａ　／ｌ’　Ｆがレ
ベル゛１”に立ち上がったとき（したがってＤ　Ａ　Ｅ
　／ンが０″のとき）レジスタ８８にロードされる。

信号ＱＲＤ＝１は、実行サイクルの期間中に実行きれる
べき動作が読出し動作であることを意味１−る。

４ｇ号Ａ＝１は、実行サイクルがハードウェアシーケン
サによって開始されたサイクルではないことを意味する
。

信号ＣＹＧＡ＝１＋１．実行バスサイクルがレジスタ３
８を言むプロセサに割り尚てられたことを表わす。

レジスタ３８の可能化人力ＥＮはＮＡＮＤゲート６０の
出力に接続され、＃’　Ａ　＃　Ｄタート６０の入力は
転送指令ＴＲとタイミング信号ｓＴｃＯＭＡを受は取る
。

した／ノ５つて、転送指令ｑ゛／１’が存在する場合、
レジスタ３８に含１れるデータは信号ＳＴＣＯＭＡの持
続期間中内部バスＩＢにロードされる。

第４のレジスタＭＡ８９かさらに設けられる。

レジスタＡ／Ａ８９は、作業メモリにストアされるマイ
クロ命令がアドレスされる場合プロセサの出力からバス
に送られるアドレス／コマンドに対するインターフェイ
スサポートレジスタである。

その出力はＤＡＣＢＵＳに接続され、その入力は、メモ
リアドレスを表わす一部（２４ビツト）に対して、レジ
スタＲＯδ’ＡＲの出力から市１］側１メモリ７−ケン
ザｉ　４　（Ｊ　ｃｇｓ図）へ至るチャ／ネル２３に接
続される。

残りの人力部分４２（８ビツト）は、メモリ読出し指令
に対応する一組の指令をレジスタ３９に与えるため、ア
ース電位または論理”１°ルベルに対応する電圧に接続
される。

レジスタ３９のクロック入力は信号５ＴＲＩ！；ＧＡ（
第５図）を受は取る。

これにより、各サイクルの終了時に充電される。

レジスタ３９のＥＮ入力はＯＲゲート５８の出力に１妾
続される。ＯＲゲート５８の入力は、フリップフロップ
４１の出力Ｑからの信号Ａと信号ＡＣＫ１を受は取る。

レジスタ３９は、信号ＡＣＫ１が′０″にあるときの１
用間中のみ、かつＡ＝Ｏのときのみ、すなわちハードウ
ェアシーケンサの７リツプ７０ツブ４２がセントされて
いる場合に、その内容をＤＡＣＢＵＳにロードする。

これ寸での説明に基いてシステム動作を述べる前にスト
ップロジック３８　（ｉ４図）を参照してタイミングユ
ニット１４の説明を行つのが有益である。

前述したように、ストップロジック３３はその出力に＋
ｔｉｌＪ徊１惜号ｃｓｒＡＲｏを与える。

Ｃ３ＴＡＲＯ＝”　０　”のとき、タイミングユニソト
１４の周期動作はＣ３ＴＡＲＯ＝“Ｏ″の場合のサイク
ルの終了時に停止する。

Ｃ３ＴＡＲＯが°１°′に立ち上がったときのみ新たな
サイクルが開始する。

ストップロジック３３は、フリップフロップ４８と、２
つのＮＡＮＤゲート５３．５４と、ＮＯＲゲート４９と
を具備する。

フリップフロップ４８のクロック入力＋１ＮＡＮＤゲー
ト５４の出力に接続される。

ＮＡＮＤゲート５４はその入力に信号ＤＡＲＥとＣＹＧ
Ａを受は取る。

フリップフロップ４８０）Ｊ、ノ（入力は永久的に°“
０°゛に接続される。

そのセント入力はＮ　Ａ、　Ｎ’　Ｄゲート５３の出力
に接続される。

ＮＡＭＥ）ゲート５３の一人力はＯＵゲート４９の出力
に接続され、ＱＲゲート４９の入力は信号Ｖ　Ｉｖｉ　
ＭおよびＡを受は取る。

信号ＳＴＭ１はＨＡＮＤゲート５３の第２人力に供給さ
れる。

信号ＣＳＴ　Ａ　Ｅｌ　□はフリップフロップ４８の出
力Ｑからイ尋られる。

リセット条件でフリップフロップ４８はすセントされ、
信号Ｃ３ＴＡＲＯは１”である。

１つのマシンサイクルの期間中に、メモリ可能化サイク
ルを表わす信号ＶＭＭ、’Ｅたはノ・−ドウエシ−ケン
サが可能化されたことを表わす信号Ａが発生されると、
フリップフロップ４８は信号ＳＴＭ１が”ｌ”に立ち上
がったときにセントされる。

１言号Ｃ３ＴＡＲＯが”０°′に立ち下がり、これによ
りタイミングユニットは実行サイクルの終了時に停止す
る。

信号ＣＹＧＡが存在するとき、フリップフロップ４８は
信号Ｄ　Ａ　／ｌ’　Ｅの第２エツジでリセットされる
。

ＤＡｌｔＥ（ｆ）第２エツジでに’　Ｓ　Ｔ　Ａ　１１
０は°°１”に立ち上がり新たｒｌマシンサイクルが開
始する。

上述したシステムの動作は第７図のタイミングチャート
を参照すると容易に理解されよう。

制御メモリにストアされたマイクロ命令による内部動作 この種の動作は、各々が１つのマイクロ命令によって制
御される複数の連続的なサイクルに基いて行われる。

このような動作に対してバスやインターフェイスユニッ
トは使われない。

マイクロ命令Ｎの実行と制御メモリからの次のマイクロ
命令Ｎ＋１のフエツチングとはオーバーラツプする。

第７図には、このような動作の仕組みが慨略的に示され
る。

図Ｓ　Ｔ　ＩＩ　Ｏ／＜　Ａは数個のマシンサイクルを
開始させるタイミングパルスを表ｂ−ｔ。

Ｓ　Ｔ　ＲＯＲＡの第１エツジはレジスタＲＯＲＫマイ
クロ命令Ｎ、　Ｎ＋１、＃＋２・・・・をロードする。

これらマイクロ命令は、マイクロ命令（図ＥＸＥＣ）の
規定する動作の実行を別個ｌしかつ次のマイクロ命令ア
ドレスを規定する。

各サイクルが終わりに近ずくと、信号Ｓｉ’ＡＤＲＡ（
第５図）の第１エツジで次のマイクロ命令のアドレスが
得られ、このアドレスは制御メモリのアドレスに用いら
れる。

読み出きれたマイクロ命令はサイクル終了時にレジスタ
ＲＯＨにローディングされるよう利用可能となり、実際
には次のサイクルの開始てＩＩ　Ｑ　Ｈにロードされる
。

図ＦＥＴＣＨは、次のマイクロ命令の読出しが実行きれ
、参照オーダ一番号が読み出されたマイクロ命令に対す
る場合の谷サイクルの時間期間を表わす。

基本的にこの種の動作は２糧類、すなわち読出し動作と
書込み動作である。

買込−へ勲Ｊ午（第８図に示される） 第１のマシンサイクルＮの期間中、指令ＣＤ０（図ＤＯ
）の存在によりＳ　Ｔ　Ｍ　１のＴ３ｇ２エツジてレジ
スタＤＯにローディングがなきれる。

＜ｇ　２マシンサイクルの期間中、廟号Ｃ８ＴＡＲＯは
指令ＶＭＭの存在によりＳＴＭｌの第１エツジで”０″
に立ち下がる。

ＳＴＭｌの第２エツジてレジスタＡＤＤ／ＣＯＭにロー
ディングがなされ、信号Ｂ（ＪｕＥｌが発生する。

このマシンサイクルの終了時にプロセサは停止して（Ｃ
８ＴＡＲＯ＝０　）外部事象を待つ。

所定時間（これはバスの占■状態によって決する）が経
過すると、プロセサは信号Ａ　ＣＫ　１　’（ｃ−受は
依り、バスアクセスサイクルまたは単に°）（スサイク
ル“がスタートする。他方、プロセサは非動作状態の１
丑である。

インターフェイスユニットだけか対話に１先係する。

ＡＣＫｌの第１エツジでＢ（ＪＲＥｌは”０″に立ち下
がり、他方割り当てられたサイクルＣＹＧのノリツブフ
ロップはセットされ、レジスタＡＤＤ／ＣＯＭの出力は
ＡＣＫｌの第２エツジ１で可能状態である。

゛この時間インターバルの期間中レジスタＡＤＤ／ＣＯ
Ｍの内容はＤＡＣＢＵＳに転送される。

ＡＣＫｌの第２エツジで読出しサイクルフリップフロッ
プＷＴがセットされる。

その結果、レジスタＤｏの出力は可能化され、その内容
はＤＡＣＢＵＳに転送される。

Ｃ３ＴＡｌピＯは再び°゛１″に立ち上がり、フリップ
フロップＣＹＧおよびＷＴはＤＡＲＥの第２エツジでリ
セットされ、これによりバスサイクルが終了する。

バスは解放され、新たなマシンサイクルＮ＋２がスター
トする。

したがってメモリ書込み動作は２つのマシンサイクルと
１つのバスサイクルで実行される。

バスサイクルの期間中プロセサは禁止化される。

これは、レジスタＤｏおよびＡＤＤ／ＣＯＭ（１）内容
がバスに転送される前にそれらレジスタの使用を要求す
ることもある次の動作が実行中の動作と干渉するのを避
ける上で、必要である。

このような禁止化は、マイクロ命令Ｎ＋２、Ｎ十３によ
り割１卸される次の動作が内部的な場合、すなわちそれ
らの動作がインターフェイスのユニットの使用を要求し
ない場合は回路変（によって回避できる。しかしこれは
本発明の目的から逸脱している。

インターフェイスユニットの一部の要素は書込み動作の
期間中作動しないことに注意されたい。

特にＨＷ７−ケンサ（フリップフロップ４０．４１）は
動作しない。

マルチプレクサ１７は、適当な時間（サイクルＮ−１−
１の５ＴＡＤＲＡの第１エツジとサイクルＮ＋２の５Ｔ
ＡＤＲＡの第１エツジ間）にチャンネル２４にあるマイ
クロ命令をレジスタＩＩ　ＯＩｔ′に転送するようその
出力をｃＴｒ能状態にする。

またレジスタＭＡ３９は、たとえ情報をロードしていて
もその出力が可能化これないため、禁止化される。

読出し動作 この動作は第９図に示される。

第１マシンサイクルＮの期間中信号Ｃ３ＴＡＲＯは指令
ＶＭＭの存在とＳＴＭｌの第１エツジとにより”０”に
立ち下がる。

レジスタＡＤＤ／ＣＯＭは、ＳＴＭｌの第２エツジでロ
ーディングが行われる。

同時に信号ＢＵＲＥ１が発生する。

このマシンサイクルの終了時にプロセサはロックされて
ＣＣ５ＴＡｕｏ−０”）外部事象を待つ。

バス動作状態によって決筐る所定時間の経過後、プロセ
サは信号ＡＣＫ１を受は取りバスサイクルがスタートす
る。他方プロセサはなお禁止化状態にある。

Ａ　ＣＫ　１の第１エツジでＢＵＲＥｌが°°０”にリ
セットきれるとともにフリップフロップＣＹＧがセント
され、レジスタＡＤＤ／ＣＯＭの出力は口Ｔｉ巨化され
る。

このレジスタの内容はＤＡＣ−ＢＵＳを通って転送され
る。

ＡＣＫｌの第２エツジでフリップフロップＩＩ　Ｄがセ
ットでれる。

所定時間が経過するとＧＡＭ６はＤＡＣＢＵＳ上に読出
しデータを与え、信号ＤＡＲＥｋ発生する。

レジスタＤＩにはＤＡＲＥの第１エツジてローテイング
がなされる。

ＤＡＲＥの第２エツジでバスサイクルが終了してフリッ
プフロップＨＤ、ＣＹＧがリセットされＣ３ＴＡＲＯは
再び”１”に立ち上がる。

バスは解放され新たなマシンサイクルＮ＋１がスタート
する。

このマシンサイクルの期間中（信号Ｓ　ｉ’　ＣＯＭＡ
の発生により）レジスタＤＩの自答がプロセサ内部の適
当なレジスタに転送きれ、必要ならばユニットＡＬＶに
より処理される。

この場合にもＨＷシーゲンサは可能状態にない。

この動作は２つのマシンサイクルと１つのバスサイクル
て実行される。

作業メモリにストアされるマイクロ命令理解されるよう
に、作業メモリにストアされるマイクロ命令によって制
御される動作の実行にはインターフェイスユニットとバ
スが使用される。

この種の動作は内部型であったりメモリアクセス型であ
ったりする。

内部動作 第１０図には内部動作に対して作業メモリからのマイク
ロ命令のフエツチンダとその実行のタイミングが示され
る。

サイクルＮの期間中マイクロ命令Ｎが実行中であり、信
号５ＴＡＤＲＡにより次のマイクロ命令Ａ／＋１のアド
レスが得られる。

このアドレスが制御メモリ容量より太きいとき、すなわ
ちＣ３Ａ１６＝１のとき、ノリツブフロップＦＬ　Ａ　
Ｇはセントされる。

これにより１．マルチプレクサ１７の入力セット３が選
択きれ、相対飛越し＋０の強制マイクロ命令がレジスタ
Ｒ０１＜に送られる。

きらに、ＳＴＩ＜ＥＧＡの第２エツジでマイクロ命令ア
ドレスＡ（＃＋’ｌ）がメモリ読出し動作を行うための
類別指令と一緒にレジスタＭＡにロードされる。

その直後のマシンサイクルの開始で、すなわち５ｒＲｏ
ｔｅＡの第１エツジでフリップフロップＡはセットされ
フリップフロップＦＬＡＧはリセットはれる。

同時に信号ＢＵＲＥ１か発生はれる。

バスアクセス要求と同時に第２のマシンサイクル（＃＋
Ｏ）が開始し、このサイクルの１出間中プロセサはいか
なる有効な動作を行うこともなければマイクロ命令アド
レスを更新することもない。

ＳＴＭｌの第１エツジで信号Ｃ３ＴＡＲＯは”　ｏ　”
に立ち下がる。

５ＴＲＥＧＡの第２エツジてアドレスＡＣＮ十１）はレ
ジスタＭＡに保持芯れる。

プロセサ状態はこのサイクルの終了時にロックきれる。

ＡＣＫｌを受は取ると、ＢＵＩンｇｉｉ；ｔ’“０″に
立ち下がりレジスタｈｆ　Ａは口丁能化きれてマイクロ
命令アドレスＡ（＃＋１）と適当な・独−１１ｉｊ”９
出し指令をＤＡＣ−ＢＵＳに転送する。

バスサイクルがスタートし、この期間中作業メモリから
のマイクロ命令Ｎ＋１の読出し操作が行われる。

このようなマイクロ命令は信号ＤＡＲＥの全期間中ＤＡ
Ｃ−ＢＵＳ上に得られる。

ＤＡＲＥの第２エツジてこのバスサイクルは終了し新た
なマシンサイクルが開始する。

既にセットされていたフリップノロツブＣＹＧはリセッ
トされない。

フリップフロップＡはリセットされ、Ｃ３ｌＡ／１０は
再び°゛１゛′に立ち上がる。

Ｓ７”　ＨＯＲＡのｒＡ１エツジてＤＡＣＢＵＳ上にあ
るマイクロ命令は実行されるためレジスタ／ｌ’　０１
１！にロードされる。

７７ンサイクルＮ＋１の期間中に展開する動作は次のマ
イクロ命令アドレスによって決定される。

マイクロ命令のアドレスが１ｌｉｌｌ　ｉ卸メモリ容量
より大きい場合、すなわちＣ３Ａ１６＝”１°“の場合
、サイクルＮ＋１の期間中サイクルＮに関して前述した
のと同一の動作が行われ、すなわちノリノブフロノブＦ
ＬＡＧがセットされ、今度はマイクロ命令の読出しが制
御メモリで行われる。

第１の場合マイクロ命令Ｎの後、（Ｕ対飛越し十〇（＃
＋１十〇）の強′制マイクロ命令とアドレスＡ（＃＋２
）のマイクロ命令の読出しのためのノくスサイクルとが
続く。

したがって、この場合、作業メモリからのマイクロ命令
フエソチング操作とその実行に対して２つのマシンサイ
クルと１つのバスサイクルしか要しないことが判る。

畑らに、バスが解放きれる場合、第１のマシンサイクル
（＃＋０）がバスサイクルとオーバーラツプし、これに
よりこの動作は実際上１つのマシンサイクルと１つのバ
スサイクルて実行され得る。

これは、サイクルＮ＋０の開始からインターフェイスレ
ベルでアドレスＡ（Ｎ＋１）をａ−ｂに利用可能にする
レジスタＭＡと、インターフェイスレジスタからレジス
タＩＩ　Ｏｕへの転送サイクル全要求することなく、マ
ルチプレクサ１７を介してマイクロ命令ＡＩ’＋１をそ
の実行のため直ちにレジスタＲＯＲ１５に対して利用可
能にする直接チャンネル２５とを組み合わせ使用するこ
とにより達成される。

このような回路構成がなければ、作業メモリにストアさ
れたマイクロ命令の読出しと実行は、既知の従来手段を
使うことにより次のような仮説的過程に従って行われる
であろう。

１、実行マイクロ命令：これはアドレスＡＣＮ＋１）が
メモリアドレスであることを表わしＨＷシーケンサを可
能化する ２、マイクロ命令Ｎ１（ＨＷシーケンサによって強市り
される）：これはアドレスＡ（＃＋１）をレジスタＡＩ
）Ｄ／ＣＯＭにロードする。

サイクルの終了時にメモ’＋Ｍ出し要求を可能化してプ
ロセサをロックする。

３、バスサイクル：レジスタＤＩにメモリから読み出さ
れたマイクロ命令（＃＋１）がロードさイする。

４、マイクロ命令Ｎ２（ＨＷシーケンサによって強制さ
れる）：これはレジスタＲＯＲにＤＩに含１れるマイク
ロ命令をロードする。

５、マイクロ命令ＡＩ＋１が実行でれる。

この場合、マイクロ命令のフエツチングおよび実行には
、３つのマシンサイクルと１つのノくスサイクルが必要
でありそれらの間で何らのオーバーラッピングも生じな
い。アドレスＡ（Ｎ＋１）はサイクルＮの期間中に得ら
れることに注意されたい。

したがって、バスアクセス要求とメモリ読出し要求がサ
イクルＮの期間中に発生されない理由が問われるかもし
れ戸い。

これは、マイクロ命令Ｎかメモリアクセスマイクロ命令
てありこれによりマシンサイクルＮて対応バスアクセス
要求がなお係属中になることもあるので、普通不可能で
ある。

マイクロ命令Ｎ＋１のフエソチングと関連するバスアク
セスは、それ壕で存在することもある先のバス対話が確
実に完了したときに別閏のサイクルで可能化される。

これは重要なことである。

実際マイクロ命令Ｎ（このＮはメモリアクセスマイクロ
命令とする）の実行中にレジスタＡＤＤ／ＣＯＭかアド
レスＡをロードするために使用されれば、それまで存在
しているかもしれないＡＤＤ／、ＣＯＭの先の内容は失
われる。

したがって、ＡＣ＃＋１）のローディングは次のマイク
ロ命令Ｎ１の期間中に行われなければならない。

またレジスタＩＭＡが存在する本発明の特別な目的の場
合ても、フリップフロップＢｖＲｇｃ″ｉ−ｔだセット
されているため、すなわちバスアクセス要求は壕だ係属
中の要求であるため、バスへのアクセス要求はマイクロ
命令Ｎの期間中に行い得ない。

ノーモ　リ　ア２−」」−寧Ｕ乍 第１１図には作業メモリからマイクロ命令をフエツチン
グする動作が示されている。このマイクロ命令はメモリ
アクセス動作を制御する。

マイクロ命令Ｎが夷行きれるサイクルＮの期間中にＣ３
Ａ１６−”１°′の場合の次のマイクロ命令ＡＣ＃＋１
）のアドレスが得られる。

５ＴＡＤＲＡの第１エツジでスリップフロップｆｉ’　
Ｌ　Ａ　Ｇがセントチれマルチプレクサ１７に対して前
述したような作用を行う。

５ＴＲＥＧＡの第２エツジでレジ及りＭＡに、マイクロ
命令アドレスＡ（＃＋１）とメモリ読出しの強制指令が
ロードされる。

直後に続く次のマシンサイクルの開始でフリップフロッ
プＦ’　Ｌ　Ａ　Ｇがリセットσれ、フリップフロップ
Ａがセントされる。

これと同時に信号ＢＵＲＥ１が発生する。

このマシンサイクルの期間中にマルチプレクサ１７によ
って強制烙れた相対飛越し＋０（＃十〇）のマイクロ命
令が実行される。

ＳＴＭｌの第１エツジで信号Ｃ３ＴＡＲＯが”Ｏ°″に
立ち下がる。

５ＴＲＥＧＡｏ）第２エツジでアドレスＡ（Ｎ＋１）が
レジスタＭＡに保持される。

ブリセサ状態はこのサイクルの終了時にＣ３ＴＡＲＯ＝
０によりロックはれる。

バスサイクルが信号Ａｃｘ１．の受取りでスタートする
。この信号ＡＣＫ１は第１０図に示きれるようにサイク
ルＮ＋０の期間中に既に発生している。

ＢＵＲＥｌは０″に立ち下がり、レジスタＭＡは可能化
されてマイクロ命令アドレスＡ（Ｎ＋１）と適当な強制
指令をＤＡＣ−ＢＵＳに転送する。

信号Ｄ　Ａ　／？　Ｅにより、作業メモリから読み出さ
れたマイクロ命令Ｎ＋１がＤＡＣ−ＢＵＳ上に得られる
。

ＤＡＲＥの爪２エツジによりマシンサイクルＮ＋１がス
タートする。

マイクロ命令Ｎ＋１は５ＴＲＯＲＡの第１エツジでレジ
スタ１１　（Ｊ　Ｒにロードされて実行される。

Ｓｉ’Ｍ１の第１エツジでそのマイクロ命令がメモリア
クセスを要求したとき、信号Ｃ３ＴＡＨＯは°′０”に
立ち下がる。

１だ、次のマイクロ命令の計算されたアドレスＡＣ＃＋
２）かＣ３Ａ１６−”１”を含む場合、信号１’　Ｌ　
Ａ　Ｇが発生てれる。

ＳＴＭｌの第２エツジで信号ＢＵＲＥ１が発生され、Ｓ
Ｔｌ＜ＥＧＡの第２エツジでアドレスＡ（＃＋２）がレ
ジスタＭＡにロードされる。

ＡＣＫｌが受は取られると、バスサイクルが開始してＢ
ＵＲＥがｏ″と立ち下がる。

レジ７、　タＡ　Ｄ　Ｄ／ＣＯＭの内容はＤ　Ａ　Ｃ／
ＢＵＳに　　される。

ＡＣＫｌの第２エツジで７リツプフロツプＲＤまたけＷ
Ｄのいずれか一方が、読出し動作か書込み動作であるか
に従ってセットされる。

第１の場合、第１１図に示すようにレジスタＤＯが可能
化されてその内容をｌ）　Ａ　Ｃ−Ｂ　Ｕ　Ｓにロード
する。

第２の場合、ＤＡＲＥの第１エツジでＤＡＣＢＵＳ上に
存在しかつメモリから読み出はれたデータがレジスタＤ
Ｉにロードされる。

ＤＡＲＥの第２エツジでバスサイクルが終了し、サイク
ルＮ＋１＋Ｏがスタートする。

このサイクル中に、マルチプレクサ１７によって強制さ
れたマイクロ命令の実行と、作業メモリカラ（７）次１
７）マイクロ命令Ｎ＋２のフェッチングとが行われる。

結論として、この場合には、マイクロ命令Ｎ十〇に関連
したサイクルがバスサイクルにオーバーラツプ可能のた
め、作業メモリからのマイクロ命令の読出しとその実行
に２つのバスサイクルと１つのマシンサイクルしか要し
ない。

さらにこの場合、より小さいサイクル数で動作する可能
性がＤＡＣＢＵＳとＲＯＲレジスタ間の直接接続と、レ
ジスタＭＡの存在とによって与えられる。

この場合、インターフェイスレジスタ間の干渉を避ける
ためにレジスタＭＡを使用する必要性が一層明らかにな
る。

実際、サイクルＡＩ’＋１の期間中レジスタＡＤＤ／Ｃ
（ＪＭにはメモリから読み出されるべきデータまたはメ
モリに誓き込ｌれるべきデータがロードきれ、他の情報
がロードされることはない。

以上本発明の好適な実施例を説明したが、本発明の技術
的思想の範囲内で種々の変更が可能である。

例えば、上述した実施例では、ストアされたマインロ命
令を読み出すための作業メモリへのアクセスはアドレス
ビットＣ３Ａ１６の論理値に基いてなされたが、このア
ドレスビットは実際にはマイクロ命令アドレスの重み１
６のビットからなる。

上述したように、これにより１０乃至３２にのアドレス
をもつマイクロ命令は制御メモリにストアされ、３２に
乃至６４にのアドレスをもつマイクロ命令は作業メモリ
にストアきれるものとして扱われる。

しかしながら、他の規準も採用できることは明らかであ
る。

例えば、マイクロアドレスＣ３Ａ１６．Ｃ５Ａ１７の２
つ葦たはそれ以上のビットのＯＲをとり、かつ又各マイ
クロ命令アドレスに、対応マイクロ命令がストアされる
メモリを識別するための特別かつ排他的な機能をもつ１
つのビット全組み合せすることによって、選択を行って
もよい。

使用きれる論理素子に対して他の変更をなし得る。例え
ば、正方向エツジで可能化されるレジスタとフリップフ
ロップを負方向エツジで５Ｔ酢化でれるレジスタとフリ
ップフロップにとり替え、これと対応して可能化ロッジ
ツクを変更してもよい。

バスに関しては、説明の簡略化のため一部のバスレシー
バニヒよひトランスシタの説明と省略したが、これらを
レジスタとバス間に配置してもよい。

【図面の簡単な説明】

第１図は非同期型バスを備える多重プロセサシステムの
ブロック図、 第２図は第１図の非同期型バスで行われる対話を示すタ
イミング図、 絹３図は本発明に従って構成される多電プロセサシステ
ム用プロセサのブロック図、 第４図は第３図のプロセサのタイミングユニットのブロ
ック図、 第５図は第４図のタイミングユニットニヨッテ発生はれ
るタイミング惰号のタイミング図、第６図は第３図のプ
ロセザ内のインターフェイスユニットの詳７前図、およ
び 第７図乃至第１１図は本発明に従って構成されたシステ
ムにより行われる動作のタイミング図である。 １．２．３・・・プロセサ、４．６・・・作業メモリ、
１４・・タイミングユニット、１５・・マイクロ命令レ
ジスタ、１６・・・デコーダ、１７・・・マルチプレク
サ、４０．４１・・・ノリツブフロツブ、１４１・・・
マイクロプログラムメモリアドレスレジスタシステムス
・イタリア・ニス・ピー・ ア （外４名） 手続補正書 昭和ｊｇ年　７月２に日 特許庁人官若杉和夫殿 １事件の表示 昭和！？年特許願第　／２’３／２Ｖ号２、発明の名称 ；１ｍ　＋邑＄ｆ’ｌ　’７：７ぐ・ス汐東っ汐。セプ
ンスヂム６、補正をする者 事件との関係　　特許出願人 住所 −４９５＝

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセサ（１，２，３）が共通バス（５）を
   介して作業メモリ（４，６）と通信し、各前記プロセサ
   は、 一作業メモリアドレス／コマンドをラッチするための第
   １バスインターフエイスレジスタ（３７）と、 一作業メモリから読み出された情報をランチするための
   第２バスインターフエイスレンスタ（３８）と、 一マイクロプログラムメモリ（７）、　マイクｏ　７’
   　ｏ　クラムアドレスレジスタ（１４１）、　前記マイ
   クロプログラムメモリから読み出されたマイクロ命令を
   ランチするためのマイクロ命令レジスタ（１５）、Ｍ　
   記マイクロプログラムメモリの出力から前記マイクロ命
   令レジスタ（１５）の入力に至る第１通信路（２４）、
   および前記マイクロ命令からマイクロ指令を発生するた
   めのデコーダ（１６）からなるマイクロプログラム化制
   呻ユニットと、−タイミングユニット（１４）と、 を具備する非同期型バス多重プロセサシステムにおいて
   ； 少なくとも１つの前記プロセッサは、 −前記マイクロプログラムメモリアドレスレジスタ（１
   ４１）から作業メモリアドレスを入力する、作業メモリ
   アドレス／コマンドをラッチするための第３バスインタ
   ーフエイスレジスタ（３９）と、 一前記作業メモ’Ｊ（４，６）から前記システムバス（
   ５）を介して前記マイクロ命令レジスタ（１５）に至る
   第２０−ディング通信路（２５）と、−前記第１および
   第２通信路に設けられたゲート装置（１７）と、 一前記マイクロプログラムメモリアドレスレジスタ（１
   ４１）によってアドレスされる１つのマイクロ命令を識
   別する情報によって可能化され、前記作業メモリに対す
   るアク七スを制御し、前記第１および第２のインターフ
   ェイスレジスタを！出仕し、かつ前記第３インターフエ
   イスレジスタおよび前記第２０−ディング通信路を可能
   化する一連のマイクロ指令を発生する論理シーケンス回
   路網（４０，４１，５９）と、を備えることを特徴とす
   る非同期型バス多重プロセサシステム。 ２、前記第３インターフエイスレジスタに入力されるコ
   マンドは、作業メモリ読出しコマンドを表わすコードが
   常時強制されたチャンネル（４２）から送られてくるこ
   とを特徴とする特許請求の範囲第１項に記載の非同期型
   バス多■プロセサシステム。 ３、少ｐくとも１つの前記プロセサはゲート装置ｔ（１
   ７）を介して前記マイクロ命令レジスタ（１５）の第３
   ０−ディング通信路を言み、実行でれると前記プロセサ
   の状態に何ら変更を生ぜしめない前記第３通信路にマイ
   クロ命令コードが永続的に現われることを特徴とする特
   許請求の範囲第１項に記載の非同期型バス多重プロセサ
   システム。 ４、前記第１、第２および第３通信路に設けられた前記
   ゲート装置（１７）は、前記第１、第２および第３通信
   路に接続される入力と前記マイクロ命令レジスタ（１５
   ）の入力に接続される出力とを有するマルチラ°レクサ
   からなる特許請求の範囲第３項に記載の非同期型バス多
   重プロセサシステム。 ５、前記論理シーケンス回路網は２つのマイクロ指令組
   を調時発生するための２つのフリップフロップ（４０，
   ４１）を含み、第１の前記マイクロ指令組は前記第３通
   信路から前記マイクロ命令レジスタへのローディングを
   可能化し、第２の前記マイクロ指令組はメモリアクセス
   要求信号を可能化しかつメモリサイクルの終端にて前記
   第２通信路から前記マイクロ命令レジスタへのローディ
   ングを特徴とする特許請求の範囲第３項に記載の非同期
   型バス多重プロセサシステム。 ６、前記第１インターフエイスレジスタに作業メモリア
   クセス情報およびコマンドがロードされるプロセササイ
   クルの終了時または前記第３インターフエイスレジスタ
   に作業メモリアクセス情報およびコマンドがロードされ
   るプロセササイクルの次のプロセササイクルの開始時に
   て前記バスに対するアクセスを選択的に要求するための
   制御装置（５５，５６，６５，４３）が前記１つのプロ
   セサに設けられる特許請求の範囲第３項に記載の非同期
   型バス多重プロセサシステム。