JPS5941082A - 非同期型バス多重プロセサシステム - Google Patents

非同期型バス多重プロセサシステム

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JPS5941082A
JPS5941082A JP58123127A JP12312783A JPS5941082A JP S5941082 A JPS5941082 A JP S5941082A JP 58123127 A JP58123127 A JP 58123127A JP 12312783 A JP12312783 A JP 12312783A JP S5941082 A JPS5941082 A JP S5941082A
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JP
Japan
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register
bus
microinstruction
memory
cycle
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JP58123127A
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English (en)
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フエルツチオ・ヅリアン
ビツトリオ・ザンキ
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Bull HN Information Systems Italia SpA
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Honeywell Information Systems Italia SpA
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Publication date
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    • G06FELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は作業メモリからマイクロ命令をローディングす
る非同期型バス多重プロセサシステムに関する。
複数のプロセサが各々マイクロプログラムを記憶するた
めの制(財)メモリを有し、共通バスを介して相互にあ
るいは作業メモリと通信するようなデータ処理システム
が知られている。
そのような作業メモリはプログラム、データおよびマイ
クロプログラムを含んでよい。
実際上告プロセサの制御メモリは2つの独立した制釧1
メモリ、すなわち読出し専用メモリと読出し/書込みメ
モリとから構成される。
作業メモリにあるマイクロプログラムは匍」(財)読出
し/臀込みメモリに転送された後に使用可能となる。
そのような転送は制御読出しメモリ内にあるマイクロプ
ログラムによってなされる。
このようなアーキテクチャは例えば米国特許第8.47
8,822号に記載されるが、単一プロセサシステムの
場合に限定されるものでもない。
また、作業メモリが中央ユニットに一体化はれてこれと
同期するようなマイクロプログラム化システムも知られ
ている。
そのようなシステムでは、一時に、作業メモリに収容さ
れているマイクロ命令を読み出し実行することが可能−
Cある。
そのようなシステムは例えば英国特許第1,440゜8
56号に記載されている。
これらのシステムにおいて、開側jメモリとしての作業
メモリの使用、およびメモリアクセスでのインタルフェ
イスの問題は5作業メモリ内にあるマイクロ命令の読出
しと実行のために作動する、いわゆるハードウェアシー
ケンサを用いることによって解決される。
そのようなンーケンサは、作動すると、作業メモリから
マイクロ命令を読み出し、さらに読出しメモリ動作が要
求される場合にはその読出したマイクロ命令を実行する
のに必要な一連のマイクロ命令を発生し、これらマイク
ロ命令がシステム動作を制御する。
この種のシステムでは、実際に必要なマイクロ命令だけ
がいわゆる゛ホット”読出しおよび実行プロセス、すな
わち個別的なマイクロ命令要求およびそれに関連した直
後の実行により作業メモリから転送されるため、前述し
たシステムよりも有利である。
そのような解法を、同じ利点を得る目的で、共通バスを
介して相互接続しかつ作業メモリに接続する多重プロセ
サシステムにも適用することが望1れる。
しかしながら、そのような解法を多重プロセサシステム
に適用するに当たっては大きな困難に直面しており、当
該技術分野において実現化されたバス多重プロセサシス
テムにおけるバスは、異なる時点で複数のプロセサによ
り時分割共有される。
また谷プロセサの動作は、他のプロセサや作業メモリの
IiI′II作に対して完全に非同期的に行われる。
実質上告プロセサは連続する複数のマシンサイクルに蟇
いて動作し、作業メモリとバスは1つのバスサイクルに
結合した複数のメモリサイクルに基いて動作する。
プロセササイクルは互いに同期することもなければバス
サイクルに同期することもない。
また一般にプロセササイクルはバスサイクルやメモリサ
イクルよりも短い。
したがって、バスを介してプロセサとメモリ間の接続を
可能化し、かつ又メモリと通信する複数のプロセサ11
1で起こり得る干渉を防止するための同期機構が必要で
ある。
このような同期機構では、バスとインターフェイスする
レジスタ群と、同期化および対話に要する時間期間中メ
モリと交換しなければならない情報を保持するロジック
とを各プロセサに設ける必要がある。
したがってメモリアクセス動作1例えば読出し動作では
、少なくとも2つのマシンサイクルと1つのバスサイク
ルで展開する3つの異なる動作が機能的に要求される。
@1のマシンサイクルの期間中、数個のコマンドと1つ
のメモリアドレスがインターフェイスレジスタ内に配置
される。
そのマシンサイクルの終了時に1つのバスアクセスと1
つの読出しメモリ要求がセットきれ、要求プロセサは各
々の活動を停止ルて続出し情報を待つ。
これにより待ち期間が開始し、この期間中バスとメモリ
開側1装置は自己の決定規準に従い自己のタイミングで
メモリ要求に応答して該プロセサのレジスタおよびイン
ターフェイスロジックと対話を始め、他方この間プロセ
サは非活動状態の11でいる。
このため少なくとも1つのバスサイクルを生成してこの
バスサイクルの終了時にメモリからの読出し情報を該プ
ロセサのインターフェイスレジスタにロードし、同時に
プロセサの活動を再開させることになる。
必要ならば、第2サイクル期間中のこの時点で、インタ
ーフェイスレジスタに含まれる情報が処理のために作業
レジスタに転送される。
上記英国特許に開示された技術思想を多重プロセサシス
テムに適用した場合、作業メモリ内のマイクロ命令の実
行に少なくとも3つのマシンサイクルと1つのバスサイ
クルが必要である。
渠1のマシンサイクルでインターフェイスレジスタロー
ディングが行われるであろう。
バスサイクルでメモリアクセス動1乍およびインターフ
ェイスレジスタへの読出しマイクロ命令のローディング
が行われるであろう。
第2のマシンサイクルでマイクロ命令レジスタへのロー
ディングが行われるであろう。
第3のマシンサイクルでそのマイクロ命令が実行される
であろう。
それらの動作はシーケンサの制御によって実行可能とな
ることは明らかであり、またシステムの動作は極めて遅
い仕方で遂行されることも明らかである。
さらにメモリアクセスの動作と、メモリから次のマイク
ロ命令を、沈み出す動作との間の干渉によっても遅延が
もたらされる。
普通、マイクロプログラム化プロセッサでは、1つのマ
シンサイクルでマイクロ命令の実行と次のマイクロ命令
のフエソチングとがオーバーランプする〇 このようなオーバーラツプは、実行マイクロ命令がメモ
リアクセスを指令し次のマイクロ命令が作業メモリ内に
ストアされるときには起こらない。
上記英国特許に開示された技術思想を多重プロセサシス
テムに適用した場合、メモリアクセスマイクロ命令の実
行および作業メモリからの次のマイクロ命令のフエツチ
ングに対して、次のような少なくとも8つのマシンサイ
クルと2つのノくメサ1°マシンサイクル:インターフ
エイスレジスタへのメモリアドレスと関連読出 し/書込みコマンドのローブ インク 1°パスサイクル:読出し/書込みメモリ2°マシンサ
イクル:インターフェイスレジスタへ作業メモリ内マイ
クロ命令ア ドレスと関連読出しコマンド のローディング 2°バスサイクル:読出しメモリ 3°マシンサイクル:インターフェイスレジスタからマ
イクロ命令レジスタへマ インク命令の転送 これらのサイクルの後1つのマイクロ命令実行サイクル
が続くであろう。
したがってプロセサの動作速度はさらに縮めらIIる。
本発明の目的は上述したような不都合を解消することに
ある。
この目的のため、作業メモリから一時に1つずつマイク
ロ命令をフェッチし、実行い遅延要因とマイクロ命令フ
エツチング用の付加的回路を最小+1[iにした非同期
バス付多重プロセサシステムが提供される。
別言すると、システムの少なくとも1つのプロセサは一
時に1つのマイクロ命令を作業メモリから読出すことが
可能であり、かつ又そのマイクロ命令呼たはそのシーケ
ンスを読出し/書込み制御メモリにロードすることなく
直ちに実行することも可能である。
特に、バスを介して作業メモリマイクロ命令をプロセサ
レジスタに転送する動作は、払込マシンサイクルに何ら
の付加的マシンサイクルを要することなく直接実行され
る。
葦た、作業メモリのアドレツシングとマイクロ命令の読
出しとに必要な情報のローディング、およびこれに関連
するバスアクセス要求は、遅くても1つのマシンサイク
ルの開始時点で実行きれ、これにより作業メモリからマ
イクロ命令を抗み出すための次のバスサイクルは前記マ
シンサイクルと光全にオーバーラツプ可能である。
したがってシステムの作業速度に関して大きな利点がい
くつか得られる。
これらの利点は、各々のマイクロ指令組が1つのマシン
サイクルの期間中マシン制御のために作用する複数のマ
イクロ指令組を発生するハードウェアシーケンサと、活
動停止可能な周期的タイミングユニットと、システムバ
スとマイクロ命令レジスタ間の直接通信路と、作業メモ
リ内にストア畑れたマイクロ命令のアドレスのための補
助的インターフェイスレジスタとを結合させて使用する
ことにより得られる。
本発明の上記および他の特徴は、好適な実施例について
の以下の説明および添付図面から一層明瞭に理解されよ
う。
第1図には、非同期バスを備える多重プロセサシステム
がブロック形式で示される。
第1図のような略図では、この多重プロセサを不発明の
目的とするシステムとも従来公知のシステムともみてと
れる。
本発明の特徴を一層よく理解するには説明の記載が役立
つ。
第1図のシステムにおいて、3つのプロセサ1.2.3
は、1組のリード線すなわちバス5とメモII 4に接
続するメモリアクセス制御ユニットすなわち01M6と
を介してメモリ4と通信する。
両フロセザ1.2は中央プロセノシンダユニソトCPU
で、プロセサ3は入力/出力プロセサ10Pであってよ
い。
10P:3は、例えばディスクユニット、テープユニッ
ト、プリンタ、カードリーダ等のいくつかの周辺装置P
U1、PU2、BUSに接続してそれらを制御する。
市す御メモリ7.8.9はそれぞれのプロセサに接続さ
れる。
本発明によれば、少なくとも1つのプロセサ(好1しぐ
はアーキテクチャの均一化のため各プロセサ)に、作業
メモリ4にストアされたマイクロ命令をフェッチして実
行するのを可能にするアーキテクチャが設けられる。
バス5は、情報(DATA、ADDRESSES。
COMMANDS)の双方向転送を可能とする。例えば
32本のリード線を有する。
これらのリード線DACBUSは、バス接続により数台
のプロセサを相互にかつ01M6に接続する。
これらのリード線上には、32ビツトのデータ、筐たは
24ビツトのアドレスおよび8ビツトのコマンドが異な
る時間に与えられてよい。
同一のり一ド巌を用いて異なる時間に異なる種類の清報
を転送するのは、リード線の本数を減らすためである。
バス5はさらにリード線BIJRE1、BIJRE2、
B U l< E 8、ACKl、ACK2、ACK8
および共通リード線DAREを言む。リード線BURE
1、HURE2、BURE3はプロセサ1.2.3を0
1M6にそれぞれ接続し、それらプロセサからG A 
A4” 6にバスアクセス要求を送れるようにする。
’I −ド*aA CK 1、 ACK2、 A CK
 8 I−l−1CAをプロセサ1.2.3にそれぞれ
接続し、01M6からそれらプロセサにバス許可信号を
送れるようにする。共通リード線DAREはプロセサ1
.2.3と01M6を接続し、メモリから読み出されて
リード線絵DACBUS上にあるデータ、筐たけメモリ
に受取られたデータに対するデータ・レディ信号を01
M6からそれらプロセサに送れるようにする。
リード線絵DACBUSは全てのプロセサおよび01M
6に共通であるため、幾つかのプロセサや作業メモリが
同時にそれらリード線上に情報を与えること、すなわち
同時にバスを占有することを回避する必要がある。
したがってバス占有は常に幾つかのプロセサから送られ
るアクセス要求と01M6から送られる要求許可返答と
により優先される。
01M6は複数のプロセサから送られてくるアクセス要
求間の競合を解決しなければならない。
各プロセサは内部に設けたタイミングユニットによって
決定されるマシンサイクルの期間中細のプロセサとは完
全に非同期的に動作する。
作業メモリもプロセサから独立した自己のメモリサイク
ルの期間中に情報を読み出し/書き込む。
而してこのシステムは非同期型である。1つのプロセサ
がメモリと情報交換を望む度毎に同期を起こさなければ
ならない。
第2図には、バス5で生じる対話または情報交換のタイ
ミングが示される。
理解を明瞭にするため、第2図の信号はそれらを転送す
るリード線種たはリード線絵の参照符号によって表わブ
れる。
プロセサ1はそのマシンサイクルの1つの略終了時点で
あるtoにてBUH,E信号を論理″1″レベルにする
千うすることによってプロセサ1は、読出し/書込み動
作のためバスへのアクセスを望んでいることを01M6
に通信する。
普通、プロセサ1はそれ以上の活動を停止して返答を待
つ。
幾らかの待ち時間が経過すると、01M6はACKlを
論理”0”レベルに下げて反答する(時点t+)。
この待ち時間は、メモリ4が読出し/書込み動作を行っ
ているか、またはBURElと同時的に発生してそれよ
り高い優先準位をもつアクセス要求のためバスが他のプ
ロセサに与えられるかどうかによって決定される。
ACKlが論理”0”レベルに立ち下がると、これはプ
ロセサ1にバスアクセス権が与えられたことをプロセサ
1に通信する。
ACKlの最初のエツジを受は取るとプロセサ1は一組
の情報をDACBUSに与える。この情報はメモリアド
レスと幾つかのコマンド(A/C)を意味する。
これは読出しメモリ動作CDACBUS(lt)図)の
場合、および曹込み動作CDACBUS(W)図)の場
合に生ずる。
この情報はC;AM6から作動状態にあるメモリ4に転
送される。
信号ACK1の第2のエツジ(時点t2)でプロセサ1
はBURE1要求を“o″レベル下げてバス5から情報
(メモリアドレスおよびコマンドA、/ C’ )を除
去する。
プロセサ1の要求する動作が書込み動作のとき、プロセ
サ1はメモリに書き込1れるべきデータの意味をもつ1
組の情報(DW)を直ちにバス5に与える。
読出し動作が要求されている場合、メモリサイクルによ
って課される所定の時間が経過した後にGAM6はメモ
リから読み出されたデータの意味をもつ情報セット(D
R)をバス5に与え信号DAREを論理”1″レベルに
上げる。
プロ士す1によって受は取られるDAREの最初のエツ
ジ(時点t3)は、DAC−BUS上にあるIJ)R情
報がインターフェイスレジスタにロード可能であること
を表わす。
書込み動作の場合、プロセサ1によって受は取られるD
AREの第2のエツジ(時点t4)は、書き込1れるべ
きデータがメモリに転送されてし1つたこと、したがっ
て該データkDAc−BUSから除去しなければならな
いことを表わす。
これは、普通それまでロックされていたプロセサ1を再
始動させる。
読出し動作の場合、読み出されたデータDRは時点t4
でDACHUsから取り除かれ、バスおよびメモリサイ
クルが終了する。
時点t4以後は新しいバスアクセスサイクルとこれに対
応したメモリサイクルがスタートする。
G A A/6のようなメモリアクセス制御ユニットは
、例えば1979年11月4日に公告された英国特許出
願42020458号に開示はれている。
特に第1b図には、8つの信号BIJRE1、BURI
!;2、BIJRE3を受は取り、ACKl、A CK
 2、ACK8に対応する反答’f(B U RE信号
の受信用と同一のリード線上に発生するアクセス制ri
l’llユニットが示される。
丑だ、そのアクセス制御ユニットはit号DAREに対
応する信号ENCYを発生する。
そのような例を本実施例に適用するための回路変更は自
明である。
上述した説明から明らかなように、バス対話はメモリサ
イクルに従ってGAM’6により排他的に制御されかつ
タイミングをとられる。
したがってバスサイクルとメモリサイクルは実質上一致
する。
一般にメモリサイクルは数台のプロセサのマシンサイク
ルより長い。
プロセサ動作すなわちプロセサのマシンサイクルは信号
1) A REを介してメモリサイクルに同期させられ
る。
また、後の説明で明らかになるように、バスサイクルに
おける情報転送はメモリと数台のプロセサのインター7
エイスレジスタとの間でのみ行われる。
第3図には、プロセサ1のような1つのプロセサと関連
制御メモリ7とがブロック形式で示される。
このプロセサは、プロセサをシステムバスに接続するイ
ンターフェイス10と、ローカル作業メモリLMとして
1更用可能なdgルジスタセット11と、第2内部また
は直接レジスタセットIJ)R12と、論理/演算ユニ
ットALU13と、タイミングユニット14と、制御メ
モリシーゲンサC3S140と、マイクロ命令レジスタ
Rou15と、マイクロ命令デコーダ16と、マルチプ
レクサMPLX17とを具備する。
内部バスIBはパラレル32ビツト構成であり、数台の
プロセサ要素間の情報交換を可能にする。
ローカルメモリZ、M11は、そのレジスタにストアす
る情報をバス18を介して内部ノくスIBに送りまたは
それから受は取る。
直接レジスタDR12は双方バス19を介して内部バス
IBと通信する。
ユニットALU13は双方向バス20を介して内部バス
IBと通信する。
制御メモリシーケンサ140はバス21を介して内部バ
スIBから情報を受は取り、またノくス22を介して制
御メモリ7に読出しアドレスを送る。l;IJ 11メ
モリ7は、例えばパラレル32ピノトチ32M(マイク
ロワードの容−敵を有する0同じアドレスがバス23を
介してインターフェイスユニット10に送られてよい。
制御メモリから一時に1つずつ読み出されるマイクロ命
令は、バス24、マルチプレクサ17全通ッてマイクロ
命令レジスタll0R15に転送される。
レジスタROR15の出力はデコーダ16の入力に→妾
絖される。デコーダ16はレジスタ15にストアきれた
マイクロ命令をデコーディングして一組の基本指令C1
、C2、CN  を生成する。
バス161は、内部バスIB内の適当な数のリード緋へ
適当な数の基本指令を転送可能にする。
本発明の目的からみて、デコーディング回路は次のよう
f、f指令を発生できることを指摘すれば十分であろう
V M t’vl :当該サイクル中に実行されるべき
動作は(システムバスを介する)作業メモリアクセスで
あることを指示する基本指令 R:メモリアクセス動作は読出し動作であることを規定
する基本指令。この指令が存在しなければ、書込み動作
である。
CDO:当該サイクル中に実行されるべき動作の1つは
インターフェイスユニットの適当なレジスタへの情報ロ
ーディングであることを指示する基本指令 TR:当該サイクル中に実行されるべき動作の1つはイ
ンターフェイスユニットの適当なレジスタからの情報読
出しであることを指示する基本指令 バス24は、読み出はれたマイクロ命令の全部筐たは一
部を制御メモリンーケンサ140へ転送可能にする。
バス25は、DACBUS上にある情報をマルチプレク
サ17を介してレジスタRO/? 15へ転送可能にす
る。
タイミングユニット14はその出力にタイミング信号7
゛1・・・・・TNを発生する。
タイミング信号7′1.・・・TN  と指令C1・・
・・cNはプロセサ内の幾つかの要素に供給されてその
調時ηj制御、すなわち1つの要素から別の要素への情
報転送、ユニットALUの可能化等の制御を可能にする
数個の信号T1、TN、 C,が転送されるタイミング
および制御回路網は、本発明の理解に必要ではないので
図示されていない。
このプロセサが入力/出力プロセサの場合には、インタ
ーフェイスアダプタロジック26を介して周辺ユニット
を接続するための接続インターフェイスPU  POR
T21が与えられる。
接続インターフェイスPU  PORT21は、双方向
の情報転送を行うよう内部バスIBをロジック26に接
続する。
接続インターフェイスPU  P(JRT27は筐た、
周辺ユニット制御のためタイミング信号Ti および制
御信号Ci  を周辺ユニット26に転送したり、同辺
装置PUから信号Si を受は取る。
プロセサ勿構成する幾つかの要素は本発明の目的からみ
て必須のものではなく、したがって説明を本発明に固有
する要素、特にタイミングユニット14、インターフェ
イスユニット10およびマルチプレクサ17に限定する
ローカルメモリ11、直接レジスタ12およσ制御メモ
リ7は従来の構成要素であり当業者には周知である。
演算ユニット13と制御シーケンサ140も当業者に周
知な要素である。これらは、例えば米国企業AND社に
よって販売はれている集積回路AA(’2901および
AM2909として入手できる。
これらの回路の使用方法やプロセサの設計あるいはサポ
ートレジスタやメモリに関する詳細な説明は、アドバン
スト・マイクロ・ナノζイス社のマニュアル゛バイポー
ラ マイクロプロセサ ロジックおよびインターフェイ
ス データブック”1981にみられる。
シーケンサ(:’5S140にはサポートレジスタRO
8AR141が設けられ、このレジスタは各マシンサイ
クルで次のマイクロ命令のアドレスを含むことに注意さ
れたい。
このレジスタの内容は実行中のマイクロ命令に従って各
マシンサイクルで更新される。
例えば、1だけ(シーケンシャルマイクロ命令)または
バス21.24の1つを通って受は取られた量にだけ(
相対飛越しマイクロ命令)増分されてよく、あるいはバ
ス21または24を通って受は取られた新しいアドレス
によって取り代えられてもよい(絶対飛越しマイクロ命
令)。
第4図にはタイミングユニット14の好適な実施例が示
される。
このタイミングユニットは、数個の出力タップを有する
遅延線28と、NANDゲート30と、5TART/S
i’OPロジック部33と、タイミングロジック35と
からなる。
遅延線28の終端出力はNANDゲート30の第1人力
に接続される。
ロジック部33の出力からの制御信号C3TAROはN
ARDゲート30の第2人力に供給される。
遅延線28の中間タップはタイミングロジック35の対
応人力にそれぞれ接続される。
タイミングユニットの動作は次の通りである;ユニット
が非作動状態のとき、制御信号C3TAROは論理的/
電気的“0”レベルにあり、遅延線は負荷を受けその全
出力が論理的/電気的”1″レベルにある。
制御信号C5TAROが論理゛1”レベルに立ち上がる
と、NANDゲート30の出力が立ち下がり、その°′
1″から0”への転移エツジは遅延線28を伝播し、遅
延線28は放電する。
遅延線28の終端出力が論理”O“ルベルに立ち下がる
と、NARDゲート30の出力がM1i理″1”レベル
に立ち上がり、遅延線28は再び充電する。
遅延1w1128の終端出力が理論゛1”レベルに立ち
上がると、遅延線28は同一初期条件で充電状態となり
、1つのタイミングサイクルが完了する。
信号CS T A II Oが論理゛1”レベルになる
と、遅延線28は再び放゛亀し、新たなタイミングサイ
クルが開始する。
明瞭に理解されるように、CS i’ A ROが論理
゛1”レベルにある場合、遅延線28は周冗的に放電と
充電を行い、その1サイクルの周期は2△となる(ここ
で△は遅延線28の伝播時間である)。
このサイクルは第1の放電相(フェーズ)と第2の充電
相からなり、両相の期間は等しい。
しかしながら、サイクルが終了する前に充電相の途中で
C3TAROが論理”0″レベルに立ち下がルト、次の
タイミングサイクルは開始しない。
したがって、タイミングユニットは制御信号CS T 
A /l’ Oの論理レベルに従って周期2△のタイミ
ングサイクルを連続的かつシーケンシャルに発生するこ
とができ、1だ1つのサイクルと次のサイクルとの間に
休止期間(ポーズ)を挿入することもできる。
タイミングロジック35は、AND、0R5NOT等の
論理素子より構成されており、遅延線28の中間出力に
現われた信号を:I薗当に組み合わせることにより当該
タイミングサイクルの期間中に所定の持続時間をもつタ
イミング信号を発生する。これらタイミング信号は当該
タイミングサイクルの期間内に過当に分配される。
このロジックは、論理回路時性の最小限の知識を有する
人には容易に理解されるので、その詳細な説明は絶対に
必要なものでもない。
ストップロジック33は後述する。
第5図のタイミングチャートにはタイミングユニットに
よって発生される幾つかのタイミング信号が示される。
これらのタイミング信号は本発明の理解に役立つ。
信号ST II ORAは、1サイクルの開始時に発生
され、制御メモリ7から読み出されたマイクロ命令をマ
イクロ命令レジスタROR15にローディングするため
のクロックとして用いられる。
信号STCOMAはデコーダ16の出力からの指令を確
認または有効化するために用いられる。
信号5TADRAは、(後述する)ストップロジック3
3のための同期化クロックとして用いられ、充電化の期
間中に信号C3TAROが”0”に立ち下がるのを可能
にする。
信号5TREGAは、ローカルメモリレジスタ、直接レ
ジスタおよびALUのための読出し/潜込みクロックお
よび入力/出力イネ−ブリングとして用いられる。
信号S7’ A/ Iはインターフェイスユニット10
に備えられるレジスタのローディングのためのクロック
として用いられる。
第5図には、同期2△をもつ1つのプロセサタイミング
サイクルの後に可変長のストップインターバル(STO
P)が続くこと、無効の場合には、次のサイクルの開始
前に続くことが示される。
このストップインターバルは、プロセサに依存しない外
部事象、例えば前述したようにプロセサに対して非同期
的に動作するシステムバスで発生した事象にプロセサタ
イミングサイクルが同期できるようにする。
第6図には、インターフェイスユニット10が詳、酬に
示される。
このユニット10は、パラレル32ビツト構成の4つの
インターフェイスレジスタ86,87.38.39と、
ノリツブフロップ40.41.47.43.44.45
.46と、ORゲート50.65.58と、ANDゲー
ト55と、NAND ゲー ト 51 、 57、 5
6、 5” 9、 60.63と、NORゲート67と
を含む。
信号を反転するためのNOT素子も設は得るカ≦、自明
なので図示しない。
インターフェイスレジスタは、コード番号74S374
て市販されている集積回路を使って作られる。
これらのレジスタにはクロック入力CKと出力可能化の
ための制御人力ENが設けられる。
レジスタ入力に与えられた情報は、クロック入力に“0
°′から”1“′へのレベル転移が供gさgたときにロ
ードされる。
レジスタ出力は″1回fi141入力ENにレベル°゛
0°′が供給されるとき可能化烙れる。
インクーフエイスフリノフリロノプは、コード番号74
S109で市販されている巣・積回路てよG1゜ これらのノリツブフロノブは、正方向(” o ”か、
、、+J″)のパルスエツジ7ノ5クロツク入力に入つ
たときにロエ能化されるJ K型フリップフロップであ
る。
これらフリップフロップの動作は次の表に与えられる。
01、¥、Y、¥10 1  0   X  X  X  O100X   X
  X  1  1 1  1   ↑   0  0  0  11  1
   ↑   1   0   togglel   
1   ↑   0   1    Qo   Q。
1  1   ↑   1  1  1  01   
1   0    、¥   、Y   Qo   Q
8列はセット入力の論理レベル状態を表わし、8列はり
セント入力の論理レベル状態を表わす。
Ck列はクロック入力の論理レベルと転移状態を表わす
1列はJ入力の論理レベル状態を表わし、K列はに入力
の論理レベル状態を表わす。
Q、  Q列はそれぞれの出力状態を表わす。
上記表において、Xはどっちつかずの状態を表わし、記
号↑は0″から1”への転移を表わ′j−〇 第6図には、をらにマルチプレクサ17が示てれる。
このマルチプレクサはコード番号74s253で市販さ
れている集積回路から構成されてよい。
このマルチプレクサ17には、4つの入力セット(その
中の3つだけが使用される)と、2つの選択人力So、
S1と、出力制御入力ENとが設けられる。
選択入力の論理レベルに従って4つの入力セントの1つ
が選択的に可能化きれる。
入力ENに論理°“0”レベルが与えられるとマルチプ
レクサ17は転送可能状態となり、そうでないとき、つ
壕り入力KHに論理“′1″レベルが与えられるとマル
チプレクサ17は実質上無限大のインピーダンスを与え
る。
インターフェイスレジスタを説明する前にこれを制御す
るクリップフロップを説明する。
フリップフロップ40.41はシーケンサを形成し、数
個のマシンサイクルの期間中作業メモリからマイクロ命
令を読み出すのに必要な指令を発生するよう機能する。
フリップフロップ40,41はそれらのCK大入力信号
87”RoRAc’M5図)を受は取る。
フリップフロップ40のセット入力はNANDゲート5
9の出力に接続される。N A N’ Dゲート59は
、第1の入力に信号C3A16を受は取り、第2の入力
に信号5TAl)RA(第5図)を受は取り、第3の入
力にフリップフロップ41の出力υからの信号Aを受は
取る。
信号C3A16はバス25の1つのリード線に与えられ
、制御メモリアドレスのビット16を表わす。
このアドレスが32により小さいとき、信号C5Al 
6はレベル″θ″である。
このアドレスが32に乃至64にであるとき、信号C3
A16はレベル″′1”である。
フリップフロップ40の入力J%には永続的に0”であ
る。
通常”1”であるリセット入力は、初期化リセット信号
RGにより0°′に立ち下げられてよい。
フリップフロップ40は、マシンサイクルの期間中で制
御メモリアドレスが32に乃至64K(C8A16=“
l”)のときにタイミング信号STA D”RAの立上
がりエツジでセットされ、次のマシンサイクルの開始時
に信号5TRORAによりリセットされる。
フリップフロップ40がセットをれると、その出力Qの
信号FLAGは論理°°1°ルベルである。
フリップフロップ40の出力QLtフリップフロップ4
1の入力J、 Kに接続きれる。
フリップフロップ41は信号FLAGがぞれ1で編埋゛
1″レベルにあるときに信号5Tit(Jl−IAの立
上がりエツジでセットされ、FLAGが論理”0”レベ
ルにあったならばリセットされるか寸たはリセット状態
を維持する。
フリップフロップ41がセントされると、論理°゛1”
レベルの信号Aが出力Qに現われる。
信号Aは次のようにしてタイミングユニットに供給され
る。
実質上シーケンサHWは次のような仕方で動作する。
初めにフリップフロップ41はリセット状態にある。
1つのマシンサイクル(1″サイクル)の切間中に82
に乃至64にの制御メモリアドレスが発生されると、フ
リップフロップ40は信号5TADRAの最初のエツジ
でセット嘔れる。
次のサイクル(2°サイクル)が開始すると、フリップ
フロップ41がセットきれて信号Aが直接出力Qに発生
し、他方フリップフロップ40はリセントサれる(信号
5TR(JRAの1°エツジ)。
第2サイクルの期間中フリップフロップ4oはリセット
状態に保たれ、論理“0″レベルの信号Aのマスク作用
により信号C3A16も現われる。
しかる後フリップフロップ41は第3(3°)サイクル
の開始時点でリセットされる。
次のサイクルにおけるフリップフロップ状態は再びC5
Al6のレベル状態によって決定きれる。
理解されるように、フリップフロップ40.41はイン
ターフェイスレジスタの動作に影響を及ぼす。
フ11ツブフロップ43.44.45.46はインター
フェイス対話を制御する回路の一部を構成する。
フリップフロップ48CBURE)は、システムバス上
に信号BIJRE1を与えたりバス要求を信号するため
に用いられる。
その人力J、 Kは永続的に”1”に接続される。
そのクロック入力はORゲート65の出力に接続される
。ORゲート65の入力はANDゲート55およびN 
A N’ Dゲート56の出力に接続される。
ANDゲート55はその入力に1g号Aと5TRO8A
を受は取る。
N’ A #’ Dゲート56はその人力に指令V k
f Mとタイミング信号STM1を受は取る。
フリップフロップ48はそのリセット入力に供給きれる
信号ACK1の最初のエツジでリセットされる。
したがって明瞭に理解されるように、フリップフロップ
43は実行中のマイクロ命令がメモリアクセスを要求す
るとき信号STM1のg2エツジにより、またはシーケ
ンサMWが可能状態にありかつ信号Aが論理”1”レベ
ルにあるとき信号STH,ORAの最初のエツジにより
セットされる。
フリップフロップ43の出力Qはバスリード線B’1J
RE1に接続される。
フリップフロップ44 (CYG ’)はプロセサに割
り当てられたバスサイクルヲ表わす。
フリップフロップ44は、そのクロック入力に信号DA
REを受は取り、そのセット入力に信号ACKlを受は
取る。
D A l< gはバスの信号DAl<Ek反転するこ
とによって得られる。
フリップフロップ44のJ、 K入力は0”に接続され
る。
したがってフリップフロップ44CCYG)は、信号A
CK1の最初のエツジにより、すなわちパ   −スが
要求プロセサに割り当てられたときにセットされ、信号
DAREが立ち下がる1でC′Tなわち信号DAREが
立ち上がる1で)−f:の状態を維持する。
フリップフロップ44の出力Qに川われる信号   −
CYGAはフリップフロップ45.46に対してそれぞ
れセント信号およびリセット信号として供給きれる。
フリップフロップ45はメモリ奸込み動作を表示する。
信号A CK 1はフリップフロップ45のクロック入
力に供給される。
フリップフロップ45のJ入力はデコーダ16からメモ
リ書込み動作を表わす指令Rを受は取り、K入力は永続
的に”1”に接続される。リセット入力はフリップフロ
ップ44の出力Qから信号CYGAを受は取る。
メモリ臀込み動作の場合(/<=1)、フリップフロッ
プ45はACKlの第2エツジでセットて1、フリップ
フロップCYGのリセット、すなわら信号DAREの第
2エツジでリセットされる。
信号Q W 7”およびυWTは出力Qおよびυにそ1
tぞれ得られる。
フリップフロップ46はメモリ読出し動作を表示する。
信号ACK1はフリップフロップ46のクロック入力に
供給きれる。
フリップフロップ46のJ入力はデコーダ16つ)らメ
モリ読出し動作を表わす指令Rを受は取り、l(人力は
永続的に°゛1”に接続される。
リセット入力はフリップフロップ44の出力Qう)ら信
号CYGAを受は取る。
メモリ読出し動作の場合(R=1)、フリップフロップ
46は信号ACK1の第2エツジでセットされ、フリッ
プフロップ44CYGのリセット、すなわち1言号DA
REの第2エツジでリセットさイ1.る。
is号cauoおよびQRDはフリップフロップの出力
σおよびζにそれぞれ得られる。
メモリ書込み動作の場合フリップフロップ46はリセッ
ト状態に保持でれる。
フリップフロップ47はマルチプレクサ17に対する制
御回路を構成する。
フリップフロップ47のJ、に入力は永続的に°“1”
にある。
リセット入力は、(STADRAの反転によって得られ
た)信号ST^bkλを受は取る。
フリップフロップ47の出力Qはマルチプレクサ17の
可能化入力ENに接続される。
フリップフロップ47は、5TADIIAの最初のエツ
ジでリセットされ、矢のサイクルの開始時にS T /
l’υRAの最初のエツジてセノトキれる。
フリップフロップ47がリセットをれている間マルチプ
レクサは情報転送か町iヒとγSる。
マルチプレクサ17の入力選択はフリップフロップ40
.41の状態、すなわちハードウエアンーケンサによっ
て行われる。
信号P’ L A Gは選択人力S1に供給σ4°t、
信号Aは選択入力SOに供給される。
信号FLAGおよびAが”0”にあるとき、入力セット
1が選択される。
信号F L ’A Gが”1°”で信号Aが°゛0”の
とき、入力セット3が選択される。信号FLAGが°°
0”で信号Aが′°1”のとき、入力セット2が選択さ
i’lる。
マルチプレクサの入力セット1はチャンネル24に接続
され、制御メモリから読み出されたマイクロ命令を受は
取る。
入力セット3は、変位零をもつ所定の相対飛越しマイク
ロ命令に対応するコードをマルチプレクサに強制的に与
えるため電圧源1および0に接続される。
入力セット2はDACBUSに直接接続される。
したがって、マイクロ命令が作業メモリの代わりにli
!I御メモリから読み出てれるとき1./i’ L A
 G−”o″でA−”0°′てあり、マルチプレクサの
人力1に現われるマイクロ命令はレジスタROR15に
転送きれる。
逆にマイクロ命令が作業メモリから読み出きれるべきと
きには、FLAG=”“1”、A−”0”−ceKのv
イクルvcpr、Aa=” o ”、−,4=” 1 
”となり、第1のサイクルの開始時に入力に現われる飛
越しマイクロ命令、および作業メモリから読み出されて
第2のサイクルの開始時にDACBUS、したがって入
力2に現われるマイクロ命令はレジスタRORに転送き
れる。
次にインターフエイスレシスについて説明する。
レジスタD086はプロセサの出力からバスに与えられ
るデータに対するインターフェイスサポートレジスタで
あり、その入力はI)ACBUSに]妾続式れ、その出
力は内部バスIBに接読される。
レジスタD086のクロック入ツノはNARDゲート5
1の出力に接1跣される。/V 、4 # Dゲート5
1はその入力に(デコーダ16からの)ローディング指
令CDOとタイミング信号S7” M lを受は取る(
第4図および第5図)。
STMlの第2エツジでレジスタ36に、指令CDOが
存在するときに内部バスIBに現われる情報がロードさ
れる。
レジスタDoの入力ENはORゲート49の出力に接続
される。ORゲート49はその入力にフリッフロップ4
5の出力Qからの信号Q W 7’を受は取る。
この信号は論理”0”レベルにあるとき(ノリノブフロ
ップ45がセント)、実行中のマイクロ命令はメモリー
8込みであることを表わす。
レジスタ36の自答は、フリップフロップ46がセット
状態にある全期間中、すなわちACKlの第2エツジか
らDAREの第2エツジ壕での期間中、I)AL’BU
S上にロードきれる。
レジスタADD/C(JM87+iプロセサの出力から
バスへ送られるアドレス/コマンド(指令)に対するイ
ンターフェイスサポートレジスタであり、その出力はD
ACBUSに接続され、その入力は内部バスIBVC4
夛21′光される。
レジスタ37のクロック入力はNANDゲート57の出
力に接続される。NANDゲート57はその入力に(第
3図のデコーダ16からの)ローティング指令VAiM
とタイミング信号S 7’ M 1を受は取る。
レジスタ37には、指令VMMが存在するときはSTM
lの第2エツジの発生によりバスIHにあるデータがロ
ードされる。
レジスタADD/COMの入力ENはORゲート50に
接続される。ORゲート50はその入力に信号ACK1
(第2図)とフリップフロップ41の出力からの信号A
を受は取る。
レジスタ87の内容は、信号Aも論理” o ”レベル
にある場合、ACKlが論理°°0”レベルにある全期
間中DA(:BUSにロードされる。
レジスタ1)I38はDACBUSからプロセサの入力
へ送られるデータに苅するインターフェイスサポートレ
ジスタであり、その入力はDACBUSに接続てれその
出力は内部バスIBK接続される。
レジスタDI38のクロック入力は/V ORゲート6
7の出力に接続され、soRケート67の第1人力は信
号DAREを受は取る。
第2の人力はNARDゲート63の出力に接続式れ、H
ANDゲート63の入力は、ノリツブフロップ46の出
力Qからの信号QR,Dと、フリップフロップ41の出
力ηから信号Aと、ノリツブフロップ44の出力Qから
の信号CY C,Aとを受は取る。
DACBUSに現われる情報は、信号QWR1A、CY
GAによって表わされる条件の全てが確証されたとする
と(論理”1″レベル)、信号D A /l’ Fがレ
ベル゛1”に立ち上がったとき(したがってD A E
 /ンが0″のとき)レジスタ88にロードされる。
信号QRD=1は、実行サイクルの期間中に実行きれる
べき動作が読出し動作であることを意味1−る。
4g号A=1は、実行サイクルがハードウェアシーケン
サによって開始されたサイクルではないことを意味する
信号CYGA=1+1.実行バスサイクルがレジスタ3
8を言むプロセサに割り尚てられたことを表わす。
レジスタ38の可能化人力ENはNANDゲート60の
出力に接続され、#’ A # Dタート60の入力は
転送指令TRとタイミング信号sTcOMAを受は取る
した/ノ5つて、転送指令q゛/1’が存在する場合、
レジスタ38に含1れるデータは信号STCOMAの持
続期間中内部バスIBにロードされる。
第4のレジスタMA89かさらに設けられる。
レジスタA/A89は、作業メモリにストアされるマイ
クロ命令がアドレスされる場合プロセサの出力からバス
に送られるアドレス/コマンドに対するインターフェイ
スサポートレジスタである。
その出力はDACBUSに接続され、その入力は、メモ
リアドレスを表わす一部(24ビツト)に対して、レジ
スタROδ’ARの出力から市1]側1メモリ7−ケン
ザi 4 (J cgs図)へ至るチャ/ネル23に接
続される。
残りの人力部分42(8ビツト)は、メモリ読出し指令
に対応する一組の指令をレジスタ39に与えるため、ア
ース電位または論理”1°ルベルに対応する電圧に接続
される。
レジスタ39のクロック入力は信号5TRI!;GA(
第5図)を受は取る。
これにより、各サイクルの終了時に充電される。
レジスタ39のEN入力はORゲート58の出力に1妾
続される。ORゲート58の入力は、フリップフロップ
41の出力Qからの信号Aと信号ACK1を受は取る。
レジスタ39は、信号ACK1が′0″にあるときの1
用間中のみ、かつA=Oのときのみ、すなわちハードウ
ェアシーケンサの7リツプ70ツブ42がセントされて
いる場合に、その内容をDACBUSにロードする。
これ寸での説明に基いてシステム動作を述べる前にスト
ップロジック38 (i4図)を参照してタイミングユ
ニット14の説明を行つのが有益である。
前述したように、ストップロジック33はその出力に+
tilJ徊1惜号csrARoを与える。
C3TARO=” 0 ”のとき、タイミングユニソト
14の周期動作はC3TARO=“O″の場合のサイク
ルの終了時に停止する。
C3TAROが°1°′に立ち上がったときのみ新たな
サイクルが開始する。
ストップロジック33は、フリップフロップ48と、2
つのNANDゲート53.54と、NORゲート49と
を具備する。
フリップフロップ48のクロック入力+1NANDゲー
ト54の出力に接続される。
NANDゲート54はその入力に信号DAREとCYG
Aを受は取る。
フリップフロップ480)J、ノ(入力は永久的に°“
0°゛に接続される。
そのセント入力はN A、 N’ Dゲート53の出力
に接続される。
NAME)ゲート53の一人力はOUゲート49の出力
に接続され、QRゲート49の入力は信号V Ivi 
MおよびAを受は取る。
信号STM1はHANDゲート53の第2人力に供給さ
れる。
信号CST A El □はフリップフロップ48の出
力Qからイ尋られる。
リセット条件でフリップフロップ48はすセントされ、
信号C3TAROは1”である。
1つのマシンサイクルの期間中に、メモリ可能化サイク
ルを表わす信号VMM、’Eたはノ・−ドウエシ−ケン
サが可能化されたことを表わす信号Aが発生されると、
フリップフロップ48は信号STM1が”l”に立ち上
がったときにセントされる。
1言号C3TAROが”0°′に立ち下がり、これによ
りタイミングユニットは実行サイクルの終了時に停止す
る。
信号CYGAが存在するとき、フリップフロップ48は
信号D A /l’ Eの第2エツジでリセットされる
DAltE(f)第2エツジでに’ S T A 11
0は°°1”に立ち上がり新たrlマシンサイクルが開
始する。
上述したシステムの動作は第7図のタイミングチャート
を参照すると容易に理解されよう。
制御メモリにストアされたマイクロ命令による内部動作 この種の動作は、各々が1つのマイクロ命令によって制
御される複数の連続的なサイクルに基いて行われる。
このような動作に対してバスやインターフェイスユニッ
トは使われない。
マイクロ命令Nの実行と制御メモリからの次のマイクロ
命令N+1のフエツチングとはオーバーラツプする。
第7図には、このような動作の仕組みが慨略的に示され
る。
図S T II O/< Aは数個のマシンサイクルを
開始させるタイミングパルスを表b−t。
S T RORAの第1エツジはレジスタRORKマイ
クロ命令N、 N+1、#+2・・・・をロードする。
これらマイクロ命令は、マイクロ命令(図EXEC)の
規定する動作の実行を別個lしかつ次のマイクロ命令ア
ドレスを規定する。
各サイクルが終わりに近ずくと、信号Si’ADRA(
第5図)の第1エツジで次のマイクロ命令のアドレスが
得られ、このアドレスは制御メモリのアドレスに用いら
れる。
読み出きれたマイクロ命令はサイクル終了時にレジスタ
ROHにローディングされるよう利用可能となり、実際
には次のサイクルの開始てII Q Hにロードされる
図FETCHは、次のマイクロ命令の読出しが実行きれ
、参照オーダ一番号が読み出されたマイクロ命令に対す
る場合の谷サイクルの時間期間を表わす。
基本的にこの種の動作は2糧類、すなわち読出し動作と
書込み動作である。
買込−へ勲J午(第8図に示される) 第1のマシンサイクルNの期間中、指令CD0(図DO
)の存在によりS T M 1のT3g2エツジてレジ
スタDOにローディングがなきれる。
<g 2マシンサイクルの期間中、廟号C8TAROは
指令VMMの存在によりSTMlの第1エツジで”0″
に立ち下がる。
STMlの第2エツジてレジスタADD/COMにロー
ディングがなされ、信号B(JuElが発生する。
このマシンサイクルの終了時にプロセサは停止して(C
8TARO=0 )外部事象を待つ。
所定時間(これはバスの占■状態によって決する)が経
過すると、プロセサは信号A CK 1 ’(c−受は
依り、バスアクセスサイクルまたは単に°)(スサイク
ル“がスタートする。他方、プロセサは非動作状態の1
丑である。
インターフェイスユニットだけか対話に1先係する。
ACKlの第1エツジでB(JRElは”0″に立ち下
がり、他方割り当てられたサイクルCYGのノリツブフ
ロップはセットされ、レジスタADD/COMの出力は
ACKlの第2エツジ1で可能状態である。
゛この時間インターバルの期間中レジスタADD/CO
Mの内容はDACBUSに転送される。
ACKlの第2エツジで読出しサイクルフリップフロッ
プWTがセットされる。
その結果、レジスタDoの出力は可能化され、その内容
はDACBUSに転送される。
C3TAlピOは再び°゛1″に立ち上がり、フリップ
フロップCYGおよびWTはDAREの第2エツジでリ
セットされ、これによりバスサイクルが終了する。
バスは解放され、新たなマシンサイクルN+2がスター
トする。
したがってメモリ書込み動作は2つのマシンサイクルと
1つのバスサイクルで実行される。
バスサイクルの期間中プロセサは禁止化される。
これは、レジスタDoおよびADD/COM(1)内容
がバスに転送される前にそれらレジスタの使用を要求す
ることもある次の動作が実行中の動作と干渉するのを避
ける上で、必要である。
このような禁止化は、マイクロ命令N+2、N十3によ
り割1卸される次の動作が内部的な場合、すなわちそれ
らの動作がインターフェイスのユニットの使用を要求し
ない場合は回路変(によって回避できる。しかしこれは
本発明の目的から逸脱している。
インターフェイスユニットの一部の要素は書込み動作の
期間中作動しないことに注意されたい。
特にHW7−ケンサ(フリップフロップ40.41)は
動作しない。
マルチプレクサ17は、適当な時間(サイクルN−1−
1の5TADRAの第1エツジとサイクルN+2の5T
ADRAの第1エツジ間)にチャンネル24にあるマイ
クロ命令をレジスタII OIt′に転送するようその
出力をcTr能状態にする。
またレジスタMA39は、たとえ情報をロードしていて
もその出力が可能化これないため、禁止化される。
読出し動作 この動作は第9図に示される。
第1マシンサイクルNの期間中信号C3TAROは指令
VMMの存在とSTMlの第1エツジとにより”0”に
立ち下がる。
レジスタADD/COMは、STMlの第2エツジでロ
ーディングが行われる。
同時に信号BURE1が発生する。
このマシンサイクルの終了時にプロセサはロックされて
CC5TAuo−0”)外部事象を待つ。
バス動作状態によって決筐る所定時間の経過後、プロセ
サは信号ACK1を受は取りバスサイクルがスタートす
る。他方プロセサはなお禁止化状態にある。
A CK 1の第1エツジでBURElが°°0”にリ
セットきれるとともにフリップフロップCYGがセント
され、レジスタADD/COMの出力は口Ti巨化され
る。
このレジスタの内容はDAC−BUSを通って転送され
る。
ACKlの第2エツジでフリップフロップII Dがセ
ットでれる。
所定時間が経過するとGAM6はDACBUS上に読出
しデータを与え、信号DAREk発生する。
レジスタDIにはDAREの第1エツジてローテイング
がなされる。
DAREの第2エツジでバスサイクルが終了してフリッ
プフロップHD、CYGがリセットされC3TAROは
再び”1”に立ち上がる。
バスは解放され新たなマシンサイクルN+1がスタート
する。
このマシンサイクルの期間中(信号S i’ COMA
の発生により)レジスタDIの自答がプロセサ内部の適
当なレジスタに転送きれ、必要ならばユニットALVに
より処理される。
この場合にもHWシーゲンサは可能状態にない。
この動作は2つのマシンサイクルと1つのバスサイクル
て実行される。
作業メモリにストアされるマイクロ命令理解されるよう
に、作業メモリにストアされるマイクロ命令によって制
御される動作の実行にはインターフェイスユニットとバ
スが使用される。
この種の動作は内部型であったりメモリアクセス型であ
ったりする。
内部動作 第10図には内部動作に対して作業メモリからのマイク
ロ命令のフエツチンダとその実行のタイミングが示され
る。
サイクルNの期間中マイクロ命令Nが実行中であり、信
号5TADRAにより次のマイクロ命令A/+1のアド
レスが得られる。
このアドレスが制御メモリ容量より太きいとき、すなわ
ちC3A16=1のとき、ノリツブフロップFL A 
Gはセントされる。
これにより1.マルチプレクサ17の入力セット3が選
択きれ、相対飛越し+0の強制マイクロ命令がレジスタ
R01<に送られる。
きらに、STI<EGAの第2エツジでマイクロ命令ア
ドレスA(#+’l)がメモリ読出し動作を行うための
類別指令と一緒にレジスタMAにロードされる。
その直後のマシンサイクルの開始で、すなわち5rRo
teAの第1エツジでフリップフロップAはセットされ
フリップフロップFLAGはリセットはれる。
同時に信号BURE1か発生はれる。
バスアクセス要求と同時に第2のマシンサイクル(#+
O)が開始し、このサイクルの1出間中プロセサはいか
なる有効な動作を行うこともなければマイクロ命令アド
レスを更新することもない。
STMlの第1エツジで信号C3TAROは” o ”
に立ち下がる。
5TREGAの第2エツジてアドレスACN十1)はレ
ジスタMAに保持芯れる。
プロセサ状態はこのサイクルの終了時にロックきれる。
ACKlを受は取ると、BUIンgii;t’“0″に
立ち下がりレジスタhf Aは口丁能化きれてマイクロ
命令アドレスA(#+1)と適当な・独−11ij”9
出し指令をDAC−BUSに転送する。
バスサイクルがスタートし、この期間中作業メモリから
のマイクロ命令N+1の読出し操作が行われる。
このようなマイクロ命令は信号DAREの全期間中DA
C−BUS上に得られる。
DAREの第2エツジてこのバスサイクルは終了し新た
なマシンサイクルが開始する。
既にセットされていたフリップノロツブCYGはリセッ
トされない。
フリップフロップAはリセットされ、C3lA/10は
再び°゛1゛′に立ち上がる。
S7” HORAのrA1エツジてDACBUS上にあ
るマイクロ命令は実行されるためレジスタ/l’ 01
1!にロードされる。
77ンサイクルN+1の期間中に展開する動作は次のマ
イクロ命令アドレスによって決定される。
マイクロ命令のアドレスが1lill i卸メモリ容量
より大きい場合、すなわちC3A16=”1°“の場合
、サイクルN+1の期間中サイクルNに関して前述した
のと同一の動作が行われ、すなわちノリノブフロノブF
LAGがセットされ、今度はマイクロ命令の読出しが制
御メモリで行われる。
第1の場合マイクロ命令Nの後、(U対飛越し十〇(#
+1十〇)の強′制マイクロ命令とアドレスA(#+2
)のマイクロ命令の読出しのためのノくスサイクルとが
続く。
したがって、この場合、作業メモリからのマイクロ命令
フエソチング操作とその実行に対して2つのマシンサイ
クルと1つのバスサイクルしか要しないことが判る。
畑らに、バスが解放きれる場合、第1のマシンサイクル
(#+0)がバスサイクルとオーバーラツプし、これに
よりこの動作は実際上1つのマシンサイクルと1つのバ
スサイクルて実行され得る。
これは、サイクルN+0の開始からインターフェイスレ
ベルでアドレスA(N+1)をa−bに利用可能にする
レジスタMAと、インターフェイスレジスタからレジス
タII Ouへの転送サイクル全要求することなく、マ
ルチプレクサ17を介してマイクロ命令AI’+1をそ
の実行のため直ちにレジスタROR15に対して利用可
能にする直接チャンネル25とを組み合わせ使用するこ
とにより達成される。
このような回路構成がなければ、作業メモリにストアさ
れたマイクロ命令の読出しと実行は、既知の従来手段を
使うことにより次のような仮説的過程に従って行われる
であろう。
1、実行マイクロ命令:これはアドレスACN+1)が
メモリアドレスであることを表わしHWシーケンサを可
能化する 2、マイクロ命令N1(HWシーケンサによって強市り
される):これはアドレスA(#+1)をレジスタAI
)D/COMにロードする。
サイクルの終了時にメモ’+M出し要求を可能化してプ
ロセサをロックする。
3、バスサイクル:レジスタDIにメモリから読み出さ
れたマイクロ命令(#+1)がロードさイする。
4、マイクロ命令N2(HWシーケンサによって強制さ
れる):これはレジスタRORにDIに含1れるマイク
ロ命令をロードする。
5、マイクロ命令AI+1が実行でれる。
この場合、マイクロ命令のフエツチングおよび実行には
、3つのマシンサイクルと1つのノくスサイクルが必要
でありそれらの間で何らのオーバーラッピングも生じな
い。アドレスA(N+1)はサイクルNの期間中に得ら
れることに注意されたい。
したがって、バスアクセス要求とメモリ読出し要求がサ
イクルNの期間中に発生されない理由が問われるかもし
れ戸い。
これは、マイクロ命令Nかメモリアクセスマイクロ命令
てありこれによりマシンサイクルNて対応バスアクセス
要求がなお係属中になることもあるので、普通不可能で
ある。
マイクロ命令N+1のフエソチングと関連するバスアク
セスは、それ壕で存在することもある先のバス対話が確
実に完了したときに別閏のサイクルで可能化される。
これは重要なことである。
実際マイクロ命令N(このNはメモリアクセスマイクロ
命令とする)の実行中にレジスタADD/COMかアド
レスAをロードするために使用されれば、それまで存在
しているかもしれないADD/、COMの先の内容は失
われる。
したがって、AC#+1)のローディングは次のマイク
ロ命令N1の期間中に行われなければならない。
またレジスタIMAが存在する本発明の特別な目的の場
合ても、フリップフロップBvRgc″i−tだセット
されているため、すなわちバスアクセス要求は壕だ係属
中の要求であるため、バスへのアクセス要求はマイクロ
命令Nの期間中に行い得ない。
ノーモ リ ア2−」」−寧U乍 第11図には作業メモリからマイクロ命令をフエツチン
グする動作が示されている。このマイクロ命令はメモリ
アクセス動作を制御する。
マイクロ命令Nが夷行きれるサイクルNの期間中にC3
A16−”1°′の場合の次のマイクロ命令AC#+1
)のアドレスが得られる。
5TADRAの第1エツジでスリップフロップfi’ 
L A Gがセントチれマルチプレクサ17に対して前
述したような作用を行う。
5TREGAの第2エツジでレジ及りMAに、マイクロ
命令アドレスA(#+1)とメモリ読出しの強制指令が
ロードされる。
直後に続く次のマシンサイクルの開始でフリップフロッ
プF’ L A Gがリセットσれ、フリップフロップ
Aがセントされる。
これと同時に信号BURE1が発生する。
このマシンサイクルの期間中にマルチプレクサ17によ
って強制烙れた相対飛越し+0(#十〇)のマイクロ命
令が実行される。
STMlの第1エツジで信号C3TAROが”O°″に
立ち下がる。
5TREGAo)第2エツジでアドレスA(N+1)が
レジスタMAに保持される。
ブリセサ状態はこのサイクルの終了時にC3TARO=
0によりロックはれる。
バスサイクルが信号Acx1.の受取りでスタートする
。この信号ACK1は第10図に示きれるようにサイク
ルN+0の期間中に既に発生している。
BURElは0″に立ち下がり、レジスタMAは可能化
されてマイクロ命令アドレスA(N+1)と適当な強制
指令をDAC−BUSに転送する。
信号D A /? Eにより、作業メモリから読み出さ
れたマイクロ命令N+1がDAC−BUS上に得られる
DAREの爪2エツジによりマシンサイクルN+1がス
タートする。
マイクロ命令N+1は5TRORAの第1エツジでレジ
スタ11 (J Rにロードされて実行される。
Si’M1の第1エツジでそのマイクロ命令がメモリア
クセスを要求したとき、信号C3TAHOは°′0”に
立ち下がる。
1だ、次のマイクロ命令の計算されたアドレスAC#+
2)かC3A16−”1”を含む場合、信号1’ L 
A Gが発生てれる。
STMlの第2エツジで信号BURE1が発生され、S
Tl<EGAの第2エツジでアドレスA(#+2)がレ
ジスタMAにロードされる。
ACKlが受は取られると、バスサイクルが開始してB
UREがo″と立ち下がる。
レジ7、 タA D D/COMの内容はD A C/
BUSに  される。
ACKlの第2エツジで7リツプフロツプRDまたけW
Dのいずれか一方が、読出し動作か書込み動作であるか
に従ってセットされる。
第1の場合、第11図に示すようにレジスタDOが可能
化されてその内容をl) A C−B U Sにロード
する。
第2の場合、DAREの第1エツジでDACBUS上に
存在しかつメモリから読み出はれたデータがレジスタD
Iにロードされる。
DAREの第2エツジでバスサイクルが終了し、サイク
ルN+1+Oがスタートする。
このサイクル中に、マルチプレクサ17によって強制さ
れたマイクロ命令の実行と、作業メモリカラ(7)次1
7)マイクロ命令N+2のフェッチングとが行われる。
結論として、この場合には、マイクロ命令N十〇に関連
したサイクルがバスサイクルにオーバーラツプ可能のた
め、作業メモリからのマイクロ命令の読出しとその実行
に2つのバスサイクルと1つのマシンサイクルしか要し
ない。
さらにこの場合、より小さいサイクル数で動作する可能
性がDACBUSとRORレジスタ間の直接接続と、レ
ジスタMAの存在とによって与えられる。
この場合、インターフェイスレジスタ間の干渉を避ける
ためにレジスタMAを使用する必要性が一層明らかにな
る。
実際、サイクルAI’+1の期間中レジスタADD/C
(JMにはメモリから読み出されるべきデータまたはメ
モリに誓き込lれるべきデータがロードきれ、他の情報
がロードされることはない。
以上本発明の好適な実施例を説明したが、本発明の技術
的思想の範囲内で種々の変更が可能である。
例えば、上述した実施例では、ストアされたマインロ命
令を読み出すための作業メモリへのアクセスはアドレス
ビットC3A16の論理値に基いてなされたが、このア
ドレスビットは実際にはマイクロ命令アドレスの重み1
6のビットからなる。
上述したように、これにより10乃至32にのアドレス
をもつマイクロ命令は制御メモリにストアされ、32に
乃至64にのアドレスをもつマイクロ命令は作業メモリ
にストアきれるものとして扱われる。
しかしながら、他の規準も採用できることは明らかであ
る。
例えば、マイクロアドレスC3A16.C5A17の2
つ葦たはそれ以上のビットのORをとり、かつ又各マイ
クロ命令アドレスに、対応マイクロ命令がストアされる
メモリを識別するための特別かつ排他的な機能をもつ1
つのビット全組み合せすることによって、選択を行って
もよい。
使用きれる論理素子に対して他の変更をなし得る。例え
ば、正方向エツジで可能化されるレジスタとフリップフ
ロップを負方向エツジで5T酢化でれるレジスタとフリ
ップフロップにとり替え、これと対応して可能化ロッジ
ツクを変更してもよい。
バスに関しては、説明の簡略化のため一部のバスレシー
バニヒよひトランスシタの説明と省略したが、これらを
レジスタとバス間に配置してもよい。
【図面の簡単な説明】
第1図は非同期型バスを備える多重プロセサシステムの
ブロック図、 第2図は第1図の非同期型バスで行われる対話を示すタ
イミング図、 絹3図は本発明に従って構成される多電プロセサシステ
ム用プロセサのブロック図、 第4図は第3図のプロセサのタイミングユニットのブロ
ック図、 第5図は第4図のタイミングユニットニヨッテ発生はれ
るタイミング惰号のタイミング図、第6図は第3図のプ
ロセザ内のインターフェイスユニットの詳7前図、およ
び 第7図乃至第11図は本発明に従って構成されたシステ
ムにより行われる動作のタイミング図である。 1.2.3・・・プロセサ、4.6・・・作業メモリ、
14・・タイミングユニット、15・・マイクロ命令レ
ジスタ、16・・・デコーダ、17・・・マルチプレク
サ、40.41・・・ノリツブフロツブ、141・・・
マイクロプログラムメモリアドレスレジスタシステムス
・イタリア・ニス・ピー・ ア (外4名) 手続補正書 昭和jg年 7月2に日 特許庁人官若杉和夫殿 1事件の表示 昭和!?年特許願第 /2’3/2V号2、発明の名称 ;1m +邑$f’l ’7:7ぐ・ス汐東っ汐。セプ
ンスヂム6、補正をする者 事件との関係  特許出願人 住所 −495=

Claims (1)

  1. 【特許請求の範囲】 1、複数のプロセサ(1,2,3)が共通バス(5)を
    介して作業メモリ(4,6)と通信し、各前記プロセサ
    は、 一作業メモリアドレス/コマンドをラッチするための第
    1バスインターフエイスレジスタ(37)と、 一作業メモリから読み出された情報をランチするための
    第2バスインターフエイスレンスタ(38)と、 一マイクロプログラムメモリ(7)、 マイクo 7’
     o クラムアドレスレジスタ(141)、 前記マイ
    クロプログラムメモリから読み出されたマイクロ命令を
    ランチするためのマイクロ命令レジスタ(15)、M 
    記マイクロプログラムメモリの出力から前記マイクロ命
    令レジスタ(15)の入力に至る第1通信路(24)、
    および前記マイクロ命令からマイクロ指令を発生するた
    めのデコーダ(16)からなるマイクロプログラム化制
    呻ユニットと、−タイミングユニット(14)と、 を具備する非同期型バス多重プロセサシステムにおいて
    ; 少なくとも1つの前記プロセッサは、 −前記マイクロプログラムメモリアドレスレジスタ(1
    41)から作業メモリアドレスを入力する、作業メモリ
    アドレス/コマンドをラッチするための第3バスインタ
    ーフエイスレジスタ(39)と、 一前記作業メモ’J(4,6)から前記システムバス(
    5)を介して前記マイクロ命令レジスタ(15)に至る
    第20−ディング通信路(25)と、−前記第1および
    第2通信路に設けられたゲート装置(17)と、 一前記マイクロプログラムメモリアドレスレジスタ(1
    41)によってアドレスされる1つのマイクロ命令を識
    別する情報によって可能化され、前記作業メモリに対す
    るアク七スを制御し、前記第1および第2のインターフ
    ェイスレジスタを!出仕し、かつ前記第3インターフエ
    イスレジスタおよび前記第20−ディング通信路を可能
    化する一連のマイクロ指令を発生する論理シーケンス回
    路網(40,41,59)と、を備えることを特徴とす
    る非同期型バス多重プロセサシステム。 2、前記第3インターフエイスレジスタに入力されるコ
    マンドは、作業メモリ読出しコマンドを表わすコードが
    常時強制されたチャンネル(42)から送られてくるこ
    とを特徴とする特許請求の範囲第1項に記載の非同期型
    バス多■プロセサシステム。 3、少pくとも1つの前記プロセサはゲート装置t(1
    7)を介して前記マイクロ命令レジスタ(15)の第3
    0−ディング通信路を言み、実行でれると前記プロセサ
    の状態に何ら変更を生ぜしめない前記第3通信路にマイ
    クロ命令コードが永続的に現われることを特徴とする特
    許請求の範囲第1項に記載の非同期型バス多重プロセサ
    システム。 4、前記第1、第2および第3通信路に設けられた前記
    ゲート装置(17)は、前記第1、第2および第3通信
    路に接続される入力と前記マイクロ命令レジスタ(15
    )の入力に接続される出力とを有するマルチラ°レクサ
    からなる特許請求の範囲第3項に記載の非同期型バス多
    重プロセサシステム。 5、前記論理シーケンス回路網は2つのマイクロ指令組
    を調時発生するための2つのフリップフロップ(40,
    41)を含み、第1の前記マイクロ指令組は前記第3通
    信路から前記マイクロ命令レジスタへのローディングを
    可能化し、第2の前記マイクロ指令組はメモリアクセス
    要求信号を可能化しかつメモリサイクルの終端にて前記
    第2通信路から前記マイクロ命令レジスタへのローディ
    ングを特徴とする特許請求の範囲第3項に記載の非同期
    型バス多重プロセサシステム。 6、前記第1インターフエイスレジスタに作業メモリア
    クセス情報およびコマンドがロードされるプロセササイ
    クルの終了時または前記第3インターフエイスレジスタ
    に作業メモリアクセス情報およびコマンドがロードされ
    るプロセササイクルの次のプロセササイクルの開始時に
    て前記バスに対するアクセスを選択的に要求するための
    制御装置(55,56,65,43)が前記1つのプロ
    セサに設けられる特許請求の範囲第3項に記載の非同期
    型バス多重プロセサシステム。
JP58123127A 1982-07-06 1983-07-06 非同期型バス多重プロセサシステム Pending JPS5941082A (ja)

Applications Claiming Priority (2)

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IT22248A/82 1982-07-06

Publications (1)

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ID=11193634

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KR (1) KR840005575A (ja)
BR (1) BR8303491A (ja)
DE (1) DE3380422D1 (ja)
IT (1) IT1151683B (ja)

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