JPH029392Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、発生するタイミングをプログラム
できるタイミング発生装置に関するものである。

従来のタイミング発生装置として、第１図に示
すものがある。第１図において、１はカウント数
をプリセツトできるカウンタ、２はカウンタ１に
おいてカウントの基準となるクロツク発生器、３
はカウンタ１のプリセツトデータをプログラムす
る為のコントローラ、４は前記プリセツトデータ
の通るコントローラ３の出力バス、５はクロツク
発生器２の出力、６はカウンタ１ａの出力、７は
カウンタ１ｂの出力、８はカウンタ１ｃの出力、
９はカウンタ１のプリセツトデータを記憶する為
の第１のメモリ、１０はカウンタ１のプリセツト
データを記憶する為の第２のメモリ、１１はコン
トローラ３の出力バス４を前記第１のメモリ９と
第２のメモリ１０へ切換えて出力する分配器、１
２は前記第１のメモリ９と第２のメモリ１０の出
力を選択して出力するセレクタ、１３は前記セレ
クタ１２の出力、１４は前記第１あるいは第２の
メモリの読出し用アドレスを発生するアドレスカ
ウンタである。また６，７，８は第１図で示すタ
イミング発生装置の出力信号にもなつている。

次に動作について説明する。カウンタ１ａはク
ロツク発生器２の出力５をカウントし、セレクタ
１２ａの出力データ１３ａでプリセツトされた数
だけカウントし、カウントの終了時に出力６を出
力する、という動作を繰り返す。カウンタ１ｂは
カウンタ１ａの出力６をカウントし、セレクタ１
２ｂの出力データ１３ｂでプリセツトされた数だ
けカウントし、カウントの終了時に出力７を出力
する、という動作を繰り返す。カウンタ１ｃはカ
ウンタ１ｂの出力７をカウントし、セレクタ１２
ｃの出力データ１３ｃでプリセツトされた数だけ
カウントし、カウントの終了時に出力８を出力す
る、という動作を繰り返す。第１のメモリ９には
タイミング変更シーケンスに従つたカウンタ１の
プリセツトデータ列が記憶されている。このタイ
ミング変更シーケンスに従つたプリセツトデータ
列を、第１図で示されるタイミング発生装置のプ
ログラムと呼ぶ。セレクタ１２は最初に第１のメ
モリ９を選択し、前記プリセツトデータ列のデー
タを出力する。プリセツトデータの更新はアドレ
スカウンタ１４がカウンタ１ｃの出力８をカウン
トし、第１のメモリ９の読出しアドレスをひとつ
進めることにより行う。前記タイミング発生装置
のプログラムを更新する為には、コントローラ３
は出力バス４と分配器１１を経由して新しいプロ
グラムを第２のメモリ１０へ書き込み、その後分
配器１１とセレクタ１２を切り換えることにより
行う。このとき、カウンタ１のプリセツトデータ
は第２のメモリ１０からセレクタ１２を経由して
送出される。更に、前記プログラムを変更する場
合、コントローラ３は出力バス４と分配器１１を
経由して新しいプログラムを第１のメモリ９へ書
き込み、その後分配器１１とセレクタ１２を切り
換えることにより行う。このとき、カウンタ１の
プリセツトデータは第１のメモリ９からセレクタ
１２を経由して送出され、タイミング発生装置は
初期の状態に戻る。

従来のタイミング発生装置は以上のように構成
されているので、コントローラ３はタイミング変
更の毎に第１のメモリ９あるいは第２のメモリ１
０を書き換える必要が有り、メモリのモジユール
数が多くなるとその書き換えの時間が長くなり、
またタイミング変更シーケンス自体の変更シーケ
ンスをプログラムできないという欠点があつた。

この考案は上記のような従来のものの欠点を除
去する為になされたもので、１個のカウンタのプ
リセツト値を２個のメモリに記憶し、２個のメモ
リをタイミング変更シーケンスの変更毎に切り換
えて使用し、更に複数のタイミング変更シーケン
スを前記２個のメモリへ書き込むための制御情報
と、このタイミング変更シーケンスをひとまとめ
にして記憶する別のメモリを備えることによつ
て、タイミング変更シーケンスの変更が簡単に行
え、発生するタイミング、及びタイミング変更シ
ーケンスをプログラムできるタイミング発生装置
を提供するものである。ここで、制御情報は、前
記２個のメモリへ書き込むカウンタプリセツトデ
ータのひとつひとつ、あるいは数個毎に、あるい
はメモリモジユール毎に付加されるデータであ
り、それぞれのデータ書き込み先などを示すもの
である。

以下第２図を用いてこの考案の実施例について
説明する。第２図において、１はカウント数をプ
リセツトできるカウンタ、２はカウンタ１におい
てカウントの基準となるクロツク発生器、３はカ
ウンタ１のプリセツトデータをプログラムする為
のコントローラ、４はコントローラ３の出力バ
ス、５はクロツク発生器２の出力、６はカウンタ
１ａの出力、７はカウンタ１ｂの出力、８はカウ
ンタ１ｃの出力、９はカウンタ１のプリセツトデ
ータを記憶する為の第１のメモリ、１０はカウン
タ１のプリセツトデータを記憶する為の第２のメ
モリ、１２は前記第１のメモリ９と第２のメモリ
１０の出力を選択して出力するセレクタ、１３は
前記セレクタ１２の出力、１４は前記第１あるい
は第２のメモリの読出し用アドレスを発生するア
ドレスカウンタ、１５は前記第１のメモリ９ある
いは第２のメモリ１０に書き込まれるカウンタ１
のプリセツトデータ列と、その制御情報を記憶す
る為の第３のメモリ、１６は前記制御情報をデコ
ードし前記第１あるいは第２のメモリの書き込み
制御信号を発生する為のデコーダ、１７は前記第
３のメモリ１５のデータ出力、１８は前記第３の
メモリの制御情報出力、１９は前記デコーダ１６
の出力信号である。また、６，７，８は第２図で
示すタイミング発生装置の出力信号にもなつてい
る。

次にこの考案の動作について説明する。カウン
タ１ａはクロツク発生器２の出力５をカウント
し、セレクタ１２ａの出力データ１３ａでプリセ
ツトされた数だけカウントし、カウントの終了時
に出力６を出力する、という動作を繰り返す。カ
ウンタ１ｂはカウンタ１ａの出力６をカウント
し、セレクタ１２ｂの出力データ１３ｂでプリセ
ツトされた数だけカウントし、カウントの終了時
に出力７を出力する、という動作を繰り返す。カ
ウンタ１ｃはカウンタ１ｂの出力７をカウント
し、セレクタ１２ｃの出力データ１３ｃでプリセ
ツトされた数だけカウントし、カウントの終了時
に出力８を出力する、という動作を繰り返す。第
１のメモリ９にはタイミング変更シーケンスに従
つたカウンタ１のプリセツトデータ列が記憶され
ている。セレクタ１２は最初に第１のメモリ９を
選択し、前記プリセツトデータ列のデータを出力
する。プリセツトデータの更新はアドレスカウン
タ１４がカウンタ１ｃの出力８をカウントし、第
１のメモリ９の読出しアドレスをひとつ進めるこ
とにより行う。第３のメモリ１５には、複数のタ
イミング変更シーケンス及び制御情報が記憶され
ている。

第２図で示されるタイミング発生装置のタイミ
ング変更シーケンス（プログラム）を更新する為
には、コントローラ３は出力バス４を経由して、
第３のメモリ１５の読み出し開始アドレスを第３
のメモリ１５へ１語送出し、第３のメモリ１５は
前記読み出し開始アドレスから出力を開始し、デ
ータ出力１７は第１のメモリ９及び第２のメモリ
へ送出され、制御情報出力１８はデコーダ１６へ
送出し、デコーダ１６は前記制御情報１８及びセ
レクタ１２のセレクト位置をデコードし、第２の
メモリ１０へ新しいプログラムを書き込む制御を
行い、書き込み終了後セレクタ１２を切り換える
ことにより行う。このときカウンタ１のプリセツ
トデータは第２のメモリ１０からセレクタ１２を
経由して送出される。更にプログラムを変更する
場合、コントローラ３は新しい読出し開始アドレ
スを出力バス４を経由して第３のメモリ１５へ１
語送出することにより行う。このときカウンタ１
のプリセツトデータは第１のメモリ９からセレク
タ１２を経由して送出され、タイミング発生装置
は初期の状態に戻る。

なお、上記実施例ではカウンタ１を３個とアド
レスカウンタ１４を１個直列に接続した場合を示
したが、カウンタの数量、接続の方法はこれに限
らない。また第１のメモリ９と第２のメモリ１０
の出力を切り換える為に、セレクタ１２を用いた
例を示したが、出力の切換を実現する為の手段で
あれば、他の手段でも可能である。

以上のように、この考案によれば、複数個のカ
ウンタを用いてカウンタネツトワークを構成し、
カウンタのプリセツトデータを２個のメモリに記
憶し、２個のメモリを切換えて使用し、更にカウ
ンタのプリセツトデータ列を制御情報と同時に記
憶する別のメモリを備えることによつて、タイミ
ング変更シーケンスの変更が容易に行え、発生す
るタイミングとその変更シーケンスをプログラム
できる、という効果がある。

【図面の簡単な説明】

第１図は従来のタイミング発生装置の例を示す
図、第２図はこの考案によるタイミング発生装置
の例を示す図である。 図中１はカウンタ、２はクロツク発生器、３は
コントローラ、４は出力バス、５はクロツク発生
器の出力、６はカウンタ１ａの出力、７はカウン
タ１ｂの出力、８はカウンタ１ｃの出力、９は第
１のメモリ、１０は第２のメモリ、１１は分配
器、１２はセレクタ、１３はセレクタ出力、１４
はアドレスカウンタ、１５は第３のメモリ、１６
はデコーダ、１７はデータ出力、１８は制御情報
出力、１９はデコーダ出力である。なお、図中同
一あるいは相当部分には同一符号を付して示して
ある。

Claims (1)

【実用新案登録請求の範囲】
1. 複数個のカウンタを組合せて、一種類以上のタ
   イミングを発生するタイミング発生装置におい
   て、カウント数をプリセツトできる複数個のカウ
   ンタと、前記複数個のカウンタのプリセツトデー
   タを記憶する第１、および第２のメモリと、前記
   第１のメモリの出力と、前記第２のメモリの出力
   をセレクトして前記複数個のカウンタのプリセツ
   トデータとして送出するセレクタと、前記第１あ
   るいは第２のメモリの出力データの読出しアドレ
   スを発生するアドレスカウンタと、前記複数個の
   カウンタ及び前記アドレスカウンタを直列、また
   は並列、あるいは直列と並列の組合せに接続する
   手段と、前記第１あるいは第２のメモリへ書き込
   まれる、前記複数個のカウンタのプリセツトデー
   タ列を複数個記憶する第３のメモリと、前記複数
   個のカウンタのプリセツトデータ列を前記第１あ
   るいは第２のメモリへ書き込む為の制御情報を、
   上記カウンタプリセツトデータ列とひとまとめに
   して前記第３のメモリへ書き込む手段と、前記第
   １のメモリの出力が前記セレクタでセレクトされ
   ているときには前記第２のメモリへ、また前記第
   ２のメモリの出力が前記セレクタでセレクトされ
   ているときには前記第１のメモリへ、前記第３の
   メモリから前記カウンタプリセツトデータ列を読
   み出し、前記制御情報に従つて書き込む手段を備
   え、前記複数個のカウンタの出力をタイミング出
   力とし、発生するタイミング及びタイミング変更
   シーケンスをプログラムできることを特徴とする
   タイミング発生装置。