JPH10276244A

JPH10276244A - パターン信号発生装置

Info

Publication number: JPH10276244A
Application number: JP9076376A
Authority: JP
Inventors: Mitsuo Harada; 光雄原田
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-13
Anticipated expiration: 2017-03-28
Also published as: JP3703599B2

Abstract

(57)【要約】【課題】プログラムメモリに書き込むパターンデータ
の書き替えを容易にするとともに、擬似ランダムパター
ン信号をも出力することができるパターン信号発生装置
を提供する。【解決手段】プログラムメモリ１を、複数のロウおよ
び複数のカラムにより定義された複数のブロックに区分
し、各ブロックにデジタルパターン信号を分割して書き
込む。ブロックカウンタ４で複数のブロックに順次アク
セスして読み出すとともに、ブロックカウンタ４が設定
された値をカウントしたときには擬似ランダムパターン
信号を出力させる。プログラムメモリ１の書き替えはブ
ロック毎に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル交換機を
含むデジタル信号を伝送する伝送路を被測定システムと
して、その被測定システムを測定するためのパターン信
号発生装置に関し、特にプログラムメモリをロー（また
は行）とカラム（または列）とで複数のブロックに分割
して、そのパターンの書き込みまたは読み出しを効率化
したパターン信号発生装置に関する。

【０００２】

【従来の技術】まず、ビット誤り測定装置の原理を図６
を参照して説明する。

【０００３】図６は、ビット誤り測定装置の原理を示す
ブロック図である。送信部２１に設けられたパターン発
生回路２４はＰＲＢＳ（擬似ランダムパターン）信号２
４ａ又はＰＲＧＭ（プログラムされた任意のパターン）
信号２４ｂのいずれかの所望のパターン信号を発生す
る。被測定システム２３は、伝送線路２９およびデジタ
ル交換機２８を含み、パターン発生回路２４からのパタ
ーン信号を伝送する。受信部２２は、このパターン信号
を受けて、被測定システム２３において発生したパター
ンの誤りを検出するもので、その構成は次のとおりであ
る。

【０００４】基準パターン発生回路３２は、擬似ランダ
ムパターン信号を受けて、基準パターンを発生するもの
で９個のシフトレジスタ（ＳＲ１〜ＳＲ９）と１個のＥ
Ｘ−ＯＲ回路３０とで構成されており、被測定システム
２３及びスイッチ回路３４のＡ側を経由してパターン信
号が入力されている。ビット誤り測定回路３８は、ＥＸ
−ＯＲ回路（一致回路ともいう）３７とシフトレジスタ
３３とで構成され、ＥＸ−ＯＲ回路３７は、シフトレジ
スタ３３の出力と、基準パターン発生回路３２の出力と
を比較して両者の一致および不一致を検出する。エラー
計数回路３５は、ビット誤り測定回路３８が出力する不
一致（エラー）と一致とを夫々計数する。同期回路３６
は、ビット誤り測定回路３８の計数結果を受けてパター
ン発生回路２４が発生した全てのビットについて、連続
して誤りがないことを確認したときに、スイッチ３４を
作動してＢ側に接続する。この結果、基準パターン発生
回路３２は自走することとなり、その後は、受信部２２
への入力パターンとは無関係にそのときのパターン発生
回路２４のパターンと同じパターンを繰り返し発生する
こととなる。この状態を自走状態という。

【０００５】この自走状態のときの基準パターン発生回
路３２が出力する信号を基準としてビット誤りが測定さ
れる。

【０００６】このビット誤り測定装置に用いられるパタ
ーン発生回路２４について更に説明する。パターン発生
回路２４には、ＰＲＢＳ方式２４ａとＰＲＧＭ方式２４
ｂとがある。ＰＲＢＳ方式２４ａはPseudo-Random Bina
ly Sequence の頭文字をとったもので、例えば、自走状
態にある前記基準パターン発生回路３２がこれに当た
る。この例は９個のシフトレジスタ（バイナリと同じ）
を用いているが、これを３１個用いれば２³¹−１の周期
で、１と０とがほぼ同じ数の集合である擬似ランダムパ
ルスパターン信号を発生することができる。

【０００７】ＰＲＧＭ方式２４ｂはProgramable Memory
による任意のパターン信号の発生の意味であり、発生さ
せるパターンをメモリに書き込み、これを順次読み出す
ことにより任意のパターン信号を発生させるものであ
る。

【０００８】基準プログラムパターン発生回路２５は、
パターン発生回路２４が、プログラムされた任意のパタ
ーン信号（ＰＲＧＭ）を発生している場合の基準パター
ン信号を出力するものであって、構成はＰＲＧＭ２４ｂ
と同じである。プログラムパターン同期回路２６は、同
期回路３６と同様にＰＲＧＭ２４ｂからのパターン信号
に同期をとるためのものであって、基準プログラムパタ
ーン発生回路２５から出力されるパターンの遅延時間等
を制御して同期とるように制御している。誤り率の測定
はスイッチ３１によって基準パターンを切り替え、上記
擬似ランダムパターン信号（ＰＲＢＳ）の測定と同様に
行う。

【０００９】これらの両方式を内蔵して、必要により切
換えて使用することができる。

【００１０】次に、この被測定システム２３を通過する
パターン信号のフレーム構成について図７を参照して説
明する。

【００１１】図７は、被測定システム２３を通過するパ
ターン信号のフレーム構成を示す図である。

【００１２】図において、ＯＨとＩＮＦＯとで１組のフ
レームを構成している。

【００１３】ＯＨ（１）はオーバー・ヘッド（Over Hea
d ）１１と言われるもので、このフレームの固定的な情
報が含まれており、ＩＮＦＯ（１）は、インフォメーシ
ョン（Information ）１２で、このフレームには、相手
に伝達すべき情報が含まれている。ＯＨ（１）における
固定的な情報は、このフレームの信号が交換機を通過す
るために必要な情報（発信者，着信者，課金などの情
報）が含まれている。

【００１４】また、ＩＮＦＯ（１）における交信情報
は、例えば電話における音声を符号化したものである。

【００１５】ＯＨ（２）およびＩＮＦＯ（２）もそれぞ
れＯＨ（１）およびＩＮＦＯ（１）と同様の性質の情報
が含まれている。

【００１６】次に、ＰＲＧＭ方式２４ｂについて、図８
を参照して更に説明する。

【００１７】図８はＰＲＧＭ方式のパターン信号を発生
する構成を示すブロック図である。プログラムパターン
メモリ３９は、図７に示したパターン信号のフレーム構
成で説明したとおり、オーバーヘッド１１とインフォメ
ーション１２とを１組とするパターン信号を出力するた
めに、メモリの番地の順番に、ＯＨ（１），ＩＮＦＯ
（１），ＯＨ（２），ＩＮＦＯ（２）・・・というよう
にパターンが書き込まれている。Ａ／Ｒは書き込み用ア
ドレス端子であり、Ｄ／Ｒは書き込み用データ端子であ
る。プログラムパターンメモリに書き込まれた内容は、
アドレスカウンタ４０によって順番に読み出されて、プ
ログラムパターン信号を出力する。ＣＬＫはクロック入
力である。

【００１８】このように従来のビット誤り測定装置のＰ
ＲＧＭ方式２４ｂにおいては、メモリにオーバーヘッド
１１とインフォメーション１２とを１組として必要な組
数分だけ所望のパターンを記憶させておき、これを順次
読み出すことによって、図７のパターン信号を発生して
いた。

【００１９】この従来のＰＲＧＭ方式２４ｂにおいて
は、パターンを変更するときには、メモリに書き込んだ
パターンを全て書き換えなければならず、書き換えに多
くの時間を費やしたほか、書き込み，読み出しのために
規模の大きなプログラムカウンタが必要であった。ま
た、ＰＲＧＭパターン信号に続いてＰＲＢＳパターン信
号を発生させることができなかった。

【００２０】

【発明が解決しようとする課題】本発明は、ＰＲＧＭ方
式におけるメモリへのパターンの書き込み、特にその一
部を変更する場合の書き込みと読み出しとを簡素化する
とともにＰＲＧＭパターン信号とＰＲＢＳパターン信号
とを任意に混合して出力することができるパターン信号
発生装置を提供する。

【００２１】

【課題を解決するための手段】本発明にかかるパターン
信号発生装置は、外部から書き込まれるデジタルパター
ン信号を記憶するプログラムメモリ１と、前記プログラ
ムメモリに書き込まれたデジタルパターン信号を順次読
み出すためのアドレスを指定するアドレスカウンタ２を
有するプログラムパターン発生回路３とを備えたパター
ン信号発生装置であって、前記プログラムメモリ１は、
前記デジタルパターン信号を分割して書き込むために複
数のローおよびカラムにより定義された複数のブロック
（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）の各エリアにより構成さ
れ、前記アドレスカウンタ２は、前記複数のブロック
（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定す
るブロックカウンタ４と前記指定されたブロック毎にそ
れぞれ所定のビット長までカウントして前記指定された
ブロック内のデジタルパターン信号を順次読み出すとと
もにカウント終了時に前記ブロックカウンタ４にインク
リメント信号を出力するビット長カウンタ５とにより構
成されているものである。

【００２２】また、本発明にかかるパターン信号発生装
置は、外部から書き込まれるデジタルパターン信号を記
憶するプログラムメモリ１と、前記プログラムメモリに
書き込まれたデジタルパターン信号を順次読み出すため
のアドレスを指定するアドレスカウンタ２を有するプロ
グラムパターン発生回路３と、複数のシフトレジスタで
なる擬似ランダムパターン発生回路６とを備えたパター
ン信号発生装置であって、前記プログラムメモリ１は、
前記デジタルパターン信号を分割して書き込むために複
数のローおよびカラムにより定義された複数のブロック
（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）の各エリアにより構成さ
れ、前記アドレスカウンタ２は、前記複数のブロック
（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定す
るブロックカウンタ４と前記指定されたブロック毎にそ
れぞれ所定のビット長までカウントして前記指定された
ブロック内のデジタルパターン信号を順次読み出すとと
もにカウント終了時に前記ブロックカウンタにインクリ
メント信号を出力するビット長カウンタ５とにより構成
され、前記ブロックカウンタが所定のビット長までカウ
ントしたときに前記プログラムパターン発生回路の出力
を遮断させるとともに前記擬似ランダムパターン発生回
路を作動させてその信号を出力する制御回路１０を備え
ているものである。

【００２３】さらに、本発明にかかるパターン信号発生
装置は、前記ブロックカウンタ４は、カウントを開始す
るときの値およびカウントを終了するときの値が外部か
ら設定可能とされているものである。

【００２４】

【発明の実施の形態】本発明は、プログラムメモリのメ
モリエリアを複数のローと複数のカラムとによって定義
された複数のブロックに区分する。ローとカラムとを１
組としてプログラムデータを書き込む。ブロックカウン
タにより順次メモリのブロックにアクセスするととも
に、アクセスされたブロック内のプログラムデータをビ
ット長カウンタにより順次読み出す。これはデジタルパ
ターン信号として出力される。

【００２５】ブロックカウンタは、循環する始点の番号
（カウントを開始するときの値）と終点の番号（カウン
トを終了するときの値）とが外部から設定できるように
なっていて、設定された値内のブロックだけがアクセス
され（有効データとみなされ）それ以外のブロックはア
クセスされない（無効データとみなされる）。ビット長
カウンタは、通常は、ブロック毎にカウントするビット
長が設定されていて、アクセス中のブロックについて、
設定されたビット長だけプログラムデータを読み出すと
ともに、設定されたビット長だけプログラムを読み出し
完了したときはブロックカウンタに対してインクリメン
ト信号を出力する。

【００２６】また、本発明は、擬似ランダムパターン発
生回路を備え、ブロックカウンタが設定された所定の値
になったとき擬似ランダムパターン回路を作動させて擬
似ランダムパターン信号を出力するとともに前記デジタ
ルパターン信号を遮断する。

【００２７】この出力は、ビットカウンタが設定された
ビット長だけカウントして、ブロックカウンタをインク
リメントするまで維持される。

【００２８】

【実施例】本発明のパターン信号発生装置の一実施例
を、図１ないし図５を参照して説明する。

【００２９】図１は、本発明のパターン信号発生装置の
一実施例を示すブロック図、図２は、プログラムメモリ
のメモリエリアのブロック区分を示す図、図３は、一致
回路の詳細を示す図、図４は、プログラムメモリのブロ
ック毎のメモリ容量を示す図、図５は、パターン信号の
フレーム構成を示す図である。

【００３０】まず、本発明のパターン信号発生装置の一
実施例の構成を説明する。

【００３１】プログラムメモリ１は、メモリエリアが複
数のブロックに区分されていて、各ブロックに書き込ま
れたデータはブロックカウンタ４とビット長カウンタ５
によってアクセスされて読み出される。

【００３２】プログラムメモリ１のメモリエリアは図２
に示すごとく、９ロウと２カラムとにより１８のブロッ
クに区分されている。第１ロウの第１カラムが第１ブロ
ック，第２カラムが第２ブロックまた、第２ロウの第１
カラムが第３ブロック、第２カラムが第４ブロックで、
以下順に第１８ブロックに区分されている。各ロウの第
１のカラム（以下、ＯＨ１１という）にはオーバーヘッ
ド（ＯＨ）情報１１が、第２のカラム（以下、ＩＮＦＯ
１２という）にはインフォメーション（ＩＮＦＯ）情報
１２が書き込まれている。具体例としては、各ロウのＯ
Ｈ１１にはメモリ容量９バイトが割り当てられている。
各ＯＨ１１には、通信に必要な固定的な情報、例えば課
金情報等の固定情報などが書き込まれている。それら
は、特徴毎にさらに複数のカラムに細分化することがで
きる。また、各ロウのＩＮＦＯ１２にはメモリ容量２６
１バイトが割り当てられている。各ＩＮＦＯ１２に入れ
られるインフォメーション情報としては、電話の音声を
符号化した情報等の伝達対象である情報などが書き込ま
れている。上記プログラムメモリ１に書き込まれたこれ
らの情報のパターン例はＳＤＨ（Synchronous Digital
Hierarchy ）に適合するものである。なお、図１のＡ／
Ｒは、書き込み用アドレス入力端子、Ｄ／Ｒは書き込み
用データ入力端子である。

【００３３】アドレスカウンタ２は、ブロックカウンタ
４とビット長カウンタ５とで構成されている。ブロック
カウンタ４は、プログラムメモリ１の区分された１〜１
８までのブロックのアドレスを指定するカウンタで、外
部、例えばＣ．Ｐ．Ｕ（不図示）からアドレスをカウン
トする初めの値と終りの値とが設定可能とされていて、
３〜１４のアドレスカウントを設定すると、ブロックの
３から１４までを順次出力する。

【００３４】ビット長カウンタ５は、ブロックカウンタ
４で指定されたブロック内メモリエリアに記憶された情
報のアドレスを順次指定するカウンタで、ブロック毎の
最大ビット長までのカウント数が設定可能とされてい
て、設定されたビット長の値までカウントしてメモリエ
リアのアドレスを指定し、インクリメント指令をブロッ
クカウンタ４に出力し、ブロックカウンタ４の値をイン
クリメントする。

【００３５】ここで、ブロックカウンタ４は上位桁のア
ドレスを、ビット長カウンタ５は下位桁のアドレスをカ
ウントするようにして、各ブロックのアドレスは上位桁
のアドレスで特定し、ブロック内の情報は下位桁のアド
レスで特定している。

【００３６】擬似ランダムパターン発生回路（ＰＲＢ
Ｓ）６は、複数のバイナリ回路に帰還回路を設けたもの
で、従来からデジタル信号のビット誤り測定に用いられ
ているものと同じである。外部からの指令により動作が
ＯＮ，ＯＦＦされるようになっている。

【００３７】制御回路１０は、一致回路７，第１のスイ
ッチ回路８および第２のスイッチ回路９で構成されてい
る。一致回路７の構成を、図３を参照して説明する。一
致回路７は、コンパレータ７ａとアンド回路７ｂとで構
成される。コンパレータ７ａを構成する５個のＥＸ−Ｏ
Ｒ回路は、それぞれ一端がブロックカウンタ４の各ビッ
トに接続され、他端はＣＰＵ（不図示）などによって外
部から設定されるようになっている。この例では０１１
００が設定されている。いま、ブロックカウンタ４の入
力信号が、第１２ブロックを示す値すなわち０１１００
になると、コンパレータ７ａの５個のＥＸ−ＯＲ回路は
全て一致するのでアンド回路７ｂは一致信号を出力す
る。

【００３８】第１のスイッチ回路８は、一致回路７の一
致信号によってＢ側に接続され、ビット長カウンタの出
力を擬似ランダムパターン発生回路６に出力して擬似ラ
ンダムパターンを発生させる。第２のスイッチ回路９
は、一致回路７の一致信号によってＢ側に接続され、擬
似ランダムパターンを出力する。この擬似ランダムパタ
ーンはビット長カウンタ５に設定されたビット長だけ発
生し、ビット長カウンタ５のインクリメント出力により
ブロックカウンタ４のカウント値が変化したとき第１の
スイッチ回路８がＡ側に接続されて発生を停止するとと
もに、第２のスイッチ回路９がＡ側に接続されてプログ
ラムパターン発生回路３で発生したプログラムパターン
が出力される。

【００３９】次に、この一実施例の動作を説明する。図
４は、プログラムメモリ１のメモリ容量を第１ブロック
から第１８ブロックまで重ね合せに表したものである。
プログラムメモリ１のメモリエリアのロウおよびカラム
の構成については、図２で説明したとおりである。図２
における奇数ブロック（ＯＨ１１）は、各々メモリ容量
が９バイトでオーバーヘッド情報が書き込み可能にさ
れ、偶数ブロック（ＩＮＦＯ１２）はメモリ容量が２５
６バイトまでのインフォメーション情報がそれぞれ書き
込み可能にされている。プログラムメモリ１に書き込ま
れてるデータは、各ブロックのメモリ容量の大きさ以内
であればどんなに小さくても構わない。

【００４０】プログラムメモリ１に書き込まれた情報
は、ブロックカウンタ４のカウント値によって対応する
ブロックがアクセスされる。すなわちブロックカウンタ
４のカウント値が１から１８まで変わっていくとこれに
従って、第１ブロックから第１８ブロックが順にアクセ
スされる。ブロックカウンタ４によりアクセスされたブ
ロックのメモリエリアにおける各情報は、ビット長カウ
ンタ５のアドレスカウント値によってビット毎にアクセ
スされて読み出される。ビット長カウンタ５のアドレス
カウント値の範囲またはビット長の範囲は、外部からＣ
ＰＵ（不図示）などで設定可能にされていて、通常はブ
ロックに書き込まれたビット長と同一のアドレスカウン
ト値が設定されているが、書き込まれたビット長より短
いビット長のアドレスカウント値が設定されているとき
は、それ以降のメモリエリアの情報は読み出されないの
で無効となる。また、擬似ランダムパターン（ＰＲＢ
Ｓ）を発生させるときは、プログラムメモリ１のメモリ
内容とは無関係に、擬似ランダムパターン（ＰＲＢＳ）
を必要なビットだけ読み出すようにビット長カウンタ５
のカウント値は設定される。

【００４１】ビット長カウンタ５は、設定されたアドレ
スカウント値までカウントしたとき、インクリメント信
号をブロックカウンタ４に出力すると、ブロックカウン
タはアドレスカウント値を＋１する。このブロックカウ
ンタ４は、通常、１から１８までカウントした後、１に
戻るものであるが、カウント範囲が外部例えばＣＰＵ
（不図示）から設定可能で、設定カウンタを３から８と
すれば、第３ブロックから第８ブロックのメモリを順次
読み出し、第１ブロック，第２ブロックおよび第１１ブ
ロックないし第１８ブロックのメモリエリアにはアクセ
スしないので、読み出さないことになる。いいかえると
第３ブロックから第８ブロックに書き込まれた情報は有
効なデータとして読み出し、それ以外のブロックに書き
込まれた情報は無効なデータとして読み出さないことに
なる。

【００４２】このようにして読み出されたパターン信号
を図５を参照して説明する。図５（ａ）は、第１ブロッ
クから第１８ブロックまでの全てのブロックが有効であ
るときのパターン信号のフレーム構成で、Ｂ₁ からＢ₁₈
までが、繰り返し読み出されて出力される。図５（ｂ）
は、第３ブロックから第８ブロックまでの６ブロックが
有効であるときのパターン信号のフレーム構成で、Ｂ₃
からＢ₈ までが繰り返し読み出されて出力される。

【００４３】また、第４ブロックにＰＲＢＳ信号を挿入
するときは、一致回路７に００１００を設定すると、ブ
ロックカウンタ４が第４ブロックの値を示したとき、制
御回路１０が作動してＰＲＢＳ信号を出力する。出力さ
れるＰＲＢＳのビット長は、そのときにビット長カウン
タ５に外部から設定したビット長によって定められる。

【００４４】上記実施例において、プログラムメモリ１
を図２および図４によって、第１カラム，第２カラムを
各９バイト，２６１バイトで説明したが、ＳＤＨの場
合、第１カラムを３×Ｎバイト、第２カラムを８７×Ｍ
（Ｎ，Ｍは整数）バイトの容量で使用されることが多
い。そのため、第１カラムを３×Ｎの小ブロックに、第
２カラムを８７×Ｍの小ブロックに区分して、プログラ
ムメモリ１を定義することもできる。例えば、第１カラ
ムが９バイト、第２カラムが２６１バイトの場合は、第
１カラムを９個の小カラム、第２カラムを２６１個の小
カラムに細区分したブロック構成にできるし、またこれ
をＬ₀ ，・・・，Ｌ_n-1 のｎ個のカラムを有し、Ｌ₀ 〜
Ｌ₈ までが０Ｈ１１のエリアとし、Ｌ₉ 〜Ｌ₂₆₉ 迄をＩ
ＮＦＯ１２のエリアと定義しても本発明の構成，動作と
しては同じである。

【００４５】以上実施例に詳細に説明したとおり、プロ
グラムメモリ１を複数のブロックに区分してパターンを
記憶し、これをブロック単位でアクセスして読み出すこ
とができるほか、ブロック内の所望のビット長まで読み
出すことができる。なお、任意のブロック番号を指定し
て、ＰＲＢＳ信号を出力することができる。また、プロ
グラムメモリ１の情報を変更するときには、変更箇所に
該当するブロックの情報だけを書き換えればよく、プロ
グラムメモリ１の書き換え時間を短縮することができ
る。

【００４６】

【発明の効果】本発明のパターン信号発生装置は、外部
から書き込まれるデジタルパターン信号を記憶するプロ
グラムメモリ１と、前記プログラムメモリに書き込まれ
たデジタルパターン信号を順次読み出すためのアドレス
を指定するアドレスカウンタ２を有するプログラムパタ
ーン発生回路３とを備えたパターン信号発生装置であっ
て、前記プログラムメモリ１は、前記デジタルパターン
信号を分割して書き込むために複数のローおよびカラム
により定義された複数のブロック（Ｂ₁ ，Ｂ₂ ，・・
・，Ｂ_N ）の各エリアにより構成され、前記アドレスカ
ウンタ２は、前記複数のブロック（Ｂ₁ ，Ｂ₂ ，・・
・，Ｂ_N ）のアドレスを順次指定するブロックカウンタ
４と前記指定されたブロック毎にそれぞれ所定のビット
長までカウントして前記指定されたブロック内のデジタ
ルパターン信号を順次読み出すとともにカウント終了時
に前記ブロックカウンタにインクリメント信号を出力す
るビット長カウンタ５とにより構成されているので、プ
ログラムメモリ１の書き込みをブロック単位で行うこと
ができるので書き換え時間が短縮できる。

【００４７】また、本発明のパターン信号発生装置は、
外部から書き込まれるデジタルパターン信号を記憶する
プログラムメモリ１と、前記プログラムメモリに書き込
まれたデジタルパターン信号を順次読み出すためのアド
レスを指定するアドレスカウンタ２を有するプログラム
パターン発生回路３と、複数のシフトレジスタでなる擬
似ランダムパターン発生回路６とを備えたパターン信号
発生装置であって、前記プログラムメモリ１は、前記デ
ジタルパターン信号を分割して書き込むために複数のロ
ーおよびカラムにより定義された複数のブロック（Ｂ
₁ ，Ｂ₂ ，・・・，Ｂ_N ）の各エリアにより構成され、
前記アドレスカウンタ２は、前記複数のブロック（Ｂ
₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定するブ
ロックカウンタ４と前記指定されたブロック毎にそれぞ
れ所定のビット長までカウントして前記指定されたブロ
ック内のデジタルパターン信号を順次読み出すとともに
カウント終了時に前記ブロックカウンタにインクリメン
ト信号を出力するビット長カウンタ５とにより構成さ
れ、前記ブロックカウンタが所定のビット長までカウン
トしたときに前記プログラムパターン発生回路の出力を
遮断させるとともに前記擬似ランダムパターン発生回路
を作動させてその信号を出力する制御回路１０を備えて
いるので、擬似ランダムパターンを任意のビット長で任
意の個所に出力することができる。

【００４８】また、本発明のパターン信号発生装置は、
前記ブロックカウンタ４は、カウントを開始するときの
値およびカウントを終了するときの値が外部から設定可
能とされているので、プログラムメモリ１の読み出しを
ブロック単位で行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】プログラムメモリのメモリエリアのブロック区
分を示す図である。

【図３】一致回路の詳細を示す図である。

【図４】プログラムメモリのブロック毎のメモリ容量を
示す図である。

【図５】パターン信号のフレーム構成を示す図である。

【図６】ビット誤り測定装置の原理を示すブロック図で
ある。

【図７】被測定システムを通過するパターン信号のフレ
ーム構成を示す図である。

【図８】ＰＲＧＭ方式のパターン信号を発生する構成を
示すブロック図である。

【符号の説明】

１プログラムメモリ２アドレスカウンタ３プログラムパターン発生回路４ブロックカウンタ５ビット長カウンタ６擬似ランダムパターン発生回路７一致回路８第１のスイッチ回路９第２のスイッチ回路１０制御回路１１オーバーヘッド（ＯＨ）１２インフォメーション（ＩＮＦＯ）

Claims

【特許請求の範囲】

【請求項１】外部から書き込まれるデジタルパターン
信号を記憶するプログラムメモリ（１）と、前記プログ
ラムメモリに書き込まれたデジタルパターン信号を順次
読み出すためのアドレスを指定するアドレスカウンタ
（２）を有するプログラムパターン発生回路（３）とを
備えたパターン信号発生装置であって、前記プログラムメモリ（１）は、前記デジタルパターン
信号を分割して書き込むために複数のローおよびカラム
により定義された複数のブロック（Ｂ₁ ，Ｂ₂，・・
・，Ｂ_N ）の各エリアにより構成され、前記アドレスカウンタ（２）は、前記複数のブロック
（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定す
るブロックカウンタ（４）と前記指定されたブロック毎
にそれぞれ所定のビット長までカウントして前記指定さ
れたブロック内のデジタルパターン信号を順次読み出す
とともにカウント終了時に前記ブロックカウンタにイン
クリメント信号を出力するビット長カウンタ（５）とに
より構成されていることを特徴とするパターン信号発生
装置。
【請求項２】外部から書き込まれるデジタルパターン
信号を記憶するプログラムメモリ（１）と、前記プログ
ラムメモリに書き込まれたデジタルパターン信号を順次
読み出すためのアドレスを指定するアドレスカウンタ
（２）を有するプログラムパターン発生回路（３）と、
複数のシフトレジスタでなる擬似ランダムパターン発生
回路（６）とを備えたパターン信号発生装置であって、前記プログラムメモリ（１）は、前記デジタルパターン
信号を分割して書き込むために複数のローおよびカラム
により定義された複数のブロック（Ｂ₁ ，Ｂ₂，・・
・，Ｂ_N ）の各エリアにより構成され、前記アドレスカウンタ（２）は、前記複数のブロック
（Ｂ₁ ，Ｂ₂ ，・・・，Ｂ_N ）のアドレスを順次指定す
るブロックカウンタ（４）と前記指定されたブロック毎
にそれぞれ所定のビット長までカウントして前記指定さ
れたブロック内のデジタルパターン信号を順次読み出す
とともにカウント終了時に前記ブロックカウンタにイン
クリメント信号を出力するビット長カウンタ（５）とに
より構成され、前記ブロックカウンタが所定のビット長
までカウントしたときに前記プログラムパターン発生回
路の出力を遮断させるとともに前記擬似ランダムパター
ン発生回路を作動させてその信号を出力する制御回路
（１０）を備えていることを特徴とするパターン信号発
生装置。
【請求項３】前記ブロックカウンタ（４）は、カウン
トを開始するときの値およびカウントを終了するときの
値が外部から設定可能とされていることを特徴とする請
求項１または請求項２記載のパターン信号発生装置。