JPS62154176A - 表示デ−タ読出し制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野１ この発明は、特に画面スクロールのために、表示データ
ｔＩＡ域を有するメモリの任意のビット位置から表示デ
ータを読出す表示データ読出し制御方式に関する。

［発明の技術的背Ｗ４］ 近年の表示メモリは、メモリ素子の高集積化。

低価格化により、１画面分の容！（表示容りよりメモリ
容量の大きいものが一般に使用されている。第５図は、
この状態を示すもので、Ｍ行、Ｎ列の配列のメモリの一
部（ｍ行、ｎ列）が表示データ領域に割当てられている
。

さて、この種のメモリの読出し速度（３００ｎｓ程度）
は、表示速度（Ｉｏｎｓ程度）より著しく遅い。そこで
両者の速度を合せるため、メモリを１ワードにビット（
ｋは複数）構成とし、ｋビット単位で読出した後にシリ
アル出力するのが一般的である。このｋは、通常は６４
〜１２８ビツトの範囲に設定される。

このようなメモリ構成では、Ｎ列の開始点はワード単位
（ｋの整数倍）の指定しか許されない。

このため、画面スクロールの場合のように、第５図のメ
モリの開始点を移動しながら表示するときには、ｋビッ
ト単位で画面が大きく移動するために画面が見ずらくな
る問題があった。

そこで、第６図に示すように、任意のビット位置からの
にビット読出しが行なえる表示装置が考えられている。

第６図の表示装置においては、まず、読出し対象となる
任意のにビットの先頭ビットを含むワードのメモリアド
レスｉがアドレスカウンタ１１により指定され、続いて
次アドレス（ｉ＋１）が指定される。これにより、アド
レスｉの指定するメモリ１２からのにビットの読出しデ
ータはバッファレジスタ１３−１に、アドレス（ｉ＋１
＞の指定するメモリ１２からの次のにビットの読出しデ
ータはバッフ７レジスタ１３−２に、それぞれ保持され
る。バッファレジスタ１３−１．１３−２に保持された
２にビットはセレクタ１４に供給される。セレクタ１４
は、読出し対象となる任意のにビットの先頭ビットのワ
ード内ピント位置（読出しが許される開始点からのずれ
）をｐとすると、バッファレジスタ１３−１からのにビ
ットのうち第ｐビットから第（ｋ−１）ビット（最終ビ
ット）を選択すると共に、バッファレジスタ１３−２か
らのにビットのうち第０ビツトから第（ｐ−１）ビット
を選択する。

この状態を第７図に示す。この第７図は、１）−２の例
である。セレクタ１４により選択されたにビットは、シ
フトレジスタ１５によりシリアルデータに変換されて表
示モニタ１６に供給される。

［背景技術の問題点］ しかし上記の方式では、任意のにビットの表示を行なお
うとすると、ｋヒツト〈ワード）単位のメモリ読出しが
２回必要となり、表示速度が低下する問題があった。ま
た、バッフ７レジスタも表示対象データの２倍のサイズ
を必要とするため、問題であった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、メモリ内の任意ビット位置から始まる所定長の表示デ
ータの読出しが、１回のメモリ読出しで行なえる表示デ
ータ読出ＵＭ　ａ方式を提供することにある。

［発明の概要］ この発明では、１画面分の表示データを格納する表示領
域を有する１ワードがｋビットのメモリが設けられる。

このメモリは、上記ワードの第０乃至第（ｋ−１）ビッ
トを分割格納する独立にアドレス指定可能なに個のメモ
リブロックから成る。

上記メモリ内の読出し対象となる任意の連続するにビッ
トの先頭ビットが置かれるアドレスは、アドレスカウン
タにより示される。上記ｋｌｌ！］のメモリブロックに
対する読出しアドレスは、アドレスジネレータにより生
成される。即ちアドレスジネレータは、上記先頭ビット
のワード内ピント位置ｐ（１）はＯ≦ρ≦ｋ−１を満足
する整数）およびアドレス生成対像となるメモリブロッ
クに応じ、アドレスカウンタの指定するアドレスまたは
同アドレスの次アドレスを読出しアドレスとして対応す
るメモリブロックに供給する。このアドレスジネレータ
から供給される各読出しアドレスに応じて各メモリブロ
ックから読出される各ビットデータは、表示データシリ
アル出力手段に供給される。

この出力手段は、［１のメモリブロックから読出される
各ごットデータを、上記先頭ビットのワード内ビット位
置ｐに応じて１ビット単位で順次選択出力する。

上記の構成により、１ワードがｋビットのメモリに対す
る１回のメモリ読出しだけで、任意のビット位Ｉｔｐか
らの連続するにビットを得ることができる。

Ｃ発明の実施例］ 第１図はこの発明を適用する表示装置の一実施例を示す
ブロック構成図である。同図において、２１は第５図に
示したように表示容１（表示データ明域の容！！１）よ
り大きいメモリ容量を有する１ワードがｋビット（ｋは
２以上の整数）のメモリである。メモリ２１は、上記ワ
ードの第０乃至第（ｋ−１）ビットを分割格納する独立
にアドレス指定可能なｋｍのメモリブロックＭＯ〜〜ｌ
　（ｋ−１）から成る。

２２はメモリ２１内において読出し対像となる任意の連
続するにビットの先頭ビットが置かれるメモリアドレス
１を指定するアドレスカウンタ、ＡＧＯ〜ＡＧ（ｋ−１
＞はメモリブロックＭＯ〜Ｍ　（ｋ−１＞の読出しアド
レスを生成するアドレスジネレータである。アドレスジ
ネレータＡＧＯ〜ＡＧ（ｋ−１＞には、上記先頭ビット
のワード内ビット位置ｏ（ｐｌ、ｔｏ≦ｐ≦ｋ−１を満
足する整数）を示すワード内ビット位置情報、およびア
ドレスカウンタ２２の示すメモリアドレス１が供給され
る。

アドレスジネレータＡＧｊ　　（ｊ−１〜に−１）は、
ｊ≧ρであればメモリアドレスｉをＩＪ＜＋）であれば
メモリアドレス；の次アドレス（ｉ＋１＞を、対応する
メモリブロックｒｖ１ｊに対する読出しアドレスとして
出力するようになっている。アドレスジネレータＡＧｊ
　　（ｊ−１〜に−１）は、例えばＲＯＭ（リード・オ
ンリ・メモリ）、ＰＬＡ（プログラマブル・ロジック・
アレイ）等で構成される。

第２図は、アドレスジネレータ八Ｇｏ　−ＡＧ（ｋ−１
）の出力アドレスをｐ値毎に示す。

再び第１図を参照すると、２３はメモリ２１から読出さ
れる１ワード（ｋビット）のデータを保持するにビット
のバッファレジスタ、２４はバッフ７レジスタ２３の保
持データを前記ワード内ビット位置情報の示すビット位
［ｐに応じて１ビット単位で順次選択、出力する表示デ
ータシリアル出力部である。出力部２４は、バッファレ
ジスタ２３の保持データ（ｋビット）の第０〜第（ｋ−
１）ビットの出力をｌｌ＋ｌＩ！ＩｌするドライバＤＯ
〜Ｄ（ｋ−１）と、前記ワード内ビット位置情報（ｐ値
）が初期設定されクロック信号ＣＬＫに応じてカウント
動作を行なうに進のカウンタ２５と、このカウンタ２５
のカウント値ｑをデコードし同カウンタ値ｑの指定する
ドライバＤｊ　　（ｊ＝ｑ）を出力イネーブル状態に設
定する制御信号を生成するデコーダ２６とを有している
。２７はドラ、１′バＤＯ−Ｄ　（ｋ−１）に共通の出
力信号線、２８は信号、線２７を介してシリアル転送さ
れる表示データを表示する表示モニタである。

第３図は、ドライバＤＯ〜Ｄ（ｋ−１）の出力イネーブ
ル状態となる順序をｐ値毎に示す。

次に、この発明の一実施例の動作を、ワード内ビット位
置情報の示すｐ値（ビット位置）が２の場合（即ちメモ
リアドレス１の指定するワード内の第２ビツトから始ま
る連続するにビットの表示データの読出しの場合）を例
にとって、第４図の動作説明図を参照して説明する。

メモリ２１からの表示データ読出しに際し、アドレスジ
ネレータＡＧＯ〜ＡＧ（ｋ−１＞には、７ドレスカウン
タ２２の示すメモリアドレスｉ、およびＤ−２を示すワ
ード内ビット位置情報が共通に供給される。Ｏ−２の場
合、アドレスジネレータＡＧＯ〜ＡＧ（ｋ−１）のうら
のアドレスジネレータＡＧＯ、ＡＧＩは、アドレスカウ
ンタ２２がらのメモリアドレス１の次アドレス（ｉ＋１
＞を、メモリブロックＭＯ，Ｍｌに対する浸出しアドレ
スとして出力し、アドレスジネレータＡＧ２〜ＡＧ（ｋ
−１）は、アドレスカウンタ２２がらのメモリ７ドレス
ｉを、メモリブロックＭ２〜Ｍ　（ｋｌ　）に対する読
出しアドレスとして出力する（第４図参照）、、これに
より、メモリブロックＭＯ，Ｍ１からは、その（ｉ＋１
＞番地の格納ビットデータが読出され、バッファレジス
タ２３の第０１第１ビット位置に保持される。同時にメ
モリブロックＭ２〜Ｍ（ｋ−１）からは、そのｉ番地の
格納ビットデータが読出され、バッファレジスタ２３の
第２〜第（ｋ−１）ビット位置に保持される。

バッファレジスタ２３の第０９第１ビット位置に保持さ
れたメモリブロックＭＯ、Ｍｌの（ｔ＋１）番地の格納
ビットデータは、ドライバＤＯ，ＤＩの入力に供給され
る。また、バッフ７レジスタ２３の第２〜第（ｋ−１）
ビット位置に保持されたメモリブロックＭ２〜Ｍ　（ｋ
−１）のｉ番地の格納ごットデータは、ドライバＤ２〜
Ｄ（ｋ−１）の入力に供給される。

さて、ｐ−２を示すワード内ビット位置情報はカウンタ
２５にも供給されている。この位置情報は、バッファレ
ジスタ２３の動作に同期してに進カウンタ２５にセット
される。これにより、カウンタ２５のカウント値ｑはＤ
（−２）を示す。そして、カウンタ２５は、クロック信
号ＣＬＫにより順次カウントアツプ動作を行なう。この
動作により、カウンタ２５のカウント値ｑは２→３→４
→・・・→に一２→に一１→Ｏ→１と変化する。カウン
タ２５のカウント値ｑはデコーダ２６に供給される。

デコーダ２６は、カウンタ２５のカウントｌａａをデコ
ードし、同カウント値ｑの指定するドライバＤｊ　　（
ｊ−ｑ）の出力イネーブル端子ＯＥに制御信号を供給す
る。したがって、カウンタ２５にｐ−２のワード内ビッ
ト位置情報が初期設定されたこの例では、デコーダ２６
からの制御信号により、ドライバＤ２→ドライバＤ３→
・・・→ドライバＤ（ｋ−２）→ドライバＤ　（ｋ−１
）→ドライバＤＯ→ドライバＤ１の順で出力イネーブル
状態に設定される（第４図参照）。これにより、まずバ
ッファレジスタ２３の第２〜第（ｋ−１＞ビット位置に
保持されたメモリブロックＭ２〜Ｍ　（ｋ−１’）のｉ
番地の各格納ビットデータが、ドライバＤ２〜Ｄ（ｋ−
１）により、メモリブロックＭ２の格納ビットデータか
ら順に信号線２７に出力される。そしてメモリブロック
Ｍ（ｋ−１）の格納とットデータがドライバＤ　（ｋ−
１）から出力されると、今度はバッファレジスタ２３の
第０ビット位置に保持されたメモリブロックＭＯの（ｉ
＋１）番地の格納ビットデータが、ドライバＤＯにより
信号線２７に出力され、最後にバッファレジスタ２３の
第１ビット位置に保持されたメモリブロックＭ１の（ｉ
＋１）番地の格納ビットデータが、ドライバＤ１により
信号線２７に出力される。即ち、この実施例によれば、
メモリ２１内の任意のビット位置ｐ（ここではｐ−２）
から始まる連続するにビットが、その先頭ビットより順
に信号線２１に出力される。信号線２７上に出力された
ビットデータは、表示モニタ２８に供給され、画面表示
（スクロール表示）される。

なお、前記実施例では、表示データシリアル出力部２４
が、ドライバＤＯ〜Ｄ（ｋ−１）、カウンタ２５および
デコーダ２６を有している場合について説明したが、こ
れに限るものではなく、例えば第６図の従来例に示すよ
うにセレクタおよびシフトレジスタを用いて構成されて
いてもよい。

また、前記実施例では、メモリの任意ビット位置から連
続する一定長のデータを読出して表示モニタに表示して
画面スクロールを行なう場合について説明したが、この
発明はプリンタへのプリント出力にも応用できる。

［発明の効果］ 以上詳述したようにこの発明によれば、メモリ内の任意
ビット位置から始まる所定長の表示データの読出しが、
１回のメモリ読出しで行なえるので、表示速度の高速化
が図れる。またメモリからの読出しデータを保持するバ
ッファレジスタのサイズも、表示対象データと同一サイ
ズでよいため、従来の１／２で済む。

【図面の簡単な説明】

第１図はこの発明を適用する表示装置の一実施例を示す
ブロック構成図、第２図は第１図のアドレスジネレータ
ＡＧＯ〜ＡＧ（ｋ−１）の出力アドレスを表示対象デー
タの先頭ビットのワード内ビット位１ｐ毎に示す図、第
３図は第１図のドライバＤＯ〜Ｄ（ｋ−１）の出力イネ
ーブル状態となる順序を上記ワード内ビット位［０毎に
示す図、第４図は第１図の表示装置における表示データ
続出し制ＷＪｌｌ１作を説明するための図、第５図はメ
モリ領域の一部に表示データ領域が割当てられているメ
モリ構造を２次元的に示す図、第６図は従来の表示装置
を示すブロック構成図、第７図は第６図の表示装置にお
ける表示データ選択動作を説明するための図である。 ２１・・・メモリ、２２・・・アドレスカウンタ、２３
・・・バッファレジスタ、２４・・・表示データシリア
ル出力部、２５・・・カウンタ、２６・・・デコーダ、
２８・・・表示モニタ、ＡＧＯ−ＡＧ　（ｋ−１）・・
・アドレスジネレータ、ＭＯ−Ｍ　（ｋ−１）・・・メ
モリブロック、ＤＯ〜Ｄ（ｋ−４）・・・ドライバ。 出願人代理人　弁理士　鈴　江　武　彦Ｆ５ 第１図 第２図 第３図 第４図 第５図

Claims (3)

【特許請求の範囲】
1. （１）１画面分の表示データを格納する表示領域を有す
   る１ワードがｋビットのメモリであつて、上記ワードの
   第０乃至第（ｋ−１）ビットを分割格納する独立にアド
   レス指定可能なｋ個のメモリブロックから成るメモリと
   、このメモリ内の読出し対象となる任意の連続するｋビ
   ットの先頭ビットが置かれるアドレスを示すアドレスカ
   ウンタと、上記ｋ個のメモリブロックに対するｋ個の読
   出しアドレスを生成するアドレスジネレータであって、
   上記先頭ビットのワード内ビット位置ｐ（ｐは０≦ｐ≦
   ｋ−１を満足する整数）およびアドレス生成対象となる
   上記メモリブロックに応じ上記アドレスカウンタの指定
   するアドレスまたは同アドレスの次アドレスを上記読出
   しアドレスとして対応する上記メモリブロックに供給す
   るアドレスジネレータと、このアドレスジネレータから
   供給される上記各読出しアドレスに応じて上記各メモリ
   ブロックから読出される各ビットデータを、上記先頭ビ
   ットのワード内ビット位置ｐに応じ１ビット単位で順次
   選択出力する表示データシリアル出力手段とを具備する
   ことを特徴とする表示データ読出し制御方式。
2. （２）上記アドレスジネレータは、上記ワードの第ｐビ
   ットに満たないビットを格納する上記メモリブロック対
   しては上記アドレスカウンタの指定するアドレスの次ア
   ドレスを上記読出しアドレスとして供給し、上記ワード
   の第ｐビット以上のビットを格納する上記メモリブロッ
   クに対しては上記アドレスカウンタの指定するアドレス
   を上記読出しアドレスとして供給することを特徴とする
   特許請求の範囲第１項記載の表示データ読出し制御方式
   。
3. （３）上記表示データシリアル出力手段は、上記ワード
   の第ｐビットを格納する上記メモリブロックから読出さ
   れるビットデータより順に選択出力することを特徴とす
   る特許請求の範囲第２項記載の表示データ読出し制御方
   式。