JPH063590B2 - メモリエラ−訂正回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリエラー訂正回路に係り、特に訂正後のデ
ータを用いてメモリに再書き込みを行う際に高速動作が
必要なメモリエラー訂正回路に関するものである。

〔従来の技術〕

従来のこの種のメモリエラー訂正回路の一例を第３図に
示し説明すると、図において、１１はランダムアクセス
形のメモリ回路、１２はこのメモリ回路１１にアドレス
データを供給するためのアドレス発生回路、１３はメモ
リ回路１１から出力されたエラー訂正信号を復号するた
めの復号回路、１４はこの復号回路１３の出力を一時保
持しておくためのラッチ回路、１５はこのラッチ回路１
４でラッチされたデータから再び正しいエラー訂正符号
を作り出し、メモリ回路１１に供給するための符号化回
路、１６はメモリ回路１１の動作モードをリードモード
あるいはライトモードに設定するように制御するリード
／ライト制御回路である。

そして、エラー訂正符号に符号化された形でメモリ回路
１１に記憶されているデータを周期的に繰り返し読み出
した後、エラー訂正符号を復号回路１３でエラー訂正符
号化前のデータに復号し、復号データとして出力すると
同時に、読み出されたエラー訂正符号に訂正可能な誤り
がある場合には、正しい誤り訂正符号を再生し、上記メ
モリ回路１１にこれを再書き込みするように構成されて
いる。

このように構成されたメモリエラー訂正回路の動作を第
４図を参照して説明する。

この第４図は第３図に示す回路における主要部分の動作
波形を示し、(a)はクロック信号を示したものであり、
(b)はアドレス信号、(c)はリード／ライト信号、(d)は
出力データを示したものである。

まず、第４図(b)に示すアドレス信号ｂはアドレス発生
回路１２の出力を示すが、２クロック毎に異なるアドレ
スが出力されるように構成されている。また、第４図
(c)に示すリード／ライト信号ｃはリード／ライト制御
回路１６の出力であるが、１クロック毎にリードモード
とライトモードとを切替えて設定している。このため、
アドレス信号ｂが一定に保たれている２クロック期間の
前半１クロック期間ではメモリ回路１１からデータが読
み出され、後半１クロック期間ではメモリ回路１１にデ
ータが書き込まれることになる。

そして、この回路で、メモリ回路１１に記憶されている
データにエラーがあった場合には、復号回路１３でその
エラーを訂正し、正しいデータを出力する。また、この
正しいデータは次のライトモードのクロック期間に再び
正しいエラー訂正符号に符号化され、メモリ回路１１に
書き込まれる。

このようにして、この第３図に示す回路を用いることに
より、メモリ回路１１には常に正しいデータが保持され
ることが可能となる。

〔発明が解決しようとする問題点〕

上述した従来のメモリエラー訂正回路では、データの読
み出しと，書き込みを交互に行っているため、データの
読み出し周期がメモリの読み出し、あるいは書き込み動
作に必要な時間、いわゆる、メモリアクセス時間のα倍
の時間必要となり、高速動作がむづかしいという欠点が
あった。

〔問題点を解決するための手段〕

本発明によるメモリエラー訂正回路は、第１のメモリ回
路と、第２のメモリ回路と、この第１および第２のメモ
リ回路のデータ出力線に接続され，両データ線の一方を
選択して出力するデータ出力線切替回路と、このデータ
出力線切替回路に接続され誤り訂正符号を復号しその復
号データを出力するための復号回路と、この復号回路に
接続され上記復号データをエラー訂正符号に変換して出
力する符号化回路と、この符号化回路の出力を上記第１
あるいは第２のメモリ回路のデータ入力線に切替えて接
続するためのデータ入力線切替回路と、上記第１のメモ
リ回路と第２のメモリ回路のリード／ライトモードなら
びに上記データ出力線切替回路およびデータ入力線切替
回路を制御するためのリード／ライト制御回路と、上記
第１および第２のメモリ回路へアドレスデータを供給す
るためのアドレス発生回路とを備え、上記第１のメモリ
回路がリードモード（ライトモード）のとき、上記第２
のメモリ回路がライトモード（リードモード）となり、
上記データ出力線切替回路が上記第１（第２）のメモリ
回路のデータ出力線を選択し、上記データ入力線切替回
路が上記第２（第１）のメモリ回路のデータ入力線を選
択するように切替るように構成されている。

〔作用〕

本発明においては、メモリ回路を２回路有し、その２回
路のリード／ライトモードを互いに反対になるように動
作させる。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図図本発明によるメモリエラー訂正回路の一実施例
を示すブロック図で、説明に必要な部分のみを示す。

図において、１は第１のメモリ回路、２は第２のメモリ
回路、３はこの第１および第２のメモリ回路１，２にそ
れぞれアドレスデータを供給するためのアドレス発生回
路、４は第１および第２のメモリ回路１，２の動作を第
１のメモリ回路１がリードモードのときは第２のメモリ
回路２がライトモードに、また、第１のメモリ回路１が
ライトモードのときは第２のメモリ回路２がリードモー
ドとなるように互いに反対になるよう制御するためのリ
ード／ライト制御回路、５は第１および第２のメモリ回
路１，２のデータ出力線に接続され両データ線の一方を
選択して出力するデータ出力線切替回路および後述の符
号化回路の出力を第１あるいは第２のメモリ回路１，２
のデータ入力線に切替えて接続するためのデータ入力線
切替回路よりなるデータ入出力線切替回路、６はこのデ
ータ入出力線切替回路５のデータ出力線切替回路に接続
され誤り訂正符号を復号し復号データを出力するための
復号回路、７はこの復号回路６に接続され上記復号デー
タをエラー訂正符号に変換して出力する符号化回路であ
る。

そして、上記データ入出力線切替回路５は、第１あるい
は第２のメモリ回路１，２のうち、リードモード状態に
あるメモリ回路の出力データを選択して復号回路６に供
給し、さらに、符号化回路７からの出力をライトモード
状態にあるメモリ回路に供給するように構成されてい
る。

つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。

この第２図は第１図に示す回路の主要部分の動作波形を
示し、(a)はクロック信号ａを示したものであり、(b)は
アドレス信号ｂ、(c)は第１のメモリ回路１に供給され
るリード／ライト信号ｃ、(d)は第２のメモリ回路２に
供給されるリード／ライト信号ｄ、(e)は出力データｅ
を示したものである。

まず、第２図ｂに示すアドレス信号ｂはアドレス発生回
路３の出力であるが、１クロック周期毎にカウントアッ
プされて第１および第２のメモリ回路１，２に供給され
る。また、第２図(c)，(d)に示すリード／ライト信号ｃ
（メモリ＋１），リード／ライト信号ｄ（メモリ＋２）
は、リード／ライト制御回路４より出力され、リード／
ライト信号ｃは第１のメモリ回路１に、リード／ライト
信号ｄは第２のメモリ回路２にそれぞれ供給される。こ
こで、第１のメモリ回路１がリード（ライト）のときは
第２のメモリ回路２がライト（リード）モードになるよ
うに制御されている。また、リードモードからライトモ
ード，あるいは、その逆への切替は、アドレス発生回路
３がメモリ回路のアドレスすべてをスキャンし終ったあ
と行なわれるように構成されている。

したがって、第１回目のスキャンで第１のメモリ回路１
からデータが読み出されている場合には、この間、第２
のメモリ回路２には正しいエラー訂正符号化されたデー
タが書き込まれている。

つぎに、第１回目のスキャンが終了すると、第２のメモ
リ回路２からのデータ読み出しがはじまるが、このデー
タは第１回目のスキャンの間に新たに書き込まれたもの
であり、そのあと誤りが発生していないかぎりは正しい
データが出力されることになる。また、例え、誤りが発
生していたとしても、誤り訂正可能な誤りであるかぎり
訂正され、今度は第１のメモリ回路１へ正しいデータと
して書き込まれる。

このようにして、メモリ回路を２回路有し、そのメモリ
を交互に使うことにより、常に正しいデータを両メモリ
に保持することができる。また、データの読み出し周期
は１クロック周期となり、メモリアクセスタイムまで減
少させることができる。

〔発明の効果〕

以上説明したように、本発明によれば、メモリ回路を２
回路有し、その２回路のリード／ライトモードを互いに
反対になるように動作させることにより、データを読み
出す周期が１クロック周期分と、従来の1/2に下げるこ
とができ、高速動作を実現することができるので、実用
上の効果は極めて大である。

【図面の簡単な説明】

第１図は本発明によるメモリエラー訂正回路の一実施例
を示すブロック図、第２図は第１図の動作説明に供する
主要部分の動作波形を示す波形図、第３図は従来のメモ
リエラー訂正回路の一例を示すブロック図、第４図は第
３図の動作説明に供する主要部分の動作波形を示す波形
図である。 １，２・・・・メモリ回路、３・・・・アドレス発生回
路、４・・・・リード／ライト制御回路、５・・・・デ
ータ入出力線切替回路、６・・・・復号回路、７・・・
・符号化回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】エラー訂正符号に符号化された形でメモリ
   回路に記憶されているデータを周期的に繰り返し読み出
   した後、前記エラー訂正符号をエラー訂正符号化前のデ
   ータに復号し、復号データとして出力すると同時に、読
   み出されたエラー訂正符号に訂正可能な誤りがある場合
   には正しい誤り訂正符号を再生し、前記メモリ回路に再
   書き込みするメモリエラー訂正回路において、第１のメ
   モリ回路と、第２のメモリ回路と、前記第１および第２
   のメモリ回路のデータ出力線に接続され、両データ線の
   一方を選択して出力するデータ出力線切替回路と、この
   データ出力線切替回路に接続され誤り訂正符号を復号し
   て復号データを出力するための復号回路と、この復号回
   路に接続され前記復号データをエラー訂正符号に変換し
   て出力する符号化回路と、この符号化回路の出力を前記
   第１あるいは第２のメモリ回路のデータ入力線に切替え
   て接続するためのデータ入力線切替回路と、前記第１の
   メモリ回路と第２のメモリ回路のリード／ライトモード
   並びに前記データ出力線切替回路およびデータ入力線切
   替回路を制御するためのリード／ライト制御回路と、前
   記第１のメモリ回路と第２のメモリ回路へアドレスデー
   タを供給するためのアドレス発生回路とを備え、前記第
   １のメモリ回路がリードモード（ライトモード）のとき
   前記第２のメモリ回路がライトモード（リードモード）
   となり、前記データ出力線切替回路が前記第１（第２）
   のメモリ回路のデータ出力線を選択し、前記データ入力
   線切替回路が前記第２（第１）メモリ回路のデータ入力
   線を選択するよう切替え得るように構成されることを特
   徴とするメモリエラー訂正回路。