JPH05183449A - パンクチャド符号化回路 - Google Patents
パンクチャド符号化回路Info
- Publication number
- JPH05183449A JPH05183449A JP3358699A JP35869991A JPH05183449A JP H05183449 A JPH05183449 A JP H05183449A JP 3358699 A JP3358699 A JP 3358699A JP 35869991 A JP35869991 A JP 35869991A JP H05183449 A JPH05183449 A JP H05183449A
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- JP
- Japan
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- data
- bit
- clock
- circuit
- input
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- Pending
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Abstract
(57)【要約】
【目的】 ビタビ復合に対して使用され，バースト動作
毎にビット消去動作を行なうパンクチャド符号化回路に
おいて，回路を簡素化しかつ動作クロック周波数を従来
の１／２とした回路を提供する。 【構成】 畳込み符号器から出力されるパラレルデータ
をシリアルに変換したデータについて，現在のビットと
１ビット前のデータを保持するシフトレジスタと，この
シフトレジスタから出力される現在のビットデータと１
ビット前のデータとをビット消去データに対応して択一
的に選択するビットセレクタを備えたパンクチャド符号
化回路。
毎にビット消去動作を行なうパンクチャド符号化回路に
おいて，回路を簡素化しかつ動作クロック周波数を従来
の１／２とした回路を提供する。 【構成】 畳込み符号器から出力されるパラレルデータ
をシリアルに変換したデータについて，現在のビットと
１ビット前のデータを保持するシフトレジスタと，この
シフトレジスタから出力される現在のビットデータと１
ビット前のデータとをビット消去データに対応して択一
的に選択するビットセレクタを備えたパンクチャド符号
化回路。
Description
【０００１】
【産業上の利用分野】本発明は，ディジタルデータ伝送
における誤り訂正復号器であるビタビ復号器に対して使
用されるパンクチャド符号化において，符号化率を変換
するためのビット消去回路の改良に関するものである。
における誤り訂正復号器であるビタビ復号器に対して使
用されるパンクチャド符号化において，符号化率を変換
するためのビット消去回路の改良に関するものである。
【０００２】
【従来の技術】従来のパンクチャド符号化回路としては
図４に示す回路がある。図において，入力データ（Ｉ
Ｄ）は符号化率１／２の畳込み符号化回路２に入力さ
れ，この畳込み符号化回路２から出力されるパラレルデ
ータ３ａ（ＰＤ），３ｂ（ＱＤ）をシリアルデータに変
換したデータ６ａ（ＰＱＤ１）はフレームメモリ９，１
０の各々に入力される。一方，消去パターンメモリ１７
から出力されるビット消去信号１８により，ライトアド
レスカウンタ２１での書込みアドレス２３及びライトイ
ネーブル信号１６が制御され，上記フレームメモリ９，
１０へのシリアルデータ書込み時点で所定のビット消去
を行ない，符号化率を変換したパンクチャド符号化デー
タが記憶される。次に，この記憶されたデータを順次読
み出し，パンクチャド符号化データが出力データ１１と
して出力される。
図４に示す回路がある。図において，入力データ（Ｉ
Ｄ）は符号化率１／２の畳込み符号化回路２に入力さ
れ，この畳込み符号化回路２から出力されるパラレルデ
ータ３ａ（ＰＤ），３ｂ（ＱＤ）をシリアルデータに変
換したデータ６ａ（ＰＱＤ１）はフレームメモリ９，１
０の各々に入力される。一方，消去パターンメモリ１７
から出力されるビット消去信号１８により，ライトアド
レスカウンタ２１での書込みアドレス２３及びライトイ
ネーブル信号１６が制御され，上記フレームメモリ９，
１０へのシリアルデータ書込み時点で所定のビット消去
を行ない，符号化率を変換したパンクチャド符号化デー
タが記憶される。次に，この記憶されたデータを順次読
み出し，パンクチャド符号化データが出力データ１１と
して出力される。
【０００３】以下，詳細動作について図４のブロック図
と，図５及び図６のタイミングチャートを用いて説明す
る。なお，本例では符号化率については，図７に示すよ
うに拘束長ｋ＝５の畳込み符号器で３／４の符号化率を
実現する場合を例とする。また，パンクチャド消去ビッ
トについては，入力データ３ビットに対応した符号化率
１／２の符号化データ６ビットの１バーストデータに対
して，３番目と６番目のビットを消去する場合を例とし
て説明する。
と，図５及び図６のタイミングチャートを用いて説明す
る。なお，本例では符号化率については，図７に示すよ
うに拘束長ｋ＝５の畳込み符号器で３／４の符号化率を
実現する場合を例とする。また，パンクチャド消去ビッ
トについては，入力データ３ビットに対応した符号化率
１／２の符号化データ６ビットの１バーストデータに対
して，３番目と６番目のビットを消去する場合を例とし
て説明する。
【０００４】図４において，回路を動作させるクロック
信号は入力データ１に対応した入力クロックＣ１４（Ｉ
ＮＣＬＫＣ）を基準にして，畳込み符号化回路２のパラ
レルデータをシリアルに変換するため２倍の周波数の入
力クロックＢ１２（ＩＮＣＬＫＢ）が必要となる。ま
た，フレームメモリ９，１０への書込み用ライトイネー
ブル信号１６を制御するためには更に２倍の周波数の入
力クロックＡ３６（ＩＮＣＬＫＡ）が必要となる。した
がって，入力クロックＡ３６を１／２分周器Ｂ３７で分
周し入力クロックＢ１２を生成し，更に入力クロックＢ
１２を１／２分周器Ａ１３で分周して入力クロックＣを
生成する構成となっている。
信号は入力データ１に対応した入力クロックＣ１４（Ｉ
ＮＣＬＫＣ）を基準にして，畳込み符号化回路２のパラ
レルデータをシリアルに変換するため２倍の周波数の入
力クロックＢ１２（ＩＮＣＬＫＢ）が必要となる。ま
た，フレームメモリ９，１０への書込み用ライトイネー
ブル信号１６を制御するためには更に２倍の周波数の入
力クロックＡ３６（ＩＮＣＬＫＡ）が必要となる。した
がって，入力クロックＡ３６を１／２分周器Ｂ３７で分
周し入力クロックＢ１２を生成し，更に入力クロックＢ
１２を１／２分周器Ａ１３で分周して入力クロックＣを
生成する構成となっている。
【０００５】入力データ１（ＩＤ）は上記クロックＣ１
４に同期して入力され，畳込み符号化回路２でパラレル
データ３ａ（ＰＤ），３ｂ（ＱＤ）に符号化された後，
パラレル・シリアル変換回路４でシリアルデータに変換
される。このシリアルデータはフリップフロップ５ａに
より，入力クロックＢ１２に同期したデータ６ａ（ＰＱ
Ｄ１）に変換されフレームメモリ９，１０に入力され
る。
４に同期して入力され，畳込み符号化回路２でパラレル
データ３ａ（ＰＤ），３ｂ（ＱＤ）に符号化された後，
パラレル・シリアル変換回路４でシリアルデータに変換
される。このシリアルデータはフリップフロップ５ａに
より，入力クロックＢ１２に同期したデータ６ａ（ＰＱ
Ｄ１）に変換されフレームメモリ９，１０に入力され
る。
【０００６】図５にフレームメモリへの書込みタイミン
グを示す。図５に示されるように，入力データ１の１バ
ーストデータＩＤ１１〜ＩＤ１３に対応して，パラレル
データ３ａ（ＰＤ）と３ｂ（ＱＤ）は各々ＰＤ１１〜Ｐ
Ｄ１３，ＱＤ１１〜ＱＤ１３が出力される。また，上述
したフリップフロップ５ａからのシリアルデータ６ａ
（ＰＱＤ１）はＰＤ１１〜ＱＤ１３となり，入力データ
１の３ビットの１バーストデータに対して符号化率１／
２の６ビットの１バーストデータとなる。
グを示す。図５に示されるように，入力データ１の１バ
ーストデータＩＤ１１〜ＩＤ１３に対応して，パラレル
データ３ａ（ＰＤ）と３ｂ（ＱＤ）は各々ＰＤ１１〜Ｐ
Ｄ１３，ＱＤ１１〜ＱＤ１３が出力される。また，上述
したフリップフロップ５ａからのシリアルデータ６ａ
（ＰＱＤ１）はＰＤ１１〜ＱＤ１３となり，入力データ
１の３ビットの１バーストデータに対して符号化率１／
２の６ビットの１バーストデータとなる。
【０００７】次に，この１バーストデータからパンクチ
ャド符号を生成するためのビット消去について，１バー
ストデータの３番目と６番目のビットを消去する場合を
例にとり説明する。この消去するビット位置を定めるデ
ータは上記６ビットの１バーストデータに対応し，消去
ビットは“Ｌ”，未消去ビットは“Ｈ”とするパターン
データとして消去パターンメモリ１７に格納されてい
る。したがって，本例ではこのビット消去信号は“ＨＨ
ＬＨＨＬ”のパターンとなる。
ャド符号を生成するためのビット消去について，１バー
ストデータの３番目と６番目のビットを消去する場合を
例にとり説明する。この消去するビット位置を定めるデ
ータは上記６ビットの１バーストデータに対応し，消去
ビットは“Ｌ”，未消去ビットは“Ｈ”とするパターン
データとして消去パターンメモリ１７に格納されてい
る。したがって，本例ではこのビット消去信号は“ＨＨ
ＬＨＨＬ”のパターンとなる。
【０００８】消去パターンメモリ１７は上記パターンデ
ータを図５に示すように，入力クロックＢ１２の立下り
タイミングにてビット消去信号１８（ＥＲＤ）として出
力する。このビット消去信号１８は，入力クロックＢ１
２の立上りタイミングでライトアドレス２３（ＷＡＤ
Ｄ）を出力するライトアドレスカウンタ２１のカウンタ
動作をイネーブル制御し，１バーストデータの３番目，
６番目に対応するアドレスのカウントアップを停止させ
る。
ータを図５に示すように，入力クロックＢ１２の立下り
タイミングにてビット消去信号１８（ＥＲＤ）として出
力する。このビット消去信号１８は，入力クロックＢ１
２の立上りタイミングでライトアドレス２３（ＷＡＤ
Ｄ）を出力するライトアドレスカウンタ２１のカウンタ
動作をイネーブル制御し，１バーストデータの３番目，
６番目に対応するアドレスのカウントアップを停止させ
る。
【０００９】また図４に示すように，上記ビット消去信
号１８により，フレームメモリ９，１０への書込みを行
なうライトイネーブル信号１６（ＷＥＷ）についても，
ライトイネーブル制御回路３８にてマスク制御が行なわ
れる。インバータ３８ａで，極性反転されたビット消去
信号１８はフリップフロップ３８Ｃに入力され，入力ク
ロックＡ３６の立下りタイミングで制御したライトイネ
ーブル制御信号３８ｄ（ＷＥＣＮＴ）が出力される。こ
の信号で１バーストデータの３番目と６番目の消去ビッ
トに対応するライトイネーブル信号１６の書込みタイミ
ングをマスク制御する。
号１８により，フレームメモリ９，１０への書込みを行
なうライトイネーブル信号１６（ＷＥＷ）についても，
ライトイネーブル制御回路３８にてマスク制御が行なわ
れる。インバータ３８ａで，極性反転されたビット消去
信号１８はフリップフロップ３８Ｃに入力され，入力ク
ロックＡ３６の立下りタイミングで制御したライトイネ
ーブル制御信号３８ｄ（ＷＥＣＮＴ）が出力される。こ
の信号で１バーストデータの３番目と６番目の消去ビッ
トに対応するライトイネーブル信号１６の書込みタイミ
ングをマスク制御する。
【００１０】このようにして，パンクチャドビット消去
を行ないながら，複数のバーストデータよりなるフレー
ムデータをフレームメモリ９，１０に書込んだ後に，出
力クロック３２を入力してリードアドレスカウンタ３３
を動作させ，フレームメモリ９，１０から記憶されたデ
ータを順次読み出すことにより，符号化率を変換したパ
ンクチャド符号化データを出力している。図６は上記動
作中，フレームメモリからのデータ読出しタイミングを
示している。
を行ないながら，複数のバーストデータよりなるフレー
ムデータをフレームメモリ９，１０に書込んだ後に，出
力クロック３２を入力してリードアドレスカウンタ３３
を動作させ，フレームメモリ９，１０から記憶されたデ
ータを順次読み出すことにより，符号化率を変換したパ
ンクチャド符号化データを出力している。図６は上記動
作中，フレームメモリからのデータ読出しタイミングを
示している。
【００１１】
【発明が解決しようとする課題】ところが，上述したよ
うに従来のパンクチャド符号化回路では，パンクチャド
符号を生成するためのビット消去制御動作において，フ
レームメモリへのデータ書込みを行なうライトイネーブ
ル信号をマスク制御する手段を用いていたことから，こ
のマスク制御のための回路が必須であり回路規模を増大
させていた。さらに，上記マスク制御を行なうために書
込みクロック信号の他に，書込みクロック周波数の２倍
の周波数のクロック信号を必要とする欠点を有してい
た。本発明は上記の欠点に鑑みてなされたもので，回路
を簡素化しかつ動作クロック周波数を従来の１／２とし
たパンクチャド符号化回路を提供することを目的とす
る。
うに従来のパンクチャド符号化回路では，パンクチャド
符号を生成するためのビット消去制御動作において，フ
レームメモリへのデータ書込みを行なうライトイネーブ
ル信号をマスク制御する手段を用いていたことから，こ
のマスク制御のための回路が必須であり回路規模を増大
させていた。さらに，上記マスク制御を行なうために書
込みクロック信号の他に，書込みクロック周波数の２倍
の周波数のクロック信号を必要とする欠点を有してい
た。本発明は上記の欠点に鑑みてなされたもので，回路
を簡素化しかつ動作クロック周波数を従来の１／２とし
たパンクチャド符号化回路を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明は，上記の目的を
達成するため，畳込み符号器からのパラレルデータをシ
リアルに変換したデータについて現在のビットと１ビッ
ト前のデータを保持する２段のフリップフロップを使用
したシフトレジスタと，このシフトレジスタからの現在
のビット及び１ビット前のデータをビット消去信号に応
じて選択するビット消去セレクタとを設け，ビット消去
を行なう時には１ビット前のデータをフレームメモリに
入力する動作となるようにしたものである。
達成するため，畳込み符号器からのパラレルデータをシ
リアルに変換したデータについて現在のビットと１ビッ
ト前のデータを保持する２段のフリップフロップを使用
したシフトレジスタと，このシフトレジスタからの現在
のビット及び１ビット前のデータをビット消去信号に応
じて選択するビット消去セレクタとを設け，ビット消去
を行なう時には１ビット前のデータをフレームメモリに
入力する動作となるようにしたものである。
【００１３】
【作用】その結果，ビット消去を行なう時，記憶するア
ドレスについては従来の回路と同様に，ビット消去信号
１８によるイネーブル制御にてアドレスカウンタをカウ
ントアップせず１ビット前と同じアドレスを保持する一
方，上記ビット消去セレクタから消去ビットの１ビット
前のデータを選択して書込みを行なうため，従来のよう
にフレームメモリへの書込みを行なうライトイネーブル
信号のマスク制御をせずに現在のビットを消去すること
ができ，ライトイネーブル制御回路と共にマスク制御に
必要な書込み周波数の２倍の周波数の動作クロックを不
要とすることができる。
ドレスについては従来の回路と同様に，ビット消去信号
１８によるイネーブル制御にてアドレスカウンタをカウ
ントアップせず１ビット前と同じアドレスを保持する一
方，上記ビット消去セレクタから消去ビットの１ビット
前のデータを選択して書込みを行なうため，従来のよう
にフレームメモリへの書込みを行なうライトイネーブル
信号のマスク制御をせずに現在のビットを消去すること
ができ，ライトイネーブル制御回路と共にマスク制御に
必要な書込み周波数の２倍の周波数の動作クロックを不
要とすることができる。
【００１４】
【実施例】以下，本発明の一実施例を図１のブロック
図，図２及び図３のタイミングチャートを用いて説明す
る。なお，本実施例では符号化率については，前記の従
来例と同様に，図７に示すような３／４の符号化率を実
現する場合を例とし，パンクチャド消去ビットについて
は，符号化データ６ビットの１バーストデータについて
３番目と６番目のビットを消去する動作とする。
図，図２及び図３のタイミングチャートを用いて説明す
る。なお，本実施例では符号化率については，前記の従
来例と同様に，図７に示すような３／４の符号化率を実
現する場合を例とし，パンクチャド消去ビットについて
は，符号化データ６ビットの１バーストデータについて
３番目と６番目のビットを消去する動作とする。
【００１５】図１において，回路を動作させるクロック
信号は，入力データ１に対応した入力クロックＣ１４
（ＩＮＣＬＫＣ）を基準にして，畳込み符号化回路２か
らのパラレルデータをシリアルデータに変換したデータ
について書込みを行なうため，２倍の周波数のクロック
Ｂ１２（ＩＮＣＬＫＢ）が必要となる。したがって，入
力クロックＢ１２を１／２分周器Ａ１３で分周して入力
クロックＣを生成する構成としている。
信号は，入力データ１に対応した入力クロックＣ１４
（ＩＮＣＬＫＣ）を基準にして，畳込み符号化回路２か
らのパラレルデータをシリアルデータに変換したデータ
について書込みを行なうため，２倍の周波数のクロック
Ｂ１２（ＩＮＣＬＫＢ）が必要となる。したがって，入
力クロックＢ１２を１／２分周器Ａ１３で分周して入力
クロックＣを生成する構成としている。
【００１６】入力データ１（ＩＤ）は入力クロックＣ１
４に同期させて入力され，畳込み符号化回路２でパラレ
ルデータ３ａ（ＰＤ），３ｂ（ＱＤ）に符号化された
後，パラレル・シリアル変換回路４でシリアルデータに
変換される。このシリアルデータはフリップフロップ５
ａ，５ｂのシフトレジスタ５に入力され，入力クロック
Ｂ１２に同期させた現在ビットのデータ６ａ（ＰＱＤ
１）及び１ビット前のデータ６ｂ（ＰＱＤ２）が出力さ
れる。
４に同期させて入力され，畳込み符号化回路２でパラレ
ルデータ３ａ（ＰＤ），３ｂ（ＱＤ）に符号化された
後，パラレル・シリアル変換回路４でシリアルデータに
変換される。このシリアルデータはフリップフロップ５
ａ，５ｂのシフトレジスタ５に入力され，入力クロック
Ｂ１２に同期させた現在ビットのデータ６ａ（ＰＱＤ
１）及び１ビット前のデータ６ｂ（ＰＱＤ２）が出力さ
れる。
【００１７】図２に示すように，入力データ１の１バー
ストデータＩＤ１１〜ＩＤ１３に対応して，パラレルデ
ータ３ａ，３ｂは，各々ＰＤ１１〜ＰＤ１３，ＱＤ１１
〜ＱＤ１３が出力される。また，フリップフロップ５
ａ，５ｂからのシリアルデータ６ａ，６ｂはＰＤ１１〜
ＱＤ１３となり，入力データ１の３ビットの１バースト
データについて，６ビットの１バーストデータが出力さ
れる。
ストデータＩＤ１１〜ＩＤ１３に対応して，パラレルデ
ータ３ａ，３ｂは，各々ＰＤ１１〜ＰＤ１３，ＱＤ１１
〜ＱＤ１３が出力される。また，フリップフロップ５
ａ，５ｂからのシリアルデータ６ａ，６ｂはＰＤ１１〜
ＱＤ１３となり，入力データ１の３ビットの１バースト
データについて，６ビットの１バーストデータが出力さ
れる。
【００１８】ビット消去動作については，従来と同様に
上記６ビットの１バーストデータの３番目と６番目のビ
ットを消去する場合を例に取り説明する。この消去ビッ
ト位置を定めるデータは，従来と同様に消去ビットは
“Ｌ”，未消去ビットは“Ｈ”とするパターンデータと
して消去パターンメモリ１７に格納されており，本例で
は“ＨＨＬＨＨＬ”のパターンとなる。
上記６ビットの１バーストデータの３番目と６番目のビ
ットを消去する場合を例に取り説明する。この消去ビッ
ト位置を定めるデータは，従来と同様に消去ビットは
“Ｌ”，未消去ビットは“Ｈ”とするパターンデータと
して消去パターンメモリ１７に格納されており，本例で
は“ＨＨＬＨＨＬ”のパターンとなる。
【００１９】消去パターンメモリ１７は上記パターンデ
ータを図２に示すように，入力クロックＢ１２の立下り
タイミングにてビット消去信号１８（ＥＲＤ）として出
力する。このビット消去信号１８は入力クロックＢ１２
の立上りタイミングでライトアドレス２３を出力するラ
イトアドレスカウンタ２１のカウンタ動作をイネーブル
制御し，１バーストデータの３番目と６番目に対応する
アドレスのカウントアップを停止させる。
ータを図２に示すように，入力クロックＢ１２の立下り
タイミングにてビット消去信号１８（ＥＲＤ）として出
力する。このビット消去信号１８は入力クロックＢ１２
の立上りタイミングでライトアドレス２３を出力するラ
イトアドレスカウンタ２１のカウンタ動作をイネーブル
制御し，１バーストデータの３番目と６番目に対応する
アドレスのカウントアップを停止させる。
【００２０】一方，図１に示すように，上記ビット消去
信号１８（ＥＲＤ）はフリップフロップ１９により入力
クロックＢ１２の立上りタイミングで制御されたセレク
タ制御信号２０（ＳＥＬＣＮＴ）となる。ビット消去セ
レクタ７において，ビット未消去のタイミングでは現在
ビットのデータであるフリップフロップ５ａの出力信号
６ａ（ＰＱＤ１）とビット消去のタイミングでは１ビッ
ト前のデータであるフリップフロップ５ｂの出力信号６
ｂ（ＰＱＤ２）の２信号をライトアドレス２１の出力と
同じタイミングで選択し，フレームメモリＡ９とフレー
ムメモリＢ１０に入力する。
信号１８（ＥＲＤ）はフリップフロップ１９により入力
クロックＢ１２の立上りタイミングで制御されたセレク
タ制御信号２０（ＳＥＬＣＮＴ）となる。ビット消去セ
レクタ７において，ビット未消去のタイミングでは現在
ビットのデータであるフリップフロップ５ａの出力信号
６ａ（ＰＱＤ１）とビット消去のタイミングでは１ビッ
ト前のデータであるフリップフロップ５ｂの出力信号６
ｂ（ＰＱＤ２）の２信号をライトアドレス２１の出力と
同じタイミングで選択し，フレームメモリＡ９とフレー
ムメモリＢ１０に入力する。
【００２１】本発明によると，図２のタイミングチャー
トで分かるように，ビット消去タイミングでは１ビット
前の書き込みアドレスを保持する一方，ビット消去セレ
クタ１７からの１ビット前のデータを再び書込むため，
従来のようにライトイネーブル信号１６のマスク制御を
行なわずに現在のビットを消去することができる。
トで分かるように，ビット消去タイミングでは１ビット
前の書き込みアドレスを保持する一方，ビット消去セレ
クタ１７からの１ビット前のデータを再び書込むため，
従来のようにライトイネーブル信号１６のマスク制御を
行なわずに現在のビットを消去することができる。
【００２２】このようにしてパンクチャドビット消去を
行ないながら，複数のバーストデータよりなるフレーム
データをフレームメモリ９，１０に書込んだ後に，出力
クロック３４を入力してリードアドレスカウンタ３３を
動作させ，フレームメモリ９，１０よりデータを順次読
み出せば，符号化率を変換したパンクチャド符号化デー
タを生成することができる。図３は上記動作中，フレー
ムメモリからのデータ読出しタイミングを示している。
行ないながら，複数のバーストデータよりなるフレーム
データをフレームメモリ９，１０に書込んだ後に，出力
クロック３４を入力してリードアドレスカウンタ３３を
動作させ，フレームメモリ９，１０よりデータを順次読
み出せば，符号化率を変換したパンクチャド符号化デー
タを生成することができる。図３は上記動作中，フレー
ムメモリからのデータ読出しタイミングを示している。
【００２３】
【発明の効果】以上説明した如く本発明によれば，フレ
ームメモリへの書込みを行なうライトイネーブル信号に
ついて，従来のように書込み周波数の２倍の周波数のク
ロック信号を必要とするマスク制御が不要となるため，
ライトイネーブル信号の制御回路を削減でき，回路の動
作周波数を従来の１／２とするパンクチャド符号化回路
を実現することができる。
ームメモリへの書込みを行なうライトイネーブル信号に
ついて，従来のように書込み周波数の２倍の周波数のク
ロック信号を必要とするマスク制御が不要となるため，
ライトイネーブル信号の制御回路を削減でき，回路の動
作周波数を従来の１／２とするパンクチャド符号化回路
を実現することができる。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明によるフレームメモリへの書き込みタイ
ミングを示すタイミングチャート。
ミングを示すタイミングチャート。
【図３】本発明によるフレームメモリからの読出しタイ
ミングを示すタイミングチャート。
ミングを示すタイミングチャート。
【図４】従来のパンクチャド符号化回路の一例を示すブ
ロック図。
ロック図。
【図５】従来例におけるフレームメモリへの書き込みタ
イミングを示すタイミングチャート。
イミングを示すタイミングチャート。
【図６】従来例におけるフレームメモリからの読出しタ
イミングを示すタイミングチャート。
イミングを示すタイミングチャート。
【図７】パンクチャド符号における消去パターンの説明
図。
図。
１…入力データ ２…畳込み符号化回路（符号化率１／
２） ３ａ，３ｂ…符号化パラレルデータ ４…パラレル・シ
リアル変換回路 ５…シフトレジスタ ５ａ，５ｂ…フリップフロップ ６ａ，６ｂ…符号化シリアルデータ ７…ビット消去セ
レクタ ８…セレクタデータ出力 ９…フレームメモリＡ １０
…フレームメモリＢ １１…出力データ １１ａ，１１ｂ…フレームメモリ出
力データ １２…入力クロックＢ １３…１／２分周器Ａ １４…
入力クロックＣ １５…入力クロックＢ用インバータ １６…ライトイネ
ーブル信号 １７…消去パターンメモリ １８…ビット消去信号 １
９…フリップフロップ ２０…セレクタ制御信号 ２１…ライトアドレスカウン
タ ２２…ライト終了信号 ２３…ライトアドレス ２４…ライト・リード切換回路 ２５…ライト・リード
切換信号 ２６…セレクタＡ ２７…フレームメモリＡアドレス ２８…フレームメモリＡライトイネーブル信号 ２９…
セレクタＢ ３０…フレームメモリＢアドレス ３１…フレームメモリＢライトイネーブル信号 ３２…
出力クロック ３３…リードアドレスカウンタ ３４…リードアドレス ３５…リードイネーブル信号 ３６…入力クロックＡ
３７…１／２分周器Ｂ ３８…ライトイネーブル制御回路 ３８ａ…ビット消去
信号用インバータ ３８ｂ…入力クロックＡ用インバータ ３８ｃ…フリッ
プフロップ ３８ｄ…ライトイネーブル制御信号 ３８ｅ…ライトイネーブルマスク制御用ＯＲゲート
２） ３ａ，３ｂ…符号化パラレルデータ ４…パラレル・シ
リアル変換回路 ５…シフトレジスタ ５ａ，５ｂ…フリップフロップ ６ａ，６ｂ…符号化シリアルデータ ７…ビット消去セ
レクタ ８…セレクタデータ出力 ９…フレームメモリＡ １０
…フレームメモリＢ １１…出力データ １１ａ，１１ｂ…フレームメモリ出
力データ １２…入力クロックＢ １３…１／２分周器Ａ １４…
入力クロックＣ １５…入力クロックＢ用インバータ １６…ライトイネ
ーブル信号 １７…消去パターンメモリ １８…ビット消去信号 １
９…フリップフロップ ２０…セレクタ制御信号 ２１…ライトアドレスカウン
タ ２２…ライト終了信号 ２３…ライトアドレス ２４…ライト・リード切換回路 ２５…ライト・リード
切換信号 ２６…セレクタＡ ２７…フレームメモリＡアドレス ２８…フレームメモリＡライトイネーブル信号 ２９…
セレクタＢ ３０…フレームメモリＢアドレス ３１…フレームメモリＢライトイネーブル信号 ３２…
出力クロック ３３…リードアドレスカウンタ ３４…リードアドレス ３５…リードイネーブル信号 ３６…入力クロックＡ
３７…１／２分周器Ｂ ３８…ライトイネーブル制御回路 ３８ａ…ビット消去
信号用インバータ ３８ｂ…入力クロックＡ用インバータ ３８ｃ…フリッ
プフロップ ３８ｄ…ライトイネーブル制御信号 ３８ｅ…ライトイネーブルマスク制御用ＯＲゲート
Claims (2)
- 【請求項１】 バースト動作毎にビット消去データに対
応したビット消去動作を行ない符号化率を変換するパン
クチャド符号化回路において， 上記ビット消去前のシリアルデータについて現在のビッ
トと１ビット前のデータとを保持する手段と，当該デー
タ保持手段から出力される現在のビットデータと１ビッ
ト前のデータとを上記ビット消去データに対応して択一
的に選択する選択手段とを備えたことを特徴とするパン
クチャド符号化回路。 - 【請求項２】 ビタビ復号器に対して使用される請求項
１記載のパンクチャド符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358699A JPH05183449A (ja) | 1991-12-27 | 1991-12-27 | パンクチャド符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358699A JPH05183449A (ja) | 1991-12-27 | 1991-12-27 | パンクチャド符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183449A true JPH05183449A (ja) | 1993-07-23 |
Family
ID=18460658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3358699A Pending JPH05183449A (ja) | 1991-12-27 | 1991-12-27 | パンクチャド符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0682415A1 (en) * | 1994-05-10 | 1995-11-15 | General Instrument Corporation Of Delaware | Punctured convolutional encoder |
| FR2742947A1 (fr) * | 1995-12-22 | 1997-06-27 | Sgs Thomson Microelectronics | Dispositif de reception de signaux numeriques |
-
1991
- 1991-12-27 JP JP3358699A patent/JPH05183449A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0682415A1 (en) * | 1994-05-10 | 1995-11-15 | General Instrument Corporation Of Delaware | Punctured convolutional encoder |
| FR2742947A1 (fr) * | 1995-12-22 | 1997-06-27 | Sgs Thomson Microelectronics | Dispositif de reception de signaux numeriques |
| US5822379A (en) * | 1995-12-22 | 1998-10-13 | Sgs-Thomson Microelectronics S.A. | Device for receiving digital signals |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20070724 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20070925 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080805 |