JP4739296B2 - 外部記憶装置およびそのメモリアクセス制御方法 - Google Patents
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Description
ホストコンピュータとのインタフェースを司るシステムインタフェース部と、 該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第1のメモリおよび第2のメモリと、
前記ホストコンピュータから前記第1および第2のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライ
トコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第1および第2のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第1および第2のメモリの一方からN番目(Nは自然数)のセクタデータを前記システムインタフェース部へ転送する間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記第1および第2のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置を提供する。
。
間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行う。
セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第1のメモリ、および、偶数番目のセクタのセクタデータを格納する第2のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段とを有するものにおいて、
ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第1のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第2のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ1番目のセクタデータを前記第1のメモリから前記ホストコンピュータへ転送する間に2番目のセクタデータを前記第2のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ2番目のセクタデータを前記第2のメモリから前記ホストコンピュータへ転送する間に3番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだN番目のセクタデータを前記ホストコンピュータへ転送する間にN+1番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うことを特徴とする。
。
イトしたセクタデータを一時的に格納するための記憶手段であり、ライトバッファバス61によってローカルバス6に接続される。マイクロプロセッサ8は、マイクロプロセッサバス62によってローカルバス6に接続され、ホストコンピュータ2がメモリ制御装置1に設定したコマンドを解析し、メモリ制御装置1が行なう動作の設定を行なう。
発生したセクタデータに訂正結果を書き戻す(S128)。発生していない場合には、S129へ進む。
バス112に切り換えて出力する。
5・・・第2のメモリ、6・・・ローカルバス、7・・・ライトバッファ、8・・・マイクロプロセッサ、
9・・・メモリ、11・・・データ切り替え手段、12・・・エラー訂正手段、13・・・システムインタ
フェース部、22・・・制御信号、31・・・ホストコンピュータバス、32・・・外部バス、61・・・
ライトバッファバス、62・・・マイクロプロセッサバス、81・・・ライトバッファアドレス、
82・・・第1のメモリアドレス、83・・・第2のメモリアドレス、84・・・メモリアドレス、9
1・・・メモリバス、92・・・データ切り替え手段、93・・・データ切り替え手段、111・・・第1
のメモリバス、112・・・第2のメモリバス、113・・・ECCバス、114・・・内部データバ
ス、115・・・データ選択設定レジスタ、116・・・リードデータ選択回路、117・・・エラー
訂正手段入力データ選択回路、131・・・割り込み信号、132・・・リード信号、133・・・ラ
イト信号、134・・・転送終了信号、135・・・タイミング信号、136・・・データバッファ、
137・・・アクセス設定レジスタ、138・・・制御信号デコード部、139・・・ステータスレジ
スタ、911・・・メモリバス91の上位データ、912・・・メモリバス91の下位データ。
Claims (4)
- エラー検出回路と切替回路とを有する制御部と、
前記制御部に接続される第一のメモリと、
前記制御部に接続される第二のメモリ
とを備える記憶装置であって、
ホスト装置から受け取ったリードコマンドに応答して、前記制御部は、
(i)前記ホスト装置に最初に読み出される単位データに対して前記エラー検出回路によりエラー検出処理が実施され、
(ii)前記エラー検出処理が実施された2N−1番目(ここで、Nは自然数)の単位データを前記ホスト装置に出力するために前記第一のメモリから該2N―1番目の単位データが第1の所定のデータ長にて読み出されるのと同時に、2N番目の単位データが前記エラー検出回路に送られて該2N番目の単位データについてのエラー検出処理が実施され、該2N番目の単位データを前記第1のデータ長にて読み出すために前記切替回路は接続先が前記第一のメモリから前記第二のメモリへと切り替えられ、
(iii)前記エラー検出処理が実施された2N番目の単位データを前記ホスト装置に出力するために前記第二のメモリから該2N番目の単位データが前記第1のデータ長にて読み出されるのと同時に、2N+1番目の単位データが前記エラー検出回路に送られて該2N+1番目の単位データに対するエラー検出処理が実施され、該2N+1番目の単位データを前記第1のデータ長にて読み出すために前記切替回路は接続先が前記第二のメモリから前記第一のメモリへと切り替えられる
こととなるように動作させられ、
前記処理(ii)及び(iii)は、全ての単位データの読み出しが終了するまで繰り返され、及び、
前記エラー検出処理が、前記第1のデータ長よりも大きなデータ長を有する前記単位データのデータ単位のサイズで実施されることからなる、記憶装置。 - 前記制御部は、
前記第一及び第二のメモリから単位データがエラー訂正情報と共に読み出されて、前記エラー検出回路に送られ、及び、
前記エラー検出回路は、前記エラー検出処理中にエラーが検出された場合には、前記制御部から送られた前記エラー訂正情報に基づいてエラー訂正を行う
こととなるように動作させられることからなる、請求項1に記載の記憶装置。 - 前記制御部と前記第一のメモリとが第一のバスにより接続されており、
前記制御部と前記第二のメモリとが第二のバスにより接続されており、及び、
前記切替回路は、前記第一のバスと前記第二のバスとを択一的に有効にすることにより切り替えを行うことからなる、請求項1又は2に記載の記憶装置。 - 前記第一のメモリと、前記第二のメモリとが、不揮発性であることからなる、請求項1乃至3のいずれかに記載の記憶装置。
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