JP2008523528A - セクタバッファを持つメモリシステム - Google Patents

Abstract

本発明は、ホストバス（ＨＢ）を介してホストシステムに接続され、かつ内部メモリ（ＩＲ）を持つメモリ制御器（ＦＣ）及びフラッシュメモリチップ（Ｆ１・・・Ｆｎ）を含むメモリシステムに関し、これらのフラッシュメモリチップが消去可能な個々のメモリブロックで組織され、これらのメモリブロックが、多数の書込み及び読出し可能なメモリセクタを含み、セクタが、ホストシステムとの通信のため、少なくとも１対の交互のセクタバッファ（ＳＢｎ１，ＳＢｎ２）に一時記憶され、直接フラッシュアクセス装置（ＤＦＡｎ）により、メモリ制御器（ＦＣ）の内部メモリ（ＩＲ）の内部メモリ（ＩＲ）に一時記憶されることなく、セクタバッファ（ＳＢｎ１，ＳＢｎ２）とフラッシュメモリチップ（Ｆ１１・・・Ｆｎｘ）との間で伝送される。

Description

本発明は、論理セクタの読出し及び書込み用メモリシステムであって、ホストバスを介してホストシステムに接続され、かつ内部メモリを持つメモリ制御器及びフラッシュメモリチップを含み、これらのフラッシュメモリチップが消去可能な個々のメモリブロックで組織され、これらのメモリブロックが、論理セクタを記憶するため多数の書込み及び読出し可能なメモリセクタを含んでいるものに関する。

広く普及している不揮発性半導体メモリ（フラッシュメモリ）は、ブロックで組織され、これらのブロックは再びセクタで組織され、例えば５１２バイトを持つ２５６のセクタから成っている。メモリは、新しい情報をセクタ毎にのみ前もって消去されたセクタに書込むことができる、という性質を持っている。消去は、すべてのセクタに対してそれぞれ１つのブロックのために共通に行われる。メモリへのセクタの書込みは読出しより長く持続し、ブロックの消去操作は長い時間例えば数ミリ秒を必要とする。

今までのメモリシステムは、データがホストバスからメモリ制御器及びメモリバスを介してフラッシュメモリチップへ達するように、組織されている。コンパクトフラッシュ及びＳＤ／ＭＭＣのように低速ホストバスを持つ装置に対して、この要求は充分である。メモリ制御器は、全セクタを内部ＲＡＭに一時記憶する必要なしに、記憶用データを準備するのに充分な時間を持っている。ＵＳＢ２．０及びＳｅｒｉａｌ−ＡＴＡのように高速ホストバスでは、時間は利用できず、メモリシステムは低速すぎる。

本発明の課題は、高速ホストバスでも充分速く動作するメモリシステムを提供することである。

この課題は、セクタが、ホストシステムとの通信のため、少なくとも１対の交互のセクタバッファに一時記憶され、少なくとも１つの直接フラッシュアクセス装置により、セクタバッファとフラッシュメモリチップとの間で直接伝送されることによって、解決される。

有利な実施形態は従属請求項に示されている。

メモリシステムには、それぞれ１つの論理セクタを一時記憶できるセクタバッファが設けられている。セクタバッファはホストバスの方向に接続されて、ホストデータを交換し、セクタバッファを内部メモリバスに接続し、このメモリバスにそれぞれのセクタ用のフラッシュメモリチップが接続されている。それによりセクタがフラッシュメモリチップへ伝送される間に、ホストバスにより別のセクタを伝送することができる。ホストバスを介する伝送は、従ってフラッシュメモリチップへの伝送から分離されている。両方の伝送は、それぞれ最高バス速度で行うことができ、メモリ制御器の内部メモリにおけるそれぞれの論理セクタの一時記憶は必要でない。大きいメモリシステムでは複数のメモリバスが設けられ、このメモリバスにそれぞれ１つ又は複数のフラッシュメモリチップが接続されている。これらのメモリバスは同時に平行して作動させることができる。各メモリバスには１対のセクタバッファが割当てられている。１対のセクタバッファへそれぞれのメモリバスの接続が、マトリクススイッチを介して行われるので、この割当てを作動中にも新たに行うことができる。ホストバスへのセクタバッファの割当ては、入力マルチブレクサを介して行われる。

各メモリバスには直接フラッシュアクセス装置が割当てられ、必要な制御信号及び制御命令を発生することによって、それぞれのセクタバッファからフラッシュメモリチップへの有効データの伝送を制御する。直接フラッシュアクセス装置は、セクタバッファ及びマトリクススイッチのための切換え信号を発生して、セクタバッファとそれに割当てられるメモリチップとの接続を行う。書込み過程においてセクタバッファからメモリチップへのセクタの伝送後、今や空いたセクタバッファがホストバスに接続され、その間にホストバスにより満たされるセクタバッファがメモリチップに接続されて、次のセクタをフラッシュメモリへ書込む。

読出しの際、ホストバス及びメモリバスへのセクタバッファのこの交互の割当て過程が適当に行われる。メモリチップから又はこれへのセクタの伝送の代わりに、メモリ制御器から又はこれへの伝送も行うことができる。これは、主としてセクタが管理データを含んでいる場合である。マルチプレクサ及びマトリクススイッチの設定はメモリ制御器により開始され、それからメモリバスに割当てられる直接フラッシュアクセス装置による切換えが行われる。

メモリ制御器はメモリバスのアクセス部を持ち、従ってメモリチップも直接アクセスすることができる。同様にメモリ制御器は、セクタバッファの内容へ直接アクセスすることができる。

最近のフラッシュメモリチップは内部ページバッファを持ち、書込み又は読出しのための複数のセクタがこのページバッファに一緒に一時記憶される。これからチップ内部で記憶機能が行われる。記憶操作の際誤りが現れる場合、この内部ページバッファの内容が破壊される。さて本発明の構成では、各直接フラッシュアクセス装置に、メモリバスにある固有のページバッファが割当てられ、付属するセクタバッファにより満たされ、その内容がフラッシュメモリチップの内部ページバッファへ伝送される。さて記憶操作の際誤りが現れる場合、内部ページバッファが再びメモリバスにあるページバッファにより満たされ、その中になおセクタ内容がある。メモリバス毎に複数のページバッファが使用されて、種々のメモリチップにおける記憶操作が同時に平行して行われる（インタリービング）。ページバッファの別の利点は、全ページ即ち多数のセクタの伝送の終わりにのみ、メモリ制御器にある直接フラッシュアクセス装置による割込みが開始されることである。これは伝送を加速する。なぜならば、各セクタに対しては、メモリ制御器における処理時間を要する割込みが開始されないからである。

マルチプレクサ及び直接フラッシュアクセス装置は、次の６つの異なる伝送方向が設定可能であるように、始動可能である。
１： ホスト＜−＞メモリ
２： ホスト＜−＞ページバッファ＋メモリ
３： ページバッファ＜−＞メモリ
４： メモリ＜−＞ホスト
５： メモリ＜−＞ホスト＋ページバッファ
６： メモリ＜−＞ページバッファ

各直接フラッシュアクセス装置に、有利にＥＣＣ装置が割当てられ、このＥＣＣ装置において検査語が、メモリチップへの書込みにためセクタの伝送と同時に平行して形成され、メモリチップに付加される。セクタの読出しの際ＥＣＣ装置における検査語が伝送と同時に平行して検査され、場合によっては誤りが通報される。別の記憶は、各直接フラッシュアクセス装置にも割当てられているＣＲＣ装置を介して有利に行われる。それぞれ１つのＣＲＣ語がセクタを介して形成又は検査される。それによりセクタに大まかに誤りのある場合例えば記憶操作中に停電のある場合、ＥＣＣ語を介して修正が試みられる。

メモリ制御器は、セクタバッファと同様にメモリ制御器とそれぞれの直接フラッシュアクセス装置との間で交互にマルチプレクサを介して接続されるそれぞれ１対のレジスタセットを介して、直接フラッシュアクセス装置を制御する。それらは、アドレス、長さ及びデータ伝送を処理する検査符号のようなパラメータを含んでいる。制御レジスタのセットには、記憶操作用ジョブがメモリ制御器により実行される。それからレジスタセットが切換えられ、メモリ制御器が次のジョブを他のレジスタセットへ書込んでいる間に、それぞれの直接フラッシュアクセス装置がこのジョブを処理する。最初のジョブが処理され、次のジョブが他のレジスタセットにあると、レジスタセットが再び交換される。ジョブは例えば消去又は消去状態のようにフラッシュメモリチップの制御及び問合せ、又はセクタの伝送のために利用することができる。

セクタの伝送のため、それぞれ次の命令がレジスタセットから付属するフラッシュメモリチップへ送られ、それぞれのセクタの伝送が行われる。現在のフラッシュメモリチップにはページバッファが集積され、これらのページバッファにおいて特定の数のセクタが読取り又は書込みのため一時記憶される。それぞれのページバッファがセクタで満たされるか又は空にされるまで、伝送が行われる。セクタはそれぞれＥＣＣ語により保護される。セクタバッファとページバッファとの間におけるセクタの伝送は、ＥＣＣ装置におけるそれぞれのＥＣＣ語の同時平行の計算及び検査により行われる。それによりＥＣＣ語の計算中にメモリバス上の休止が回避される。セクタの伝送後、ＥＣＣ装置はＥＣＣ語を挿入するか、又は誤りのある場合セクタを修正する。

セクタバッファからフラッシュメモリへの有効データの伝送のほかに、直接フラッシュアクセス装置を使用することなく、管理データをメモリ制御器とフラッシュメモリチップとの間で直接伝送することも、当然考慮される。

本発明の構成が例として図に示されている。

図１には、メモリ制御器ＦＣ及びフラッシュメモリチップＦ１１・・・Ｆ４ｘを持つメモリシステムが示されている。ここに示すバージョンではメモリシステムは、４つのメモリバスＭＢ１・・・ＭＢ４にある４つのグループのメモリチップを備えている。各メモリバスＭＢ１・・・ＭＢ４には直接フラッシュアクセス装置ＤＦＡ１・・・ＤＦＡ４が割当てられている。この場合各直接フラッシュアクセス装置に、それぞれ２つのページバッファＰＢｎ１，２、１つのＥＣＣ装置ＥＣＣｎ及び１つのＣＲＣ装置ＣＲＣｎが属している。

メモリシステムは、ホストバスＨＢ及びホストインタフェースＨＩＦを介してホストに接続されている。メモリバスＭＢ１・・・ＭＢ４の数に応じてセクタバッファＳＢｎ１，ＳＢｎ２が設けられ、両方のマルチプレクサＭＵＸｎ１及びＭＵＸｎ２を介して交互にバスのそれぞれ１つに接続される。従ってそれらはメモリバスＭＢからホストバスＨＢを切り離す。１対のセクタバッファをホストバスＨＢに割当てるため、入力マルチプレクサＭＢｎ１への１対のセクタバッファの割当ては、マトリクススイッチＣＢを介して行われる。

マルチプレクサＭＵＸｎ１，ＭＸｎ１，ＭＵＸｎ２及びマトリクススイッチＣＢの初期化は、メモリ制御器ＦＣによって行われる。それ以外の制御は直接フラッシュアクセス装置ＤＦＡｎによって行われる。メモリ制御器ＦＣはセクタバッファＳＢｎ１、ＳＢｎ２へアクセスし、マトリクススイッチＣＢを介してメモリＦｎｘ及び直接フラッシュアクセス装置ＤＦＡｎへアクセスする。メモリシステムの管理用データは、メモリ制御器ＦＣにある内部メモリＩＲに保持される。直接フラッシュアクセス装置ＤＦＡｎは、割込み回路１ＮＴを介して、セクタの又はページの伝送後、メモリ制御器ＦＣにおける割込みを開始する。ページバッファの使用により、処理すべき書込みの数が最小にされる。

図２には、メモリ制御器ＦＣ及び直接フラッシュアクセス装置ＤＦＡ１が少し詳細に示されている。メモリ制御器ＦＣと直接フラッシュアクセス装置ＤＦＡ１との間に２つのレジスタセットＤＲ１１，ＤＲ１２があり、マルチプレクサＭＤ１１及びＭＤ１２を介して交互にメモリ制御器ＦＣ又は直接フラッシュアクセス装置ＤＦＡに割当てられている。後者はレジスタセットにおけるジョブを処理し、他方のレジスタセットはメモリ制御器により別のジョブを負荷される。このようなジョブは、ページバッファＰＢ１１又はＰＢ１２にデータを充填し、それからインタリーブ方法をメモリチップへ書込むことを意味することができる。レジスタセットＤＲ１１，ＤＲ１２において、記憶操作の結果もメモリ制御器ＦＣへ伝送される。ジョブの処理後、割込み回線ＩＮＴを介してメモリ制御器ＦＣにおける割込みが開始される。

図３及び図４には、交互のセクタバッファＳＢｎ１，ＳＢｎ２の動作態様が示されている。ここでセクタバッファＳＢｎ１は、ホストインタフェースＨＩＦ及び第１のマルチプレクサＭＵＸｎ１を介してホストバスＨＢに接続され、セクタバッファＳＢｎ２は第２のマルチプレクサＭＵＸｎ２及びマトリクススイッチＣＢを介して、割当てられたメモリバスＭＢｎ及び対応するメモリチップＦｎｘに接続されている。それぞれ１つのセクタの伝送後、マルチプレクサＭＵＸｎ１，ＭＵＸｎ２の切換えにより、セクタバッファＳＢｎ１，ＳＢｎ２の割当てが交代される。セクタｍ＋１はホストからホストバスＨＢを介してセクタバッファＳＢｎ１へ伝送され、これと同時に平行してセクタの１つｍがセクタバッファＳＢｎ２からメモリチップＦｎｘへ伝送される。続いてセクタｍ＋１がセクタバッファＳＢｎ１からメモリバスＭＢｎへ伝送され、ホストバス上のセクタｍ＋２がセクタバッファＳＢｎ２へ伝送される。更にここには、それぞれのセクタにＣＲＣ符号及びＥＣＣ語が付加されている。

図５には、メモリチップＦｎｘのページを書込むための流れ図が示されている。ＤＦＡレジスタの最初の設定後、セクタバッファ１がホストバスに接続され、セクタがホストバスからセクタバッファ１へ伝送される。同様にこれに平行してＥＣＣ語が計算され、伝送後セクタバッファ１へ一緒に記録される。伝送後セクタバッファ１がマルチプレクサを介してメモリに接続され、メモリへのセクタの伝送が開始される。同時にこれと平行してセクタバッファ２がホストバスに接続され、セクタバッファ２への次のセクタの伝送が開始される。今やメモリへの第１の伝送及びセクタバッファ２への第２のセクタの伝送が平行して行われる。セクタがメモリへ伝送されていると、ページのすべてのセクタが伝送されているか否か検査される。ｎｏの場合、上述したように別のセクタが、セクタバッファ１及び２を交互に利用しながら、ホストバスからメモリへ伝送される。

図６には、メモリからのページの読出しの流れ図が示されている。ＤＦＡレジスタの最初の設定後、セクタバッファ１がメモリに接続され、セクタがメモリからセクタバッファ１へ伝送される。同時にこれと平行して、ＥＣＣ語が計算され、伝送後誤りについて検査される。誤りが修正可能であると、セクタバッファにあるセクタが修正され、そうでない場合誤り通報が行われ、セクタバッファに記録される。さて誤りのないセクタがセクタバッファに存在すると、セクタバッファ１がマルチプレクサを介してホストバスに接続され、ホストのセクタの伝送が開始される。同時にこれと平行して、セクタバッファ２がメモリに接続され、メモリからセクタバッファ２への次のセクタの転送が開始される。今や平行してＥＣＣ語が検査される。誤りが修正可能である場合、セクタバッファにあるセクタが修正され、そうでない場合誤り通報が行われ、セクタバッファに記録される。さて誤りのないセクタがセクタバッファに存在すると、セクタバッファ２がマルチプレクサを介してホストバスに接続され、ホストへのセクタの転送が開始される。

今やメモリからの第１のセクタの伝送と、セクタバッファ１からの第２のセクタの伝送が、平行して行われる。セクタがホストへ伝送されていると、ページのすべてのセクタが伝送されているか否かが検査される。ｎｏの場合、上述したように、別のセクタがセクタバッファ１及び２を交互に利用しながら、メモリからホストバスへ伝送される。

メモリシステムのブロック線図を示す。 メモリ制御器及びジョブメモリの詳細を示す。 メモリバッファの交互接続を示す。 ホストバス及びメモリバス上における倫理セクタの伝送を示す。 ページを書込む流れ図を示す。 ページを読出す流れ図を示す。

符号の説明

ＣＢ マトリクススイッチ
ＣＲＣｎ ＣＲＣ装置
ＤＦＡｎ ＤＦＡ装置
ＤＲｎ１，２ ＤＦＡレジスタセット
ＥＡ 第１のジョブ
ＥＣＣｎ ＥＣＣ装置
Ｆｎｘ フラッシュメモリチップ
ＦＣ メモリ制御器
ＨＢ ホストバス
ＨＩＦ ホストインタフェース
ＩＮＴ 割込み回線
ＩＲ 内部メモリ
ＭＢｎ メモリバス
ＭＤｎ１，２ レジスタマルチプレクサ
ｎ メモリバスＭＢの数
ＭＵＸ１ 入力マルチプレクサ
ＭＵＸｎ１ ホスト側マルチプレクサ
ＭＵＸｎ２ メモリ側マルチプレクサ
ＰＢｎ１，２ メモリバスにあるページバッファ
ＳＢ１，ＳＢ２ セクタバッファ

Claims (18)

1. 論理セクタの読出し及び書込み用メモリシステムであって、ホストバス（ＨＢ）を介してホストシステムに接続され、かつ内部メモリ（ＩＲ）を持つメモリ制御器（ＦＣ）及びフラッシュメモリチップ（Ｆ１・・・Ｆｎ）を含み、これらのフラッシュメモリチップが消去可能な個々のメモリブロックで組織され、これらのメモリブロックが、論理セクタを記憶するため多数の書込み及び読出し可能なメモリセクタを含んでいるものにおいて、論理セクタが、ホストシステムとの通信のため、少なくとも１対の交互のセクタバッファ（ＳＢｎ１，ＳＢｎ２）に一時記憶され、少なくとも１つの直接フラッシュアクセス装置（ＤＦＡｎ）により、セクタバッファ（ＳＢｎ１，ＳＢｎ２）とフラッシュメモリチップ（Ｆ１１・・・Ｆｎｘ）との間で直接伝送されることを特徴とする、メモリシステム。
2. フラッシュメモリチップ（Ｆｘｙ）が、少なくとも１つのメモリバス（ＭＢｎ）及び１つのマトリクススイッチ（ＣＢ）を介して複数対のセクタバッファ（ＳＢｎ１，ＳＢｎ２）に接続され、セクタバッファが入力マルチプレクサ（ＭＵＸ１）を介してホストバス（ＨＢ）に接続されていることを特徴とする、請求項１に記載のメモリシステム。
3. 各対のセクタバッファにメモリバス（ＭＢｎ）及び直接フラッシュアクセス装置（ＤＦＡｎ）が割当てられていることを特徴とする、請求項１に記載のメモリシステム。
4. セクタバッファ対（ＳＢｎ１，ＳＢｎ２）において、１つのセクタバッファがホストバス（ＨＢ）に割当てられ、１つのセクタバッファがメモリ制御器（ＦＣ）又は直接フラッシュアクセス装置（ＤＦＡｎ）を持つメモリバス（ＭＢｎ）に割当てられ、各セクタのそれぞれの伝送後にセクタの割当てが交代されることを特徴とする、請求項１に記載のメモリシステム。
5. セクタバッファ（ＳＢｎ１，ＳＢｎ２）の割当てが、マルチプレクサ（ＭＵＸｎ１，ＭＤＸｎ２）を介してメモリ制御器（ＦＣ）により開始され、それから適当な直接フラッシュアクセス装置により切換えられることを特徴とする、請求項２に記載のメモリシステム。
6. メモリ制御器（ＦＣ）が、それぞれの直接フラッシュアクセス装置（ＤＦＡｎ）の代わりにフラッシュメモリチップ（Ｆｎ１，・・・Ｆｎｘ）にアクセスすることを特徴とする、請求項１に記載のメモリシステム。
7. メモリ制御器（ＦＣ）が、セクタバッファ（ＳＢｎ１，ＳＢｎ２）の各記憶場所を必要に応じて直接読出すか又は書込むことを特徴とする、請求項１に記載のメモリシステム。
8. 複数の論理セクタがページにまとめられ、フラッシュメモリチップ（Ｆｎ１・・・Ｆｎｘ）から又はこれへのセクタの伝送が、それぞれの直接フラッシュアクセス装置（ＤＦＡｎ）に割当てられる少なくとも１つのページバッファ（ＰＢｎｙ）を介して行われ、それぞれの伝送の終了が、メモリ制御器（ＦＣ）にある適当な直接フラッシュアクセス装置（ＤＦＡｎ）による中断を開始することを特徴とする、請求項１に記載のメモリシステム。
9. それぞれのマルチプレクサ（ＭＵＸｎ１，２）及び付属する直接フラッシュアクセス装置（ＤＦＡｎ）を介して、次の６つの異なる伝送方向が設定可能である。
   １： ホスト＜−＞メモリ
   ２： ホスト＜−＞ページバッファ＋メモリ
   ３： ページバッファ＜−＞メモリ
   ４： メモリ＜−＞ホスト
   ５： メモリ＜−＞ホスト＋ページバッファ
   ６： メモリ＜−＞ページバッファ
10. セクタがそれぞれＥＣＣ語によりフラッシュメモリチップに記憶されており、ＥＣＣ語の計算及び検査が、それぞれの直接フラッシュアクセス装置（ＤＦＡｎ）に割当てられるＥＣＣ語（ＥＣＣｎ）において、セクタの伝送と同時に平行して行われることを特徴とする、請求項１に記載のメモリシステム。
11. ＥＣＣ計算と同時にそれぞれ平行して、割当てられたＣＲＣ装置（ＣＲＣｎ）においてＣＲＣ符号がセクタを介して形成されることを特徴とする、請求項１に記載のメモリシステム。
12. 直接フラッシュアクセス装置（ＤＦＡｎ）が、メモリ制御器（ＦＣ）により２つのレジスタセット（ＤＲｎ１，２）を用いて制御されることを特徴とする、請求項１に記載のメモリシステム。
13. レジスタセット（ＤＲｎ１，２）が、マルチプレクサ（ＭＵＸｎ１，２）を介して交互に、メモリ制御器（ＦＣ）又はそれぞれの直接フラッシュアクセス装置に割当てられていることを特徴とする、請求項１２に記載のメモリシステム。
14. 直接フラッシュアクセス装置（ＤＦＡｎ）が、次の命令を、接続されるレジスタセット（ＤＲｎ１，２）からフラッシュメモリチップ（Ｆｎ１，・・・Ｆｎｘ）へ送り、論理セクタの伝送を行うことを特徴とする、請求項１０に記載のメモリシステム。
15. ホストバス（ＨＢ）から請求項１に記載のメモリシステムへ論理セクタを書込む方法であって、
    ホストバスから読出しのためセクタバッファ（ＳＢｎ１）が始動され、
    直接フラッシュアクセス装置（ＤＦＡｎ）により、セクタがホストバスからそれぞれのセクタバッファ（ＳＢｎ１）へ伝送され、
    ＥＣＣ装置（ＥＣＣｎ）におけるＥＣＣ語の計算が、ホストバス（ＨＢ）からそれぞれのセクタバッファ（ＳＢｎ１）へのセクタの伝送と同時に平行して行われ、
    計算されるＥＣＣ語が、セクタバッファ（ＳＢｎ１）へ、伝送されるセクタの後へ挿入され、
    選択的に付加的にＣＲＣ装置（ＣＲＮｎ）において、ＣＲＣ符号が形成されかつセクタに付加され、
    セクタの伝送の終了後に、フラッシュメモリ（Ｆｎｘ）への伝送のためセクタバッファ（ＳＢｎ１）が切換えられ、
    直接フラッシュアクセス装置（ＤＦＡｎ）によりセクタが、ジョブメモリにおける設定に応じて、フラッシュメモリ（Ｆｎｘ）へ伝送される
    ことを特徴とする、方法。
16. 請求項１に記載のメモリシステムから論理セクタを読出す方法であって、
    ホストバス（ＨＢ）から請求項１に記載のメモリシステムへ論理セクタを書込む方法であって、
    フラッシュメモリ（Ｆｎｘ）から読出しのためセクタバッファ（ＳＢｎ２）が始動され、
    直接フラッシュアクセス装置（ＤＦＡｎ）により、ジョブメモリにおける設定に応じて、セクタがフラッシュメモリ（Ｆｎｘ）からそれぞれのセクタバッファ（ＳＢｎ２）へ伝送され、
    ＥＣＣ装置（ＥＣＣｎ）におけるＥＣＣ語の検査が、セクタバッファ（ＳＢｎ２）へのセクタの伝送と同時に平行して行われ、
    計算されるＥＣＣ語が、セクタバッファにおいて読出されるＥＣＣ語と比較され、
    選択的に付加的にＣＲＣ装置（ＣＲＮｎ）において、ＣＲＣ符号が検査され、
    修正可能な誤りの場合、値がセクタバッファ（ＳＢｎ２）において修正され、
    修正不可能な誤りの場合、誤り通報がセクタバッファ（ＳＢｎ２）に記録され、
    フラッシュメモリ（Ｆｎｘ）から全セクタの伝送の終了後に、ホストバス（ＨＢ）への切換えのためセクタバッファ（ＳＢｎ２）が切換えられ、
    セクタがホストバス（ＨＢ）へ伝送される
    ことを特徴とする、方法。
17. ジョブがそれぞれの直接フラッシュアクセス装置（ＤＦＡｎ）のジョブメモリに設定されて、セクタバッファ（ＳＢｎ１）とホストバス（ＨＢ）との間及びセクタバッファ（ＳＢｎ２）とフラッシュメモリ（Ｆｎｘ）との間の伝送が、時間的に平行して行われるようにすることを特徴とする、請求項１６に記載の方法。
18. ジョブがそれぞれの直接フラッシュアクセスメモリ装置（ＤＦＡｎ）のジョブメモリに設定されて、セクタバッファ（ＳＢ１１）とそれに割当てられるメモリバス（ＭＢ１）との間の伝送が、他のセクタバスとそれに割当てられるメモリバスとの間の伝送に時間的に平行して行われるようにすることを特徴とする、請求項１５又は１６又は１７に記載の方法。

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