JP4742561B2 - 記憶装置、データ処理システムおよびメモリ制御方法 - Google Patents
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本発明は、複数のメモリからデータを共通の伝送路を介して読み出す記憶装置、データ処理システムおよびメモリ制御方法に関する。
例えば、メモリスティック（登録商標）やＳＤ(Secure Digital)メモリカード（登録商標）などの半導体記憶装置を、パーソナルコンピュータや携帯型再生装置などの電子機器に着脱可能に装着し、当該電子機器から当該半導体記憶装置にアクセスを行わせるシステムがある。
このようなシステムに用いられる半導体記憶装置としては、例えば、複数のフラッシュメモリを並列に接続し、当該複数のフラッシュメモリで電子機器との間の入出力に用いるＩＯ(Input Output)バス（入出力バス）を小規模化の観点から共用するものがある。
当該半導体記憶装置は、読み出し動作において、上記複数のフラッシュメモリの各々において制御回路がメモリ回路に対して異なるタイミングで順に読み出し命令を出力し、当該読み出し命令に応じて異なるタイミングで複数のフラッシュメモリのメモリ回路から読み出されたデータを電子機器にＩＯバスを介して出力する。
このようなシステムに用いられる半導体記憶装置としては、例えば、複数のフラッシュメモリを並列に接続し、当該複数のフラッシュメモリで電子機器との間の入出力に用いるＩＯ(Input Output)バス（入出力バス）を小規模化の観点から共用するものがある。
当該半導体記憶装置は、読み出し動作において、上記複数のフラッシュメモリの各々において制御回路がメモリ回路に対して異なるタイミングで順に読み出し命令を出力し、当該読み出し命令に応じて異なるタイミングで複数のフラッシュメモリのメモリ回路から読み出されたデータを電子機器にＩＯバスを介して出力する。
しかしながら、上述した従来の半導体記憶装置では、複数のフラッシュメモリの各々において、ＩＯバスへの読み出しタイミングを、制御回路からメモリ回路への読み出し命令の出力タイミングを基に規定しているため、メモリ回路における読み出し時間の変動を考慮すると、ＩＯバスの伝送レートを十分に活用した効率的な読み出しを行うことができないという問題がある。
そのため、電子機器から見た半導体記憶装置の読み出し時の応答性が悪いという問題がある。
そのため、電子機器から見た半導体記憶装置の読み出し時の応答性が悪いという問題がある。
本発明は上述した従来技術の問題点を解決するために、複数のメモリから読み出したデータを異なるタイミングで共通の伝送路を介して出力する動作を高速に行うことを可能にする記憶装置、データ処理システムおよびメモリ制御方法を提供することを目的とする。
上述した従来技術の問題点を解決し、上述した目的を達成するため、第１の観点の発明の記憶装置は、データの書き込みに要する時間が書き込み処理の繰り返し回数に依存するフラッシュメモリにデータを記憶する記憶装置であって、各々が前記フラッシュメモリをデータの記憶領域として有する複数のメモリ部と、前記複数のメモリ部に対してデータを書き込む第１制御回路と、前記第１制御回路に対して前記複数のメモリ部を並列に接続し、前記第１制御回路による書き込みデータを前記複数のメモリ部へ並列に入力可能とするバスと、前記複数のメモリ部の各々に設けられ、前記第１制御回路による書き込みデータが、各々の前記フラッシュメモリに書き込まれる前に書き込まれる複数のレジスタと、前記複数のメモリ部の各々に設けられ、各々のレジスタに記憶されている前記書き込みデータを、書き込みが成功するように繰り返して前記フラッシュメモリに書き込む複数の第２制御回路と、前記第１制御回路と前記複数のメモリ部とを接続する前記バス上に設けられ、前記第１制御回路と各メモリ部との間に接続された複数のバッファを有する切替回路とを有し、前記第１制御回路は、前記複数のメモリ部に対する１回の書き込み処理において、前記第１制御回路が順番に出力するデータを前記複数のバッファがメモリ部へ順番に出力するように前記複数のバッファを制御し、
前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する。
前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する。
第１の観点の記憶装置の作用は以下のようになる。
第１制御回路が、複数のメモリ部に書き込みデータを順番に出力する。
また、各メモリ部は、第１制御回路の書き込みデータをレジスタに記憶し、その後、レジスタからフラッシュメモリに書き込む。
第１制御回路が、複数のメモリ部に書き込みデータを順番に出力する。
また、各メモリ部は、第１制御回路の書き込みデータをレジスタに記憶し、その後、レジスタからフラッシュメモリに書き込む。
第２の観点のデータ処理システムは、記憶装置と、前記記憶装置との間でデータを入出力するデータ処理装置とを有するデータ処理システムであって、前記記憶装置は、データの書き込みに要する時間が書き込み処理の繰り返し回数に依存するフラッシュメモリをデータの記憶領域として有する複数のメモリ部と、前記データ処理装置から入力されるデータを書き込みデータとして前記複数のメモリ部に対して書き込む第１制御回路と、前記第１制御回路に対して前記複数のメモリ部を並列に接続し、前記第１制御回路による書き込みデータを前記複数のメモリ部へ並列に入力可能とするバスと、前記複数のメモリ部の各々に設けられ、前記第１制御回路による書き込みデータが、各々の前記フラッシュメモリに書き込まれる前に書き込まれる複数のレジスタと、前記複数のメモリ部の各々に設けられ、各々のレジスタに記憶されている前記書き込みデータを、書き込みが成功するように繰り返して前記フラッシュメモリに書き込む複数の第２制御回路と、前記第１制御回路と前記複数のメモリ部とを接続する前記バス上に設けられ、前記第１制御回路と各メモリ部との間に接続された複数のバッファを有する切替回路とを有し、前記第１制御回路は、前記複数のメモリ部に対する１回の書き込み処理において、前記第１制御回路が順番に出力するデータを前記複数のバッファがメモリ部へ順番に出力するように前記複数のバッファを制御し、前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する。
第３の観点のメモリ制御方法は、データの書き込みに要する時間が書き込み処理の繰り返し回数に依存するフラッシュメモリをデータの記憶領域として有する複数のメモリ部と、前記複数のメモリ部に対してデータを書き込む第１制御回路と、前記第１制御回路に対して前記複数のメモリ部を並列に接続し、前記第１制御回路による書き込みデータを前記複数のメモリ部へ並列に入力可能とするバスと、前記複数のメモリ部の各々に設けられ、前記第１制御回路による書き込みデータが、各々の前記フラッシュメモリに書き込まれる前に書き込まれる複数のレジスタと、前記複数のメモリ部の各々に設けられ、各々のレジスタに記憶されている前記書き込みデータを、書き込みが成功するように繰り返して前記フラッシュメモリに書き込む複数の第２制御回路と、前記第１制御回路と前記複数のメモリ部とを接続する前記バス上に設けられ、前記第１制御回路と各メモリ部との間に接続された複数のバッファを有する切替回路とを有する記憶装置でのメモリ制御方法であって、前記第１制御回路が、前記複数のメモリ部に対する１回の書き込み処理において、前記第１制御回路が順番に出力するデータを前記複数のバッファがメモリ部へ順番に出力するように前記複数のバッファを制御し、前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する。
本発明によれば、複数のメモリから読み出したデータを異なるタイミングで共通の伝送路を介して出力する動作を高速に行うことを可能にする記憶装置、データ処理システムおよびメモリ制御方法を提供することができる。
以下、本発明が適用されるデータ処理システムについて図１〜図１０を参照して説明する。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
メモリカード３が本発明の記憶装置に対応している。
また、コンピュータ２が、本発明のデータ処理装置に対応している。
図５および図７に示すメモリ５３＿１〜５３＿８が本発明のメモリに対応し、図７に示すデータレジスタ６６が本発明のレジスタに対応し、メモリセルアレイ７２が本発明のメモリ領域に対応している。
また、図３、図４、図５および図６に示すバスＢ＿ＤＩＯが、本発明の第１の伝送路に対応している。また、図６に示すデータ線Ｌ１〜８が、本発明の第２の伝送路に対応している。
また、図３に示す制御回路３５が本発明の制御回路に対応している。
また、切換回路ＩＯＢが、本発明の切換回路に対応している。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
メモリカード３が本発明の記憶装置に対応している。
また、コンピュータ２が、本発明のデータ処理装置に対応している。
図５および図７に示すメモリ５３＿１〜５３＿８が本発明のメモリに対応し、図７に示すデータレジスタ６６が本発明のレジスタに対応し、メモリセルアレイ７２が本発明のメモリ領域に対応している。
また、図３、図４、図５および図６に示すバスＢ＿ＤＩＯが、本発明の第１の伝送路に対応している。また、図６に示すデータ線Ｌ１〜８が、本発明の第２の伝送路に対応している。
また、図３に示す制御回路３５が本発明の制御回路に対応している。
また、切換回路ＩＯＢが、本発明の切換回路に対応している。
図１は、データ処理システム１０の全体構成図である。
図１に示すように、データ処理システム１０は、例えば、コンピュータ２とメモリカード３とを有する。
先ず、データ処理システム１０の概要を説明する。
コンピュータ２は、メモリカード３を装着する装着部（スロット）を備え、当該装着部に装着されたメモリカード３に対してデータの書き込みおよび読み出しを行う。
データ処理システム１０では、図６〜９を用いて後述するように、メモリ制御回路４５＿１〜４５＿８は、読み出しを指示する制御信号ＣＴＬ１〜８ａをメモリ５３＿１〜５３＿８に同時に出力する。
また、メモリ制御回路４５＿１〜４５＿８は、制御信号ＣＴＬ１〜８ｂを図６に示すバッファＯＢ１〜８に出力して、バッファＯＢ１〜８のうち単数のバッファを選択してＨｉｇｈ−Ｚステートとし、選択していないバッファをｎｏｎ−Ｈｉｇｈ−Ｚステートとする。
これにより、メモリ５３＿１〜５３＿８の間で単数のバスＢ＿ＤＩＯを共用する場合であっても、メモリ５３＿１〜５３＿８からの読み出しデータをバッファＯＢ１〜８で高速に切り換えて、バスＢ＿ＤＩＯに出力することができる。
データ処理システム１０では、バスＢ＿ＤＩＯを共用するため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０では、上述したよう、読み出しを指示する制御信号ＣＴＬ１〜８ａをメモリ５３＿１〜５３＿８に同時に出力し、メモリ５３＿１〜５３＿８から読み出されたデータがバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに出力されるタイミングを、制御信号ＣＴＬ１〜８ｂを基にバッファＯＢ１〜８を制御して高速に切り換える。
これにより、データ処理システム１０によれば、メモリ５３＿２〜５３＿８からの読み出しデータを従来に比べて早いタイミングでバッファＯＢ２〜８の入力端子に入力させることができ、バッファＯＢ１〜８を高速に切り換えることで、コンピュータ２から見たメモリカード３の読み出し動作の応答性を従来に比べて高めることができる。
図１に示すように、データ処理システム１０は、例えば、コンピュータ２とメモリカード３とを有する。
先ず、データ処理システム１０の概要を説明する。
コンピュータ２は、メモリカード３を装着する装着部（スロット）を備え、当該装着部に装着されたメモリカード３に対してデータの書き込みおよび読み出しを行う。
データ処理システム１０では、図６〜９を用いて後述するように、メモリ制御回路４５＿１〜４５＿８は、読み出しを指示する制御信号ＣＴＬ１〜８ａをメモリ５３＿１〜５３＿８に同時に出力する。
また、メモリ制御回路４５＿１〜４５＿８は、制御信号ＣＴＬ１〜８ｂを図６に示すバッファＯＢ１〜８に出力して、バッファＯＢ１〜８のうち単数のバッファを選択してＨｉｇｈ−Ｚステートとし、選択していないバッファをｎｏｎ−Ｈｉｇｈ−Ｚステートとする。
これにより、メモリ５３＿１〜５３＿８の間で単数のバスＢ＿ＤＩＯを共用する場合であっても、メモリ５３＿１〜５３＿８からの読み出しデータをバッファＯＢ１〜８で高速に切り換えて、バスＢ＿ＤＩＯに出力することができる。
データ処理システム１０では、バスＢ＿ＤＩＯを共用するため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０では、上述したよう、読み出しを指示する制御信号ＣＴＬ１〜８ａをメモリ５３＿１〜５３＿８に同時に出力し、メモリ５３＿１〜５３＿８から読み出されたデータがバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに出力されるタイミングを、制御信号ＣＴＬ１〜８ｂを基にバッファＯＢ１〜８を制御して高速に切り換える。
これにより、データ処理システム１０によれば、メモリ５３＿２〜５３＿８からの読み出しデータを従来に比べて早いタイミングでバッファＯＢ２〜８の入力端子に入力させることができ、バッファＯＢ１〜８を高速に切り換えることで、コンピュータ２から見たメモリカード３の読み出し動作の応答性を従来に比べて高めることができる。
＜コンピュータ２＞
コンピュータ２は、パーソナルコンピュータ、携帯型オーディオ再生装置、携帯型ビデオ再生装置あるいは携帯電話などである。
コンピュータ２は、パーソナルコンピュータ、携帯型オーディオ再生装置、携帯型ビデオ再生装置あるいは携帯電話などである。
図１に示すように、コンピュータ２は、例えば、信号処理回路１１、リーダ・ライタ１３およびインタフェース１４を有する。
信号処理回路１１は、クロック信号ＰＣＬＫに基づいて動作して所定のデータを生成し、これをＰＣＩ(Peripheral Component Interconnect)バスを介してリーダ・ライタ１３に出力する。
インタフェース１４は、メモリカード３を装着する上述した装着部を備えている。
インタフェース１４は、コンピュータ２において生成されたクロック信号ＳＣＬＫと、リーダ・ライタ１３から入力したデータＷＲ＿ＤＡＴＡとをメモリカード３のインタフェース１６に出力する。データＷＲ＿ＤＡＴＡは、コンピュータ２がメモリカード３に書き込むデータである。
また、インタフェース１４は、インタフェース１６から入力したデータＲＤ＿ＤＡＴＡをリーダ・ライタ１３に出力する。データＲＤ＿ＤＡＴＡは、コンピュータ２がメモリカード３から読み出したデータである。
なお、読み出し動作時には、データＷＤ＿ＤＡＴＡ内に読み出しを示すコマンドＣＯＭＭＡＮＤ［７：０］が含まれる。
信号処理回路１１は、クロック信号ＰＣＬＫに基づいて動作して所定のデータを生成し、これをＰＣＩ(Peripheral Component Interconnect)バスを介してリーダ・ライタ１３に出力する。
インタフェース１４は、メモリカード３を装着する上述した装着部を備えている。
インタフェース１４は、コンピュータ２において生成されたクロック信号ＳＣＬＫと、リーダ・ライタ１３から入力したデータＷＲ＿ＤＡＴＡとをメモリカード３のインタフェース１６に出力する。データＷＲ＿ＤＡＴＡは、コンピュータ２がメモリカード３に書き込むデータである。
また、インタフェース１４は、インタフェース１６から入力したデータＲＤ＿ＤＡＴＡをリーダ・ライタ１３に出力する。データＲＤ＿ＤＡＴＡは、コンピュータ２がメモリカード３から読み出したデータである。
なお、読み出し動作時には、データＷＤ＿ＤＡＴＡ内に読み出しを示すコマンドＣＯＭＭＡＮＤ［７：０］が含まれる。
リーダ・ライタ１３は、メモリカード本体１７に対するデータ書き込みおよびデータ読み出しを制御する。
図２は、図１に示すリーダ・ライタ１３の構成図である。
図２に示すように、リーダ・ライタ１３は、例えば、ＳＰ変換／８−１０デコード回路２１、ＥＣＣ(Error Correcting Code)デコーダ２２、バス・インタフェース２３、ＣＲＣＣ(Cyclic Redundancy Check Code)エンコーダ２４、ＥＣＣエンコーダ２５、スイッチ２６および８−１０／ＰＳ変換回路２７を有する。
図２は、図１に示すリーダ・ライタ１３の構成図である。
図２に示すように、リーダ・ライタ１３は、例えば、ＳＰ変換／８−１０デコード回路２１、ＥＣＣ(Error Correcting Code)デコーダ２２、バス・インタフェース２３、ＣＲＣＣ(Cyclic Redundancy Check Code)エンコーダ２４、ＥＣＣエンコーダ２５、スイッチ２６および８−１０／ＰＳ変換回路２７を有する。
ＳＰ変換／８−１０デコード回路２１は、信号処理回路１１から入力したクロック信号ＰＣＬＫ、ＳＣＬＫに基づいて動作する。
ＳＰ変換／８−１０デコード回路２１は、図１に示すメモリカード３のメモリカード本体１７が出力した読み出しデータＲＤ＿ＤＡＴＡを、インタフェース１６，１４を介して入力する。
ＳＰ変換／８−１０デコード回路２１は、入力した読み出しデータＲＤ＿ＤＡＴＡを、シリアル形式からパラレル形式に変換後、もとの８ビットに変換し、変換後のデータＤＡＴＡ８［７：０］をＥＣＣデコーダ２２に出力する。
ＥＣＣデコーダ２２は、ＳＰ変換／８−１０デコード回路２１から入力したデータＤＡＴＡ８［７：０］にＥＣＣ処理を施してデータＲＤＡＴＡ［７：０］を生成し、これをバス・インタフェース２３に出力する。
ＳＰ変換／８−１０デコード回路２１は、図１に示すメモリカード３のメモリカード本体１７が出力した読み出しデータＲＤ＿ＤＡＴＡを、インタフェース１６，１４を介して入力する。
ＳＰ変換／８−１０デコード回路２１は、入力した読み出しデータＲＤ＿ＤＡＴＡを、シリアル形式からパラレル形式に変換後、もとの８ビットに変換し、変換後のデータＤＡＴＡ８［７：０］をＥＣＣデコーダ２２に出力する。
ＥＣＣデコーダ２２は、ＳＰ変換／８−１０デコード回路２１から入力したデータＤＡＴＡ８［７：０］にＥＣＣ処理を施してデータＲＤＡＴＡ［７：０］を生成し、これをバス・インタフェース２３に出力する。
バス・インタフェース２３は、信号処理回路１１との間に設けられたＰＣＩバスのインタフェースである。
バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に対する制御を規定したコマンドＣＯＭＭＡＮＤ［７：０］をＣＲＣＣエンコーダ２４に出力する。
また、バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に書き込むデータＷＤＡＴＡ［７：０］をＥＣＣエンコーダ２５に出力する。
また、バス・インタフェース２３は、スイッチ２６の切り換え信号ＭＯＤＥをスイッチ２６に出力する。
バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に対する制御を規定したコマンドＣＯＭＭＡＮＤ［７：０］をＣＲＣＣエンコーダ２４に出力する。
また、バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に書き込むデータＷＤＡＴＡ［７：０］をＥＣＣエンコーダ２５に出力する。
また、バス・インタフェース２３は、スイッチ２６の切り換え信号ＭＯＤＥをスイッチ２６に出力する。
ＣＲＣＣエンコーダ２４は、バス・インタフェース２３から入力したコマンドＣＯＭＭＡＮＤ［７：０］にＣＲＣＣのパリティデータを付加したコマンドＥＮＣ＿ＣＭＤ［７：０］を生成し、これをスイッチ２６に出力する。
ＥＣＣエンコーダ２５は、バス・インタフェース２３から入力したデータＷＤＡＴＡ［７：０］にＥＣＣコードを付加した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］を生成し、これをスイッチ２６に出力する。
ＥＣＣエンコーダ２５は、バス・インタフェース２３から入力したデータＷＤＡＴＡ［７：０］にＥＣＣコードを付加した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］を生成し、これをスイッチ２６に出力する。
スイッチ２６は、ＣＲＣＣエンコーダ２４から入力したコマンドＥＮＣ＿ＣＭＤ［７：０］と、ＥＣＣエンコーダ２５から入力した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］とのうち何れかを、バス・インタフェース２３から入力した切り換え信号ＭＯＤを基に選択してデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡとして８−１０エンコード／ＰＳ変換回路２７に出力する。
８−１０エンコード／ＰＳ変換回路２７は、スイッチ２６から入力したデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡに８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＷＤ＿ＤＡＴＡを生成し、これを図１に示すインタフェース１４を介してメモリカード３に出力する。
８−１０エンコード／ＰＳ変換回路２７は、スイッチ２６から入力したデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡに８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＷＤ＿ＤＡＴＡを生成し、これを図１に示すインタフェース１４を介してメモリカード３に出力する。
＜メモリカード３＞
メモリカード３は、例えば、メモリスティック（商標）やＳＤメモリカード（商標）などである。
図１に示すように、メモリカード３は、インタフェース１６およびメモリカード本体１７を有する。
インタフェース１６は、メモリカード３がコンピュータ２に装着された状態で、コンピュータ２のインタフェース１４と接続され、インタフェース１４からクロック信号ＳＣＬＫを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する書き込み動作を行うと、インタフェース１４からデータＷＲ＿ＤＡＴＡを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する読み出し動作を行うと、メモリカード本体１７から入力した読み出しデータＲＤ＿ＤＡＴＡをコンピュータ２のインタフェース１４に出力する。
メモリカード３は、例えば、メモリスティック（商標）やＳＤメモリカード（商標）などである。
図１に示すように、メモリカード３は、インタフェース１６およびメモリカード本体１７を有する。
インタフェース１６は、メモリカード３がコンピュータ２に装着された状態で、コンピュータ２のインタフェース１４と接続され、インタフェース１４からクロック信号ＳＣＬＫを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する書き込み動作を行うと、インタフェース１４からデータＷＲ＿ＤＡＴＡを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する読み出し動作を行うと、メモリカード本体１７から入力した読み出しデータＲＤ＿ＤＡＴＡをコンピュータ２のインタフェース１４に出力する。
図３は、図１に示すメモリカード本体１７の構成図である。
図３に示すように、メモリカード本体１７は、例えば、クロック分周回路３１、ＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４、制御回路３５およびメモリ回路３６を有する。
クロック分周回路３１は、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。
図３に示すように、メモリカード本体１７は、例えば、クロック分周回路３１、ＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４、制御回路３５およびメモリ回路３６を有する。
クロック分周回路３１は、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。
ＳＰ変換／８−１０デコード回路３２は、インタフェース１６を介して入力したデータＷＲ＿ＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
ＳＰ変換／８−１０デコード回路３２は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
８−１０エンコード／ＰＳ変換回路３３は、制御回路３５がメモリ回路３６から読み出した読み出しデータＲＤＡＴＡ［７：０］を入力し、これに対して８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＲＤ＿ＤＡＴＡを生成し、これをインタフェース１６に出力する。
８−１０エンコード／ＰＳ変換回路３３は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
ＳＰ変換／８−１０デコード回路３２は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
８−１０エンコード／ＰＳ変換回路３３は、制御回路３５がメモリ回路３６から読み出した読み出しデータＲＤＡＴＡ［７：０］を入力し、これに対して８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＲＤ＿ＤＡＴＡを生成し、これをインタフェース１６に出力する。
８−１０エンコード／ＰＳ変換回路３３は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］の誤り検出を行い、その結果を制御回路３５に出力する。
具体的には、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］がコマンドＥＮＣ＿ＣＭＤ［７：０］である場合には、それをコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］が書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］である場合には、それを書き込みデータＷＤＡＴＡ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のＥＣＣシンドロームであるデータＥＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のＣＲＣＣシンドロームであるデータＣＲＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
具体的には、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］がコマンドＥＮＣ＿ＣＭＤ［７：０］である場合には、それをコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］が書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］である場合には、それを書き込みデータＷＤＡＴＡ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のＥＣＣシンドロームであるデータＥＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のＣＲＣＣシンドロームであるデータＣＲＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
制御回路３５は、誤り検出回路３４から入力したコマンドＣＯＭＭＡＮＤ［７：０］に基づいて、メモリ回路３６に対する書き込み動作および読み出し動作を行う。
具体的には、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、コマンドＣＯＭＭＡＮＤ［７：０］を基に生成した制御信号ＣＴＬ１〜８ａ，ｂをメモリ回路３６に出力し、それに応じてメモリ回路３６内の所定のアドレスからバスＢ＿ＤＩＯに読み出されたデータＲＤＡＴＡ［７：０］を８−１０エンコード／ＰＳ変換回路３３に出力する。
また、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、誤り検出回路３４から入力した書き込みデータＷＤＡＴＡ［７：０］、データＥＣＣ＿ＳＹＮＤ［７：０］およびデータＣＲＣＣ＿ＳＹＮＤ［７：０］を関連付けてデータＤＩＯ［７：０］を生成し、これをメモリ回路３６にバスＢ＿ＤＩＯを介して出力する。
制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、所定の規則に従って、データＤＩＯ［７：０］をメモリ回路３６内の所定のアドレスに書き込む。
具体的には、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、コマンドＣＯＭＭＡＮＤ［７：０］を基に生成した制御信号ＣＴＬ１〜８ａ，ｂをメモリ回路３６に出力し、それに応じてメモリ回路３６内の所定のアドレスからバスＢ＿ＤＩＯに読み出されたデータＲＤＡＴＡ［７：０］を８−１０エンコード／ＰＳ変換回路３３に出力する。
また、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、誤り検出回路３４から入力した書き込みデータＷＤＡＴＡ［７：０］、データＥＣＣ＿ＳＹＮＤ［７：０］およびデータＣＲＣＣ＿ＳＹＮＤ［７：０］を関連付けてデータＤＩＯ［７：０］を生成し、これをメモリ回路３６にバスＢ＿ＤＩＯを介して出力する。
制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、所定の規則に従って、データＤＩＯ［７：０］をメモリ回路３６内の所定のアドレスに書き込む。
図４は、図３に示す制御回路３５の構成図である。
図４に示すように、制御回路３５は、例えば、デコーダ４１、ＦＩＦＯ(First In First Out)回路４２、入出力回路４３および８個のメモリ制御回路４５＿１〜４５＿８を有する。
本実施形態では、後述する図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えている場合を例示し、メモリ制御回路４５＿１〜４５＿８はメモリ５３＿１〜５３＿８のそれぞれに対応して設けられている。
図４に示すように、制御回路３５は、例えば、デコーダ４１、ＦＩＦＯ(First In First Out)回路４２、入出力回路４３および８個のメモリ制御回路４５＿１〜４５＿８を有する。
本実施形態では、後述する図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えている場合を例示し、メモリ制御回路４５＿１〜４５＿８はメモリ５３＿１〜５３＿８のそれぞれに対応して設けられている。
デコーダ４１は、誤り検出回路３４から入力したコマンドＣＯＭＭＡＮＤ［７：０］に基づいて、ＦＩＦＯ回路４２、入出力回路４３およびメモリ制御回路４５＿１〜４５＿８を制御する。
具体的には、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、メモリカード本体１７からの読み出し動作が後述するように行われるようにメモリ制御回路４５＿１〜４５＿８を制御する。
メモリ制御回路４５＿１〜４５＿８は、デコーダ４１の制御に従って、それぞれ制御信号ＣＴＬ１〜８ａ，ｂをメモリ回路３６に出力する。
また、デコーダ４１は、バスＢ＿ＤＩＯを介してメモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を入出力回路４３を介して入力するように、入出力回路４３を制御する。
デコーダ４１は、メモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を、後述するように、ページ単位のデータに並べ替えて読み出しデータＲＤＡＴＡ［７：０］を生成し、これを図３に示す８−１０エンコード／ＰＳ変換回路３３に出力する。
具体的には、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、メモリカード本体１７からの読み出し動作が後述するように行われるようにメモリ制御回路４５＿１〜４５＿８を制御する。
メモリ制御回路４５＿１〜４５＿８は、デコーダ４１の制御に従って、それぞれ制御信号ＣＴＬ１〜８ａ，ｂをメモリ回路３６に出力する。
また、デコーダ４１は、バスＢ＿ＤＩＯを介してメモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を入出力回路４３を介して入力するように、入出力回路４３を制御する。
デコーダ４１は、メモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を、後述するように、ページ単位のデータに並べ替えて読み出しデータＲＤＡＴＡ［７：０］を生成し、これを図３に示す８−１０エンコード／ＰＳ変換回路３３に出力する。
一方、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、上述したように生成したデータＤＩＯ［７：０］をＦＩＦＯ回路４２に出力する。
そして、デコーダ４１が、ＦＩＦＯ回路４２および入出力回路４３を制御して、メモリ回路３６との間に設けられたバスＢ＿ＤＩＯを介して、データＤＩＯ［７：０］をメモリ回路３６に出力する。
また、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、メモリカード本体１７における書き込みが後述するように行われるように、メモリ制御回路４５＿１〜４５＿８を制御する。
メモリ制御回路４５＿１〜４５＿８は、デコーダ４１の制御に従って、それぞれ制御信号ＣＴＬ１ａ，ｂ〜８ａ，ｂをメモリ回路３６に出力する。
そして、デコーダ４１が、ＦＩＦＯ回路４２および入出力回路４３を制御して、メモリ回路３６との間に設けられたバスＢ＿ＤＩＯを介して、データＤＩＯ［７：０］をメモリ回路３６に出力する。
また、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、メモリカード本体１７における書き込みが後述するように行われるように、メモリ制御回路４５＿１〜４５＿８を制御する。
メモリ制御回路４５＿１〜４５＿８は、デコーダ４１の制御に従って、それぞれ制御信号ＣＴＬ１ａ，ｂ〜８ａ，ｂをメモリ回路３６に出力する。
図５は、図３に示すメモリ回路３６の構成図である。
メモリ回路３６は、例えば、フラッシュメモリである。
図５に示すように、メモリ回路３６は、例えば、信号線５１、切換回路ＩＯＢ、メモリ５３＿１〜５３＿８および信号線５５を有する。
信号線５１は、図４に示す制御回路３５のメモリ制御回路４５＿１〜４５＿８からの制御信号ＣＴＬ１〜８ａを、それぞれメモリ５３＿１〜５３＿８に出力する。
メモリ回路３６は、例えば、フラッシュメモリである。
図５に示すように、メモリ回路３６は、例えば、信号線５１、切換回路ＩＯＢ、メモリ５３＿１〜５３＿８および信号線５５を有する。
信号線５１は、図４に示す制御回路３５のメモリ制御回路４５＿１〜４５＿８からの制御信号ＣＴＬ１〜８ａを、それぞれメモリ５３＿１〜５３＿８に出力する。
切換回路ＩＯＢは、図６に示すように、バッファＩＢ１〜ＩＢ８およびバッファＯＢ１〜ＯＢ８を有する。
バッファＩＢｘおよびＯＢｘ（ｘは、１≦ｘ≦８の整数）の各々が３ステート・双方向バッファを構成している。
図６に示すように、バッファＩＢｘの入力端子およびバッファＯＢｘの出力端子は、バスＢ＿ＤＩＯに接続されている。
また、バッファＩＢｘの出力端子は、メモリ５３＿ｘの入力端子ＩＮ１［７：０］に接続されている。
また、バッファＯＢｘの入力端子は、データ線Ｌｘを介して、メモリ５３＿ｘの出力端子ＯＵＴｘ［７：０］に接続されている。
バッファＩＢｘおよびＯＢｘ（ｘは、１≦ｘ≦８の整数）の各々が３ステート・双方向バッファを構成している。
図６に示すように、バッファＩＢｘの入力端子およびバッファＯＢｘの出力端子は、バスＢ＿ＤＩＯに接続されている。
また、バッファＩＢｘの出力端子は、メモリ５３＿ｘの入力端子ＩＮ１［７：０］に接続されている。
また、バッファＯＢｘの入力端子は、データ線Ｌｘを介して、メモリ５３＿ｘの出力端子ＯＵＴｘ［７：０］に接続されている。
本実施形態では、バッファＯＢｘは、トランジスタによってデータ線ＬｘとバスＢ＿ＤＩＯとの間を電気的に接続状態あるいは切断状態にする。
バッファＯＢｘは、制御回路３５から入力した制御信号ＣＴＬｘｂ（ｘは、１≦ｘ≦８の整数）が第１の論理値（例えば、論理値「１」）を示す場合に、Ｈｉｇｈ−Ｚステートになる。
バッファＯＢｘは、Ｈｉｇｈ−Ｚステートにおいて、上記トランジスタを切断状態にする。
一方、バッファＯＢｘは、制御回路３５から入力した制御信号ＣＴＬｘｂ（ｘは、１≦ｘ≦８の整数）が第２の論理値（例えば、論理値「０」）を示す場合に、ｎｏｎ−Ｈｉｇｈ−Ｚステートになり、その入力端子の論理レベル（すなわち、メモリ５３＿ｘの出力端子ＯＵＴｘ［７：０］の論理レベル）を、その出力端子に生じさせる。すなわち、メモリ５３＿ｘの出力端子ＯＵＴｘ［７：０］とバスＢ＿ＤＩＯとを接続状態にする。
本実施形態では、制御回路３５により、８個のバッファＯＢｘのうち、１つのみがｎｏｎ−Ｈｉｇｈ−Ｚステートとなり、残りがＨｉｇｈ−Ｚステートとなるように制御される。
バッファＯＢｘは、制御回路３５から入力した制御信号ＣＴＬｘｂ（ｘは、１≦ｘ≦８の整数）が第１の論理値（例えば、論理値「１」）を示す場合に、Ｈｉｇｈ−Ｚステートになる。
バッファＯＢｘは、Ｈｉｇｈ−Ｚステートにおいて、上記トランジスタを切断状態にする。
一方、バッファＯＢｘは、制御回路３５から入力した制御信号ＣＴＬｘｂ（ｘは、１≦ｘ≦８の整数）が第２の論理値（例えば、論理値「０」）を示す場合に、ｎｏｎ−Ｈｉｇｈ−Ｚステートになり、その入力端子の論理レベル（すなわち、メモリ５３＿ｘの出力端子ＯＵＴｘ［７：０］の論理レベル）を、その出力端子に生じさせる。すなわち、メモリ５３＿ｘの出力端子ＯＵＴｘ［７：０］とバスＢ＿ＤＩＯとを接続状態にする。
本実施形態では、制御回路３５により、８個のバッファＯＢｘのうち、１つのみがｎｏｎ−Ｈｉｇｈ−Ｚステートとなり、残りがＨｉｇｈ−Ｚステートとなるように制御される。
メモリ５３＿１〜５３＿８は、それぞれ信号線５１を介して制御信号ＣＴＬ１ａ〜８ａを入力し、それぞれ制御信号ＣＴＬ１ａ〜８ａに基づいてデータ書き込みおよび読み出しの動作を行う。
また、メモリ５３＿１〜５３＿８は、バスＢ＿ＤＩＯを介して、読み出しデータおよび書き込みデータを、制御回路３５との間で入出力する。
本実施形態では、メモリ５３＿１〜５３＿８の間でバスＢ＿ＤＩＯを共用している。
また、メモリ５３＿１〜５３＿８は、バスＢ＿ＤＩＯを介して、読み出しデータおよび書き込みデータを、制御回路３５との間で入出力する。
本実施形態では、メモリ５３＿１〜５３＿８の間でバスＢ＿ＤＩＯを共用している。
図７は、図５に示すメモリ５３＿１の構成図である。
メモリ５３＿２〜５３＿８は、それぞれ制御信号ＣＴＬ２ａ〜８ａを入力する点を除いて、メモリ５３＿１と同じ構成を有している。
図７に示すように、メモリ５３＿１は、例えば、制御回路６１、アドレスレジスタ６３、データレジスタ６６、カラムバッファ６７、カラムデコーダ６８、ローアドレスバッファ６９、ローアドレスデコーダ７０、センスアンプ７１、メモリセルアレイ７２、高電圧発生回路７３およびステータス生成回路７５を有する。
メモリ５３＿２〜５３＿８は、それぞれ制御信号ＣＴＬ２ａ〜８ａを入力する点を除いて、メモリ５３＿１と同じ構成を有している。
図７に示すように、メモリ５３＿１は、例えば、制御回路６１、アドレスレジスタ６３、データレジスタ６６、カラムバッファ６７、カラムデコーダ６８、ローアドレスバッファ６９、ローアドレスデコーダ７０、センスアンプ７１、メモリセルアレイ７２、高電圧発生回路７３およびステータス生成回路７５を有する。
制御回路６１は、信号線５１を介して図４に示すメモリ制御回路４５＿１から入力した制御信号ＣＴＬ１ａに基づいて、メモリセルアレイ７２への書き込みおよび読み出しを制御する。
アドレスレジスタ６３には、制御回路６１によってメモリセルアレイ７２内のアクセスされる（読み出しあるいは書き込みが行われる）記憶素子のアドレスデータが設定される。
データレジスタ６６は、メモリセルアレイ７２に書き込まれるデータ、あるいはメモリセルアレイ７２から読み出されたデータが書き込まれる。
メモリセルアレイ７２からデータレジスタ６６に読み出されたデータは、制御回路６１によって、データ線Ｌ１を介してバッファＯＢ１の入力端子に出力される。
アドレスレジスタ６３には、制御回路６１によってメモリセルアレイ７２内のアクセスされる（読み出しあるいは書き込みが行われる）記憶素子のアドレスデータが設定される。
データレジスタ６６は、メモリセルアレイ７２に書き込まれるデータ、あるいはメモリセルアレイ７２から読み出されたデータが書き込まれる。
メモリセルアレイ７２からデータレジスタ６６に読み出されたデータは、制御回路６１によって、データ線Ｌ１を介してバッファＯＢ１の入力端子に出力される。
カラムバッファ６７は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のカラムアドレスを規定するデータがアドレスレジスタ６３から読み出される。
カラムデコーダ６８は、カラムバッファ６７から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるデータ線をアクティブにする。
ローアドレスバッファ６９は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のローアドレスを規定するデータがアドレスレジスタ６３から読み出される。
ローアドレスデコーダ７０は、ローアドレスバッファ６９から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるワード線をアクティブにする。
メモリ５３＿１では、書き込み動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子に、データレジスタ６６に記憶されたデータが書き込まれる。
また、メモリ５３＿１では、読み出し動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子からデータをセンスアンプ７１の作用によりデータレジスタ６６に読み出す。
カラムデコーダ６８は、カラムバッファ６７から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるデータ線をアクティブにする。
ローアドレスバッファ６９は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のローアドレスを規定するデータがアドレスレジスタ６３から読み出される。
ローアドレスデコーダ７０は、ローアドレスバッファ６９から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるワード線をアクティブにする。
メモリ５３＿１では、書き込み動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子に、データレジスタ６６に記憶されたデータが書き込まれる。
また、メモリ５３＿１では、読み出し動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子からデータをセンスアンプ７１の作用によりデータレジスタ６６に読み出す。
センスアンプ７１は、読み出し時に、メモリセルアレイ７２内のアクティブにされたデータ線とワード線とによって規定される記憶素子の記憶データに応じたワード線の電位を増幅して読み出しデータとしてデータレジスタ６６に書き込む。
メモリセルアレイ７２は、ワード線とデータ線によって規定されるマトリクス状の位置に記憶素子を形成している。
高電圧発生回路７３は、ローアドレスデコーダ７０、センスアンプ７１およびメモリセルアレイ７２に駆動用電圧を供給する。
ステータス生成回路７５は、制御回路６１がデータレジスタ６６からメモリセルアレイ７２へのデータ書き込み中はＢＵＳＹを示し、それ以外の時間帯はＲＥＡＤＹを示すステータス信号ＳＴＡＴＵＳを生成し、これを図３に示す制御回路３５に出力する。
メモリセルアレイ７２は、ワード線とデータ線によって規定されるマトリクス状の位置に記憶素子を形成している。
高電圧発生回路７３は、ローアドレスデコーダ７０、センスアンプ７１およびメモリセルアレイ７２に駆動用電圧を供給する。
ステータス生成回路７５は、制御回路６１がデータレジスタ６６からメモリセルアレイ７２へのデータ書き込み中はＢＵＳＹを示し、それ以外の時間帯はＲＥＡＤＹを示すステータス信号ＳＴＡＴＵＳを生成し、これを図３に示す制御回路３５に出力する。
以下、データ処理システム１０の読み出し動作および書き込み動作について説明する。
＜読み出し動作＞
データ処理システム１０は、メモリカード３においてメモリ５３＿１〜５３＿８からの読み出し動作を以下に示すように、図６に示すバッファＯＢｘ（ｘは、１≦ｘ≦８の整数）を制御して行う。
当該読み出し動作は、図３に示すメモリカード３の制御回路３５、具体的には図４に示すデコーダ４１がメモリ５３＿１〜５３＿８を制御して行われる。
すなわち、図４に示すメモリ制御回路４５＿１〜４５＿８が、デコーダ４１の制御に従って、制御信号ＣＴＬ１ａ〜８ａをそれぞれメモリ５３＿１〜５３＿８の図７に示す制御回路６１に同時に出力する。
制御信号ＣＴＬ１ａ〜８ａは、読み出し命令、並びにメモリ５３＿１〜５３＿８の読み出し対象となるメモリセルアレイ７２内のアドレス等を示している。
図７に示すメモリ５３＿１〜５３＿８の制御回路６１は、それぞれ制御信号ＣＴＬ１ａ〜８ａに基づいて、メモリセルアレイ７２内の指定されたアドレスからデータレジスタ６６にデータの読み出しを同時に開始し、読み出したデータを図６に示すデータ線Ｌ１〜８にそれぞれ出力する。
＜読み出し動作＞
データ処理システム１０は、メモリカード３においてメモリ５３＿１〜５３＿８からの読み出し動作を以下に示すように、図６に示すバッファＯＢｘ（ｘは、１≦ｘ≦８の整数）を制御して行う。
当該読み出し動作は、図３に示すメモリカード３の制御回路３５、具体的には図４に示すデコーダ４１がメモリ５３＿１〜５３＿８を制御して行われる。
すなわち、図４に示すメモリ制御回路４５＿１〜４５＿８が、デコーダ４１の制御に従って、制御信号ＣＴＬ１ａ〜８ａをそれぞれメモリ５３＿１〜５３＿８の図７に示す制御回路６１に同時に出力する。
制御信号ＣＴＬ１ａ〜８ａは、読み出し命令、並びにメモリ５３＿１〜５３＿８の読み出し対象となるメモリセルアレイ７２内のアドレス等を示している。
図７に示すメモリ５３＿１〜５３＿８の制御回路６１は、それぞれ制御信号ＣＴＬ１ａ〜８ａに基づいて、メモリセルアレイ７２内の指定されたアドレスからデータレジスタ６６にデータの読み出しを同時に開始し、読み出したデータを図６に示すデータ線Ｌ１〜８にそれぞれ出力する。
また、図４に示すメモリ制御回路４５＿１〜４５＿８が、デコーダ４１の制御に従って、制御信号ＣＴＬ１ｂ〜８ｂをそれぞれ図５に示すメモリ回路３６内のバッファＯＢ１〜８に出力し、バッファＯＢ１〜８が図８に示すタイミングでｎｏｎ−Ｈｉｇｈ−ＺステートおよびＨｉｇｈ−Ｚステートとなるように制御する。
具体的には、メモリ制御回路４５＿１〜４５＿８は、各々が同じ時間長を持つ連続した異なる時間帯に順にバッファＯＢ１〜８がｎｏｎ−Ｈｉｇｈ−Ｚステートとなり、それ以外の時間帯にＨｉｇｈ−Ｚステートとなるように、バッファＯＢ１〜８に制御信号ＣＴＬ１ｂ〜８ｂを出力する。すなわち、メモリ制御回路４５＿１〜４５＿８は、バッファＯＢ１〜８のうち単数のバッファを選択してＨｉｇｈ−Ｚステートとし、選択していないバッファをｎｏｎ−Ｈｉｇｈ−Ｚステートとする。
これにより、メモリ５３＿１〜５３＿８から制御信号ＣＴＬ１ａ〜８ａに基づいて読み出され、それぞれデータ線Ｌ１〜８を介してバッファＯＢ１〜８の入力端子に生じたデータが、バッファＯＢ１〜８がＨｉｇｈ−Ｚステートとなるタイミング、すなわちバッファＯＢ１〜８の間で異なる時間帯にバスＢ＿ＤＩＯに出力される。
具体的には、メモリ制御回路４５＿１〜４５＿８は、各々が同じ時間長を持つ連続した異なる時間帯に順にバッファＯＢ１〜８がｎｏｎ−Ｈｉｇｈ−Ｚステートとなり、それ以外の時間帯にＨｉｇｈ−Ｚステートとなるように、バッファＯＢ１〜８に制御信号ＣＴＬ１ｂ〜８ｂを出力する。すなわち、メモリ制御回路４５＿１〜４５＿８は、バッファＯＢ１〜８のうち単数のバッファを選択してＨｉｇｈ−Ｚステートとし、選択していないバッファをｎｏｎ−Ｈｉｇｈ−Ｚステートとする。
これにより、メモリ５３＿１〜５３＿８から制御信号ＣＴＬ１ａ〜８ａに基づいて読み出され、それぞれデータ線Ｌ１〜８を介してバッファＯＢ１〜８の入力端子に生じたデータが、バッファＯＢ１〜８がＨｉｇｈ−Ｚステートとなるタイミング、すなわちバッファＯＢ１〜８の間で異なる時間帯にバスＢ＿ＤＩＯに出力される。
図９は、図８に示す時間帯Ｔ０１〜０８の各々にメモリ回路３６からバスＢ＿ＤＩＯに読み出されるデータを説明するための図である。
本実施形態では、メモリ５３＿１〜５３＿８に、それぞれページｐａｇｅ０１〜０８が記憶されている。本実施形態では、１ページは、例えば、２０４８バイトのデータである。
図８および図９に示すように、時間帯Ｔ０１には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０１のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０２には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０２のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０３には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０３のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０４には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０４のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０５には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０５のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０６には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０６のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０７には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０７のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０８には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０８のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
本実施形態では、メモリ５３＿１〜５３＿８に、それぞれページｐａｇｅ０１〜０８が記憶されている。本実施形態では、１ページは、例えば、２０４８バイトのデータである。
図８および図９に示すように、時間帯Ｔ０１には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０１のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０２には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０２のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０３には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０３のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０４には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０４のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０５には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０５のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０６には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０６のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０７には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０７のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
時間帯Ｔ０８には、メモリ５３＿１〜５３＿８からそれぞれページｐａｇｅ０１〜０８のアドレスａｄｒｓ０８のデータが、それぞれバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに異なるタイミングで読み出される。
＜書き込み動作＞
データ処理システム１０は、メモリカード３においてメモリ５３＿１〜５３＿８への書き込み動作をパイプライン処理で行う。
当該パイプライン処理は、図３に示すメモリカード３の制御回路３５、具体的には図４に示すデコーダ４１がメモリ５３＿１〜５３＿８を制御して行われる。
すなわち、図７に示すメモリ５３＿１〜５３＿８の制御回路６１が、デコーダ４１からの制御に従って以下に示すように書き込み動作を行う。
以下、デコーダ４１が、１ブロック分の書き込みデータをメモリ５３＿１〜５３＿８のメモリセルアレイ７２に書き込む処理を説明する。
本実施形態において、１ブロックは複数のページで構成され、例えば、「４」個のページで構成される。
本実施形態では、それぞれのメモリが１ブロックを構成するページの数をＢＬＫとも記す。また、メモリ５３＿１〜５３＿８の数をｎとも記す。ここで、以下の例では、ＢＬＫ＝４、ｎ＝８である。
データ処理システム１０は、メモリカード３においてメモリ５３＿１〜５３＿８への書き込み動作をパイプライン処理で行う。
当該パイプライン処理は、図３に示すメモリカード３の制御回路３５、具体的には図４に示すデコーダ４１がメモリ５３＿１〜５３＿８を制御して行われる。
すなわち、図７に示すメモリ５３＿１〜５３＿８の制御回路６１が、デコーダ４１からの制御に従って以下に示すように書き込み動作を行う。
以下、デコーダ４１が、１ブロック分の書き込みデータをメモリ５３＿１〜５３＿８のメモリセルアレイ７２に書き込む処理を説明する。
本実施形態において、１ブロックは複数のページで構成され、例えば、「４」個のページで構成される。
本実施形態では、それぞれのメモリが１ブロックを構成するページの数をＢＬＫとも記す。また、メモリ５３＿１〜５３＿８の数をｎとも記す。ここで、以下の例では、ＢＬＫ＝４、ｎ＝８である。
すなわち、メモリ５３＿１〜５３＿８の制御回路６１の各々が、デコーダ４１の制御に基づいて、メモリセルアレイ７２内の（ＢＬＫ＊ｎ）個のページに相当する記憶領域の記憶消去を行う（記憶消去処理）。これにより、メモリ５３＿１〜５３＿８全体でｎブロック分の記憶領域の記憶消去が行われる。
具体的には、制御回路６１は、メモリセルアレイ７２内の（ＢＬＫ＊ｎ）個のページに相当する記憶領域に第１の論理値（例えば「１」）を書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において消去に失敗したと判断すると、消去処理を再び行う。消去に失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、消去に成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
消去処理の繰り返し最大回数は、予め所定の数（例えば「４」）に規定される。
このように、デコーダ４１による記憶消去処理に要する時間は消去処理の繰り返し回数に依存し、不確定である。本実施形態では、消去処理が最大回数行われた場合に要する時間を１ブロック最大消去時間ＴＥｍａｘとして予め規定し、これを記憶消去処理ＥＰに割り当てる。最大消去時間ＴＥｍａｘは、例えば、４ｍｓである。
具体的には、制御回路６１は、メモリセルアレイ７２内の（ＢＬＫ＊ｎ）個のページに相当する記憶領域に第１の論理値（例えば「１」）を書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において消去に失敗したと判断すると、消去処理を再び行う。消去に失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、消去に成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
消去処理の繰り返し最大回数は、予め所定の数（例えば「４」）に規定される。
このように、デコーダ４１による記憶消去処理に要する時間は消去処理の繰り返し回数に依存し、不確定である。本実施形態では、消去処理が最大回数行われた場合に要する時間を１ブロック最大消去時間ＴＥｍａｘとして予め規定し、これを記憶消去処理ＥＰに割り当てる。最大消去時間ＴＥｍａｘは、例えば、４ｍｓである。
次に、デコーダ４１は、１ページ分の書き込みデータをＦＩＦＯ回路４２、入出力回路４３、バスＢ＿ＤＩＯおよび制御回路６１を介して図７に示すメモリ５３＿１〜５３＿８のそれぞれのデータレジスタ６６に転送する（レジスタ転送処理）。
本実施形態において、当該レジスタ転送処理に要する時間は確定しており、レジスタ転送時間ＴＲ（本発明の第１の時間長の時間帯）と記す。
このとき、デコーダ４１は、図１０に示すように、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にメモリ５３＿１〜５３＿８に対してレジスタ転送処理ＲＰを行うように、図４に示すメモリ制御回路４５＿１〜４５＿８を制御する。
本実施形態において、当該レジスタ転送処理に要する時間は確定しており、レジスタ転送時間ＴＲ（本発明の第１の時間長の時間帯）と記す。
このとき、デコーダ４１は、図１０に示すように、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にメモリ５３＿１〜５３＿８に対してレジスタ転送処理ＲＰを行うように、図４に示すメモリ制御回路４５＿１〜４５＿８を制御する。
次に、デコーダ４１は、メモリ５３＿１〜５３＿８を制御してそれぞれの制御回路６１が、データレジスタ６６から書き込みデータを読み出してメモリセルアレイ７２に書き込むように制御する（プログラム処理）。
デコーダ４１は、メモリ５３＿１〜５３＿８の各々について、メモリセルアレイ７２の指定された（１ページ分の記憶素子に対してデータレジスタ６６から読み出したデータを書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において書き込みに失敗したと判断すると、書き込み処理を再び行う。書き込み処理の繰り返し最大回数は、予め（例えば「７」に）規定される。書き込みに失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、書き込みに成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
本実施形態では、デコーダ４１によるプログラム処理ＰＰに要する時間は書き込み処理の繰り返し回数に依存し、不確定である。本実施形態では、書き込み処理が最大回数行われた場合に要する時間を、最大プログラム時間ＴＰｍａｘとして予め規定し、これをプログラム処理ＰＰに割り当てる。最大プログラム時間ＴＰｍａｘは、例えば、７００μｓである。
デコーダ４１は、メモリ５３＿１〜５３＿８の各々について、メモリセルアレイ７２の指定された（１ページ分の記憶素子に対してデータレジスタ６６から読み出したデータを書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において書き込みに失敗したと判断すると、書き込み処理を再び行う。書き込み処理の繰り返し最大回数は、予め（例えば「７」に）規定される。書き込みに失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、書き込みに成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
本実施形態では、デコーダ４１によるプログラム処理ＰＰに要する時間は書き込み処理の繰り返し回数に依存し、不確定である。本実施形態では、書き込み処理が最大回数行われた場合に要する時間を、最大プログラム時間ＴＰｍａｘとして予め規定し、これをプログラム処理ＰＰに割り当てる。最大プログラム時間ＴＰｍａｘは、例えば、７００μｓである。
このように、図４に示すデコーダ４１は、図１０に示すように、図５に示すメモリ５３＿１〜５３＿８の各々に対して、記憶消去処理に最大消去時間ＴＥｍａｘを割り当て、レジスタ転送処理にレジスタ転送時間ＴＲを割り当て、プログラム処理に最大プログラム時間ＴＰｍａｘを割り当てる。
また、上述したように、デコーダ４１は、図１０に示すように、レジスタ転送時間ＴＲを各々が同じ時間長を持つ連続した異なる時間帯にメモリ５３＿１〜５３＿８がレジスタ転送処理ＲＰを行うように、図４に示すメモリ制御回路４５＿１〜４５＿８を制御する。
デコーダ４１は、例えば、図１０に示すように、メモリ５３＿１〜５３＿８の各々が自らに割り当てられたレジスタ転送時間ＴＲ内にレジスタ転送処理ＲＰを行い、その終了後に続けてプログラム処理ＰＰを行うように、メモリ制御回路４５＿１〜４５＿８を制御する。
また、デコーダ４１は、プログラム処理ＰＰを開始後、最大プログラム時間ＴＰｍａｘが経過すると、続けて、次のレジスタ転送処理ＲＰを開始するように、メモリ制御回路４５＿１〜４５＿８を制御する。
なお、デコーダ４１は、４回連続してレジスタ転送処理ＲＰ終了後にプログラム処理ＰＰを開始した場合に、４回目のプログラム処理ＰＰを開始してから最大プログラム時間ＴＰｍａｘ終了後に、記憶消去処理ＥＰを行う。
また、上述したように、デコーダ４１は、図１０に示すように、レジスタ転送時間ＴＲを各々が同じ時間長を持つ連続した異なる時間帯にメモリ５３＿１〜５３＿８がレジスタ転送処理ＲＰを行うように、図４に示すメモリ制御回路４５＿１〜４５＿８を制御する。
デコーダ４１は、例えば、図１０に示すように、メモリ５３＿１〜５３＿８の各々が自らに割り当てられたレジスタ転送時間ＴＲ内にレジスタ転送処理ＲＰを行い、その終了後に続けてプログラム処理ＰＰを行うように、メモリ制御回路４５＿１〜４５＿８を制御する。
また、デコーダ４１は、プログラム処理ＰＰを開始後、最大プログラム時間ＴＰｍａｘが経過すると、続けて、次のレジスタ転送処理ＲＰを開始するように、メモリ制御回路４５＿１〜４５＿８を制御する。
なお、デコーダ４１は、４回連続してレジスタ転送処理ＲＰ終了後にプログラム処理ＰＰを開始した場合に、４回目のプログラム処理ＰＰを開始してから最大プログラム時間ＴＰｍａｘ終了後に、記憶消去処理ＥＰを行う。
これにより、デコーダ４１は、メモリ制御回路４５＿１〜４５＿８の間で、記憶制御処理ＥＰとプログラム処理ＰＰとを擬似的にパイプライン処理することができる。
すなわち、上述したデコーダ４１の制御により、図１０に示すように、書き込み動作時に、図５に示すメモリ５３＿８に対して図３に示す制御回路３５から（１／ｎ）ページ分のデータを転送した直後に、制御回路３５はメモリ５３＿１に対して（１／ｎ）ページ分のデータを転送することができ、制御回路３５から見ればプログラム処理ＰＰによる待ち時間が生じない。
すなわち、上述したデコーダ４１の制御により、図１０に示すように、書き込み動作時に、図５に示すメモリ５３＿８に対して図３に示す制御回路３５から（１／ｎ）ページ分のデータを転送した直後に、制御回路３５はメモリ５３＿１に対して（１／ｎ）ページ分のデータを転送することができ、制御回路３５から見ればプログラム処理ＰＰによる待ち時間が生じない。
以下、記憶消去処理ＥＲの後に、１ブロック分のデータをメモリ回路３６に書き込む場合を考える。
この場合に、記憶消去処理ＥＰを介してから次に記憶消去処理ＥＰを開始するまでの間に、図３に示す制御回路３５から見て１ページ分のデータをメモリ回路３６に書き込むことができる時間間隔（以下、最小データ到着間隔とも記す）Ｔａは、下記式(１)のようになる。
この場合に、記憶消去処理ＥＰを介してから次に記憶消去処理ＥＰを開始するまでの間に、図３に示す制御回路３５から見て１ページ分のデータをメモリ回路３６に書き込むことができる時間間隔（以下、最小データ到着間隔とも記す）Ｔａは、下記式(１)のようになる。
［数１］
Ｔａ＝（ＢＬＫ＊（ＴＲ＊ＴＰｍａｘ）＋ＴＥｍａｘ）／（ｎ＊ＢＬＫ）
…（１）
Ｔａ＝（ＢＬＫ＊（ＴＲ＊ＴＰｍａｘ）＋ＴＥｍａｘ）／（ｎ＊ＢＬＫ）
…（１）
上述した実施形態では、ＢＬＫ＝４、ｎ＝８であるため、上記式（１）に従うと、最小データ到達時間間隔Ｔａは、下記式（２）のようになる。
［数２］
Ｔａ＝（４＊（ＴＲ＊ＴＰｍａｘ）＋ＴＥｍａｘ）／（８＊４）
…（２）
Ｔａ＝（４＊（ＴＲ＊ＴＰｍａｘ）＋ＴＥｍａｘ）／（８＊４）
…（２）
なお、実際のフラッシュメモリでは、ＢＬＫ＝６４、Ｎ＝８となる。これを並列に２つ接続することで、制御回路３５から見て、プログラム処理ＰＰによる待ち時間はなくなる。
この場合、ＴＲ＝０．１ｍｓ、ＴＰｍａｘ＝０．７ｍｓ、ＴＥｍａｘ＝４ｍｓとした場合、最小データ到達時間間隔Ｔａは０．０５４ｍｓとなる。
また、制御回路３５からメモリ回路３６に対しての書き込みレートＲＡＴＥは、下記式（３）で規定され、この場合は、３００Ｍｂｓとなる。
なお、下記式（３）において、ＰＡＧＥは、１ページのビット量を示している。
この場合、ＴＲ＝０．１ｍｓ、ＴＰｍａｘ＝０．７ｍｓ、ＴＥｍａｘ＝４ｍｓとした場合、最小データ到達時間間隔Ｔａは０．０５４ｍｓとなる。
また、制御回路３５からメモリ回路３６に対しての書き込みレートＲＡＴＥは、下記式（３）で規定され、この場合は、３００Ｍｂｓとなる。
なお、下記式（３）において、ＰＡＧＥは、１ページのビット量を示している。
［数３］
ＲＡＴＥ＝ＰＡＧＥ／Ｔａ
…（３）
ＲＡＴＥ＝ＰＡＧＥ／Ｔａ
…（３）
また、予め記憶消去処理ＥＰが行われている場合には、最小データ到達時間間隔Ｔａは、レジスタ転送時間ＴＲとなるため、メモリ５３＿１〜５３＿８を２並列接続すると、Ｔａ＝ＴＲ／２＝０．０５ｍｓ、ＲＡＴＥ＝３２８Ｍｂｓとなる。
＜データ処理システム１０の全体動作例＞
以下、データ処理システム１０において、コンピュータ２がメモリカード３からデータを読み出す場合の全体動作例を説明する。
図１に示すコンピュータ２の信号処理回路１１が所定の処理を行って生成したデータを、ＰＣＩバスを介してリーダ・ライタ１３に出力する。
リーダ・ライタ１３は、信号処理回路１１から入力したデータを基に、読み出し示すコマンドＥＮＣ＿ＣＭＤ［７：０］を含むデータＤＡＴＡをインタフェース１４を介してメモリカード３に出力する。
また、コンピュータ２は、クロック信号ＳＣＬＫをメモリカード３に出力する。
以下、データ処理システム１０において、コンピュータ２がメモリカード３からデータを読み出す場合の全体動作例を説明する。
図１に示すコンピュータ２の信号処理回路１１が所定の処理を行って生成したデータを、ＰＣＩバスを介してリーダ・ライタ１３に出力する。
リーダ・ライタ１３は、信号処理回路１１から入力したデータを基に、読み出し示すコマンドＥＮＣ＿ＣＭＤ［７：０］を含むデータＤＡＴＡをインタフェース１４を介してメモリカード３に出力する。
また、コンピュータ２は、クロック信号ＳＣＬＫをメモリカード３に出力する。
メモリカード３は、コンピュータ２から入力したデータＤＡＴＡおよびクロック信号ＳＣＬＫをインタフェース１６で入力し、これをメモリカード本体１７に出力する。
そして、図３に示すメモリカード本体１７において、以下の処理が行われる。
そして、図３に示すメモリカード本体１７において、以下の処理が行われる。
クロック分周回路３１が、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。
そして、ＳＰ変換／８−１０デコード回路３２が、インタフェース１６を介して入力したデータＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
そして、誤り検出回路３４が、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］内のコマンドＥＮＣ＿ＣＭＤ［７：０］をコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
そして、ＳＰ変換／８−１０デコード回路３２が、インタフェース１６を介して入力したデータＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
そして、誤り検出回路３４が、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］内のコマンドＥＮＣ＿ＣＭＤ［７：０］をコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
そして、制御回路３５は、読み出しを示すコマンドＣＯＭＭＡＮＤ［７：０］に従って、図４〜９を用いて前述した読み出し動作がメモリ回路３６内で行われるように、メモリ回路３６を制御する。
以上説明したように、データ処理システム１０では、図７〜１０を用いて説明したように、メモリ制御回路４５＿１〜４５＿８は、読み出しを指示する制御信号ＣＴＬ１ａ〜８ａをメモリ５３＿１〜５３＿８に同時に出力する。
また、メモリ制御回路４５＿１〜４５＿８は、制御信号ＣＴＬ１ｂ〜８ｂを図６に示すバッファＯＢ１〜８に出力して、バッファＯＢ１〜８のうち単数のバッファを選択してＨｉｇｈ−Ｚステートとし、選択していないバッファをｎｏｎ−Ｈｉｇｈ−Ｚステートとする。
これにより、メモリ５３＿１〜５３＿８の間で単数のバスＢ＿ＤＩＯを共用する場合であっても、メモリ５３＿１〜５３＿８からの読み出しデータをバッファＯＢ１〜８で高速に切り換えて、バスＢ＿ＤＩＯに出力することができる。
また、データ処理システム１０では、バスＢ＿ＤＩＯを共用するため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０では、上述したよう、読み出しを指示する制御信号ＣＴＬ１ａ〜８ａをメモリ５３＿１〜５３＿８に同時に出力し、メモリ５３＿１〜５３＿８から読み出されたデータがバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに出力されるタイミングを、制御信号ＣＴＬ１ｂ〜８ｂを基にバッファＯＢ１〜８を制御して高速に切り換える。
これにより、データ処理システム１０によれば、メモリ５３＿２〜５３＿８からの読み出しデータを従来に比べて早いタイミングでバッファＯＢ２〜８の入力端子に入力させることができ、バッファＯＢ１〜８を高速に切り換えることで、コンピュータ２から見たメモリカード３の読み出し動作の応答性を従来に比べて高めることができる。
また、メモリ制御回路４５＿１〜４５＿８は、制御信号ＣＴＬ１ｂ〜８ｂを図６に示すバッファＯＢ１〜８に出力して、バッファＯＢ１〜８のうち単数のバッファを選択してＨｉｇｈ−Ｚステートとし、選択していないバッファをｎｏｎ−Ｈｉｇｈ−Ｚステートとする。
これにより、メモリ５３＿１〜５３＿８の間で単数のバスＢ＿ＤＩＯを共用する場合であっても、メモリ５３＿１〜５３＿８からの読み出しデータをバッファＯＢ１〜８で高速に切り換えて、バスＢ＿ＤＩＯに出力することができる。
また、データ処理システム１０では、バスＢ＿ＤＩＯを共用するため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０では、上述したよう、読み出しを指示する制御信号ＣＴＬ１ａ〜８ａをメモリ５３＿１〜５３＿８に同時に出力し、メモリ５３＿１〜５３＿８から読み出されたデータがバッファＯＢ１〜８を介してバスＢ＿ＤＩＯに出力されるタイミングを、制御信号ＣＴＬ１ｂ〜８ｂを基にバッファＯＢ１〜８を制御して高速に切り換える。
これにより、データ処理システム１０によれば、メモリ５３＿２〜５３＿８からの読み出しデータを従来に比べて早いタイミングでバッファＯＢ２〜８の入力端子に入力させることができ、バッファＯＢ１〜８を高速に切り換えることで、コンピュータ２から見たメモリカード３の読み出し動作の応答性を従来に比べて高めることができる。
また、データ処理システム１０によれば、図３および図５に示すように、制御回路３５とメモリ回路３６との間のデータ転送に用いるバスＢ＿ＤＩＯを、メモリ回路３６内のメモリ５３＿１〜５３＿８で共用する。そのため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０によれば、図７に示すように、メモリ５３＿１〜５３＿８の各々が、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にレジスタ転送処理ＲＰを行い、レジスタ転送処理ＲＰ後に直にプログラム処理ＰＰを開始し、最大プログラム時間ＴＰｍａｘ経過後に次のレジスタ転送処理ＲＰを行うことで、図３に示す制御回路３５から見てメモリ回路３６に対する書き込み待ち時間を無くすことができる。
これにより、データ処理システム１０によれば、コンピュータ２から見て、メモリカード３の書き込み動作の応答性を従来に比べて高めることができる。
すなわち、従来では、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、最大プログラム時間経過後にレジスタ転送処理を再び行っていたため、プログラム処理が終了するまで最大プログラム時間の間、電子機器が半導体記憶装置に書き込みデータを転送できない（レジスタ転送処理を行えない）。これに対して、上述したデータ処理システム１０は、メモリ５３＿１〜５３＿８の各々において、異なる時間帯でレジスタ転送処理ＲＰを実行し、当該レジスタ転送処理終了後に続けてプログラム処理ＰＰを開始する。そして、その後、プログラム処理ＰＰを介した順に異なる時間帯で次のレジスタ転送処理ＲＰを行う。これにより、上述した効果が得られる。
また、データ処理システム１０によれば、図７に示すように、メモリ５３＿１〜５３＿８の各々が、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にレジスタ転送処理ＲＰを行い、レジスタ転送処理ＲＰ後に直にプログラム処理ＰＰを開始し、最大プログラム時間ＴＰｍａｘ経過後に次のレジスタ転送処理ＲＰを行うことで、図３に示す制御回路３５から見てメモリ回路３６に対する書き込み待ち時間を無くすことができる。
これにより、データ処理システム１０によれば、コンピュータ２から見て、メモリカード３の書き込み動作の応答性を従来に比べて高めることができる。
すなわち、従来では、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、最大プログラム時間経過後にレジスタ転送処理を再び行っていたため、プログラム処理が終了するまで最大プログラム時間の間、電子機器が半導体記憶装置に書き込みデータを転送できない（レジスタ転送処理を行えない）。これに対して、上述したデータ処理システム１０は、メモリ５３＿１〜５３＿８の各々において、異なる時間帯でレジスタ転送処理ＲＰを実行し、当該レジスタ転送処理終了後に続けてプログラム処理ＰＰを開始する。そして、その後、プログラム処理ＰＰを介した順に異なる時間帯で次のレジスタ転送処理ＲＰを行う。これにより、上述した効果が得られる。
本発明は上述した実施形態には限定されない。
上述した実施形態では、図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えた場合を例示したが、メモリ回路３６が備えるメモリの数ｎは複数であれば特に限定されない。
また、本実施形態では、図８に示すように、バッファＯＢ１〜８をＨｉｇｈ−Ｚステートにする時間帯を連続した異なる時間帯として規定したが、一部または全部において、不連続の異なる時間帯に設定してもよい。
上述した実施形態では、図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えた場合を例示したが、メモリ回路３６が備えるメモリの数ｎは複数であれば特に限定されない。
また、本実施形態では、図８に示すように、バッファＯＢ１〜８をＨｉｇｈ−Ｚステートにする時間帯を連続した異なる時間帯として規定したが、一部または全部において、不連続の異なる時間帯に設定してもよい。
以下、図３に示すメモリカード本体１７の説明を補足する。
メモリ５３＿１〜５３＿８としてフラッシュメモリを用いた場合に、メモリセルアレイ７２には出荷時から欠陥ブロックが存在し、代替ブロックを使うので、図１に示すコンピュータ２（ユーザ）が使用する論理アドレスとメモリセルアレイ７２上の物理アドレスとが一致せず、そのアドレスを変換する変換テーブルが必要である。このような変換テーブルを用いたアドレス変換を論理物理アドレス変換などと呼ぶ。図３に示す制御回路３５は、当該論理物理アドレス変換を行う。なお、論理物理アドレス変換は、メモリカード３内ではなくコンピュータ２で行ってもよい。
また、メモリセルアレイ７２の記憶素子は、書き換えを繰り返すと、その記憶特性が徐々に劣化するので、書き換え回数が有限である。そのために、同じブロックばかりを書き換えないような管理（ウェアレベリング）を行い、均等化させることが必要になる。さらに、読み出し誤りが生じるので、誤り訂正が必要である。図３に示す制御回路３５は、このようなウェアレベリング、並びに誤り訂正処理を行う。
メモリ５３＿１〜５３＿８としてフラッシュメモリを用いた場合に、メモリセルアレイ７２には出荷時から欠陥ブロックが存在し、代替ブロックを使うので、図１に示すコンピュータ２（ユーザ）が使用する論理アドレスとメモリセルアレイ７２上の物理アドレスとが一致せず、そのアドレスを変換する変換テーブルが必要である。このような変換テーブルを用いたアドレス変換を論理物理アドレス変換などと呼ぶ。図３に示す制御回路３５は、当該論理物理アドレス変換を行う。なお、論理物理アドレス変換は、メモリカード３内ではなくコンピュータ２で行ってもよい。
また、メモリセルアレイ７２の記憶素子は、書き換えを繰り返すと、その記憶特性が徐々に劣化するので、書き換え回数が有限である。そのために、同じブロックばかりを書き換えないような管理（ウェアレベリング）を行い、均等化させることが必要になる。さらに、読み出し誤りが生じるので、誤り訂正が必要である。図３に示す制御回路３５は、このようなウェアレベリング、並びに誤り訂正処理を行う。
制御回路３５が行う上記誤り訂正は、例えば、“Simple ECC”と呼ばれる。誤り訂正符号を用い、例えばハミング符号などである。また、制御回路３５は、誤り訂正符号として、リードソロモン符号のような、バイト誤りの多重訂正ができる符号を用いてもよい。
すなわち、制御回路３５は、高機能の誤り訂正符号を用いて、初期不良のブロック、経時劣化のブロック、読み出し誤り、読み出しや書き込みの時間不足、これらすべてのエラー要因をカバーする誤り訂正符号によって、フラッシュメモリであるメモリ５３＿１〜５３＿８に対しての書き込みおよび読み出しの誤りを訂正を行う。
この場合には、メモリセルアレイ７２の初期の不良ブロック検出、論物アドレス変換、ウェアレベリング、書き込みと消去のステータス・モニターが不要となるという利点がある。
なお、この手法は、データ処理システム１０が例えば、画像データのように単位サイズが大きいデータのみを扱う場合には、高機能の誤り訂正符号が構成しやすいので、特に有効である。
すなわち、制御回路３５は、高機能の誤り訂正符号を用いて、初期不良のブロック、経時劣化のブロック、読み出し誤り、読み出しや書き込みの時間不足、これらすべてのエラー要因をカバーする誤り訂正符号によって、フラッシュメモリであるメモリ５３＿１〜５３＿８に対しての書き込みおよび読み出しの誤りを訂正を行う。
この場合には、メモリセルアレイ７２の初期の不良ブロック検出、論物アドレス変換、ウェアレベリング、書き込みと消去のステータス・モニターが不要となるという利点がある。
なお、この手法は、データ処理システム１０が例えば、画像データのように単位サイズが大きいデータのみを扱う場合には、高機能の誤り訂正符号が構成しやすいので、特に有効である。
本発明は、複数のメモリからデータを共通の伝送路を介して読み出すシステムに適用可能である。
２…コンピュータ、３…メモリカード、１１…信号処理回路、１３…リーダ・ライタ、１４…インタフェース、１６…インタフェース、１７…メモリカード本体、２１…ＳＰ変換／８−１０デコード回路、２２…ＥＣＣデコーダ、２３…バス・インタフェース、２４…ＣＲＣＣエンコーダ、２５…ＥＣＣエンコーダ、２６…スイッチ、２７…８−１０エンコード／ＰＳ変換回路、３１…クロック分周回路、３２…ＳＰ変換／８−１０デコード回路、３３…８−１０エンコード／ＰＳ変換回路、３４…誤り検出回路、３５…制御回路、３６…メモリ回路、４１…デコーダ、４２…ＦＩＦＯ回路、４３…入出力回路、４５＿１〜４５＿８…メモリ制御回路、５１…信号線、５３＿１〜５３＿８…メモリ、５５…信号線、６１…制御回路、６３…アドレスレジスタ、６６…データレジスタ、６７…カラムバッファ、６８…カラムデコーダ、６９…ローアドレスバッファ、７０…ローアドレスデコーダ、７１…センスアンプ、７２…メモリセルアレイ、７３…高電圧発生回路、７５…ステータス生成回路、Ｂ＿ＤＩＯ…バス、ＩＯＢ…切換回路、ＩＢ１〜ＩＢ８…バッファ、ＯＢ１〜ＯＢ８…バッファ、Ｌ１〜８…データ線
Claims (5)
- データの書き込みに要する時間が書き込み処理の繰り返し回数に依存するフラッシュメモリにデータを記憶する記憶装置であって、
各々が前記フラッシュメモリをデータの記憶領域として有する複数のメモリ部と、
前記複数のメモリ部に対してデータを書き込む第１制御回路と、
前記第１制御回路に対して前記複数のメモリ部を並列に接続し、前記第１制御回路による書き込みデータを前記複数のメモリ部へ並列に入力可能とするバスと、
前記複数のメモリ部の各々に設けられ、前記第１制御回路による書き込みデータが、各々の前記フラッシュメモリに書き込まれる前に書き込まれる複数のレジスタと、
前記複数のメモリ部の各々に設けられ、各々のレジスタに記憶されている前記書き込みデータを、書き込みが成功するように繰り返して前記フラッシュメモリに書き込む複数の第２制御回路と、
前記第１制御回路と前記複数のメモリ部とを接続する前記バス上に設けられ、前記第１制御回路と各メモリ部との間に接続された複数のバッファを有する切替回路と
を有し、
前記第１制御回路は、
前記複数のメモリ部に対する１回の書き込み処理において、前記第１制御回路が出力するデータを前記複数のバッファがメモリ部へ順番に出力するように前記複数のバッファを制御し、
前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する
記憶装置。 - 前記複数のメモリ部のフラッシュメモリは、
データの消去に要する時間が、消去処理の繰り返し回数に依存し、
前記第１制御回路は、
前記複数のメモリ部に対する複数回の書き込み処理を実行する間に前記複数のフラッシュメモリのデータを消去する場合には、さらに各メモリ部における消去処理の最大回数に対応する最大消去時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する
請求項１記載の記憶装置。 - 前記切替回路は、
前記第１制御回路と各メモリ部との間に接続された複数のバッファとして、複数組の３ステートバッファによる双方向のバッファを有し、
前記第１制御回路は、
前記複数のメモリ部からの読み出し処理において、前記複数組の３ステートバッファから前記複数のメモリ部によるデータが順番に入力されるように前記複数組の３ステートバッファを制御する
請求項１または２記載の記憶装置。 - 記憶装置と、
前記記憶装置との間でデータを入出力するデータ処理装置と
を有するデータ処理システムであって、
前記記憶装置は、
データの書き込みに要する時間が書き込み処理の繰り返し回数に依存するフラッシュメモリをデータの記憶領域として有する複数のメモリ部と、
前記データ処理装置から入力されるデータを書き込みデータとして前記複数のメモリ部に対して書き込む第１制御回路と、
前記第１制御回路に対して前記複数のメモリ部を並列に接続し、前記第１制御回路による書き込みデータを前記複数のメモリ部へ並列に入力可能とするバスと、
前記複数のメモリ部の各々に設けられ、前記第１制御回路による書き込みデータが、各々の前記フラッシュメモリに書き込まれる前に書き込まれる複数のレジスタと、
前記複数のメモリ部の各々に設けられ、各々のレジスタに記憶されている前記書き込みデータを、書き込みが成功するように繰り返して前記フラッシュメモリに書き込む複数の第２制御回路と、
前記第１制御回路と前記複数のメモリ部とを接続する前記バス上に設けられ、前記第１制御回路と各メモリ部との間に接続された複数のバッファを有する切替回路と
を有し、
前記第１制御回路は、
前記複数のメモリ部に対する１回の書き込み処理において、前記第１制御回路が出力するデータを前記複数のバッファがメモリ部へ順番に出力するように前記複数のバッファを制御し、
前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する
データ処理システム。 - データの書き込みに要する時間が書き込み処理の繰り返し回数に依存するフラッシュメモリをデータの記憶領域として有する複数のメモリ部と、
前記複数のメモリ部に対してデータを書き込む第１制御回路と、
前記第１制御回路に対して前記複数のメモリ部を並列に接続し、前記第１制御回路による書き込みデータを前記複数のメモリ部へ並列に入力可能とするバスと、
前記複数のメモリ部の各々に設けられ、前記第１制御回路による書き込みデータが、各々の前記フラッシュメモリに書き込まれる前に書き込まれる複数のレジスタと、
前記複数のメモリ部の各々に設けられ、各々のレジスタに記憶されている前記書き込みデータを、書き込みが成功するように繰り返して前記フラッシュメモリに書き込む複数の第２制御回路と、
前記第１制御回路と前記複数のメモリ部とを接続する前記バス上に設けられ、前記第１制御回路と各メモリ部との間に接続された複数のバッファを有する切替回路と
を有する記憶装置でのメモリ制御方法であって、
前記第１制御回路が、
前記複数のメモリ部に対する１回の書き込み処理において、前記第１制御回路が出力するデータを前記複数のバッファがメモリ部へ順番に出力するように前記複数のバッファを制御し、
前記複数のメモリ部に対する複数回の書き込み処理を実行する場合には、各メモリ部におけるレジスタからフラッシュメモリへの最大の書き込み回数に対応する最大書き込み時間を空けて各メモリ部へデータを書込むように複数回の書き込み間隔を制御する
メモリ制御方法。
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