JP4742553B2 - 記憶装置 - Google Patents

Description

本発明は記憶装置に関し、例えば、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリ（例えばフラッシュメモリ）に記憶するようになされた半導体記憶装置に適用して好適なものである。

近年この種の半導体記憶装置として、カード型の形状に構成された半導体記憶装置が普及している。このカード型の半導体記憶装置としては、メモリスティック（Ｒ）等が広く知られている。

ところでこのような半導体記憶装置は、例えばパーソナルコンピュータ等に相当する情報処理装置から、内部のフラッシュメモリに記憶させるべきデータ（説明の便宜上、以下これを実データと呼ぶ）を受信すると、まず当該受信した実データに対応する誤り検出・訂正用のパリティデータを生成する。そしてこの半導体記憶装置は、当該実データと当該生成したパリティデータとを対応付けてフラッシュメモリに記憶させる。

またこの半導体記憶装置は、内部のフラッシュメモリに記憶させた実データを読み出す場合、この実データと共に対応するパリティデータも読み出し、当該読み出したパリティデータに基づいてその実データに対する誤り検出・訂正処理を実行する。この誤り検出・訂正処理では、当該読み出したパリティデータに基づいてかかる実データに誤りが生じているか否かを検出し、その結果当該実データに誤りが生じていない旨を認識した場合には当該実データをそのまま外部へ出力し、これに対して当該実データに誤りが生じている旨を認識した場合には当該パリティデータに基づいて当該実データの誤りを訂正した後これを外部へ出力する。

このようにして半導体記憶装置は、フラッシュメモリに記憶させた実データの正確さを確保するようになされている（例えば特許文献１参照）。
特開２００４−１６４６３４公報

一般的にこのような半導体記憶装置に設けられた例えばＮＡＮＤ型のフラッシュメモリでは、所定領域ごと（例えば、１ブロック（＝１２８［kbyte］）ごと）にデータ消去処理が実行される。

このデータ消去処理では、図７に示すように、データ消去処理の対象となる領域の基板に対して正の高電圧を印加することにより、この領域に存在するメモリトランジスタのフローティングゲートから電子を引き抜く。これにより、この消去処理が実行された領域（以下、これを消去処理済領域と適宜呼ぶ）に存在する全てのメモリトランジスタは、図８（Ａ）のようにデータ「０」を示す書き込み状態から、図８（Ｂ）のようにデータ「１」を示す消去状態に遷移する。

ところでこのようなフラッシュメモリを有する半導体記憶装置では、フラッシュメモリにおけるデータの記憶状態を確認する等の理由により、消去処理済領域に対してデータの読み出し処理が実行される場合がある。

この場合この半導体記憶装置は、消去処理済領域中の実データが記憶される部分から、消去状態を意味しているデータ（以下、これを消去状態実データと適宜呼ぶ）を読み出すと共に、これに対応するようにして、消去処理済領域中のパリティデータが記憶される部分から、消去状態を意味しているデータ（以下、これを消去状態パリティデータと適宜呼ぶ）を読み出し、当該読み出した消去状態パリティデータに基づいて、当該読み出した消去状態実データに対する誤り検出・訂正処理を実行することになる。

ここでこの種の半導体記憶装置では、誤り検出・訂正処理方式として、例えばＢＣＨ符号方式やリードソロモン符号方式が採用される。このような誤り検出・訂正処理方式では、値が全て「０」でなるデータに基づいて生成されたパリティデータについてはその値が全て「０」になる一方で、値が全て「１」でなるデータに基づいて生成されたパリティデータについてはその値が全て「１」にはならないようになされている。

従ってこのような誤り検出・訂正処理方式が適用されている半導体記憶装置では、消去処理済領域から読み出した消去状態パリティデータ（値が全て「１」）に基づいて、これに対応する消去状態実データ（値が全て「１」）に誤り検出・訂正処理を実行すると、当該消去状態実データに誤りが生じていると判断してしまうので、当該消去状態実データに対して余計な誤り訂正処理を実行してしまう。

この結果このような従来の半導体記憶装置では、消去処理済領域に記憶されているデータは全て値が「１」で正しいにも関わらず、そのデータを正しいものとして読み出せない問題があった。

本発明は以上の点を考慮してなされたもので、消去処理済領域からもデータを正常に読み出し得る記憶装置を提案しようとするものである。

かかる課題を解決するため本発明においては、データと当該データの誤りを検出するための誤り検出データとを記憶する記憶手段と、記憶手段から読み出したデータに対応する誤り検出データに基づいて当該読み出したデータに誤りがあるか否かを検出するための誤り検出処理を実行する誤り検出手段とを有する記憶装置において、記憶手段から読み出したデータ及び当該データに対応する誤り検出データを反転した後誤り検出手段に誤り検出処理させる第１のデータ反転手段と、誤り検出手段により誤り検出処理された後のデータを反転した後出力する第２のデータ反転手段とを設けるようにした。

この結果この記憶装置では、例えば、記憶手段における消去処理済領域に対してデータ読み出し処理を実行したために、当該読み出されたデータ（消去状態実データ）及び誤り検出データ（消去状態パリティデータ）の値が全て「１」であっても、このデータ及び誤り検出データを第１のデータ反転手段により反転することによりその値を全て「０」にしてから、誤り検出処理を実行するようにしたことにより、この誤り検出処理において誤りが検出されてしまうことを回避することができる。

またこの記憶装置においては、誤り検出手段により誤り検出処理された後の値が全て「０」でなるデータ（反転消去状態実データ）を、第２のデータ反転手段により反転することによりその値を全て「１」にしてから出力することができ、かくして当該出力されたデータを処理する処理側にこのデータが消去処理済領域から読み出されたものであることを確実に認識させることができる。

さらに本発明の記憶装置においては、記憶手段に記憶させるデータに対応する誤り検出データを生成する誤り検出データ生成手段を有し、記憶手段に記憶させるデータを反転した後誤り検出データ生成手段に当該データに対応する誤り検出データを生成させる第３のデータ反転手段と、第３のデータ反転手段により反転されたデータと当該データに対応するように生成した誤り検出データとを反転した後記憶手段に記憶させる第４のデータ反転手段とを設けるようにした。

この結果この記憶装置においては、例えば、記憶手段の消去処理済領域から値が全て「１」でなるデータ（消去状態実データ）を一度読み出して、これをそのまま記憶手段に再度記憶させる場合、当該データを反転することによりその値を全て「０」にしてから、当該データに対応する誤り検出データ（パリティデータ）を生成することにより、この誤り検出データの値を全て「０」にすると共に、反転させることによりその値を全て「０」にしたかかるデータと当該データに対応するように生成した値が全て「０」でなる誤り検出データとを反転することによりその値を全て「１」にしてから記憶手段に記憶させるようにしたことにより、データが消去されている状態を示す値「１」をこの記憶手段に正しく保持し続けさせることができる。

本発明によれば、例えば、記憶手段における消去処理済領域に対してデータ読み出し処理を実行したために、当該読み出されたデータ（消去状態実データ）及び誤り検出データ（消去状態パリティデータ）の値が全て「１」であっても、このデータ及び誤り検出データを第１のデータ反転手段により反転することによりその値を全て「０」にしてから、誤り検出処理を実行するようにしたことにより、この誤り検出処理において誤りが検出されてしまうことを回避することができる。また誤り検出手段により誤り検出処理された後の値が全て「０」でなるデータ（反転消去状態実データ）を、第２のデータ反転手段により反転することによりその値を全て「１」にしてから出力することができ、かくして当該出力されたデータを処理する処理側にこのデータが消去処理済領域から読み出されたものであることを確実に認識させることができる。この結果、消去処理済領域からもデータを正常に読み出し得る記憶装置を実現することができる。

以下図面について、本発明の一実施の形態を詳述する。

（１）半導体記憶装置の構成
図１において、１は全体としてカード型の半導体記憶装置を示し、この半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリに相当するメモリ部２と、当該メモリ部２のデータ書き込み処理及びデータ読み出し処理を制御するコントローラ部３を有する。

つまりこのコントローラ部３は、例えば、情報処理装置から供給される制御信号に基づいて、情報処理装置から供給される実データを記憶させるデータ書き込み処理をメモリ部２に実行させると共に、情報処理装置から供給される制御信号に基づいて、記憶されている実データを読み出させるデータ読み出し処理をメモリ部２に実行させる。

次に図２を用いて、コントローラ部３の構成を説明する。このコントローラ部３においては、コントローラ部３全体を制御するＭＣＵ（Micro Controller Unit）４の制御の下、ホストインターフェース部５が、情報処理装置から供給されるクロック信号に基づいて、情報処理装置から供給される実データを取り込み、これをページバッファ部６に対して供給する。

このページバッファ部６は、ＭＣＵ４の制御の下、情報処理装置からホストインターフェース部５を介して入力された実データを一時蓄積すると共に、当該蓄積している実データをＥＣＣ（Error Correcting Circuit）部７のエンコーダ回路７Ａに対して適宜供給する。

実際上この実施の形態の場合、図３において詳細に示すように、ページバッファ部６とＥＣＣ部７のエンコーダ回路７Ａとの間に第１のデータ反転回路１１が設けられている。この第１のデータ反転回路１１は、ページバッファ部６から供給された実データ中の各ビットを反転するビット反転処理を実行する。かくしてこの第１のデータ反転回路１１は、ページバッファ部６からの実データをビット反転することにより得られた反転実データを、ＥＣＣ部７のエンコーダ回路７Ａに対して供給する。

この際このＥＣＣ部７のエンコーダ回路７Ａは、例えばＢＣＨ符号方式に基づいて、当該供給された反転実データに対応するパリティデータを生成する。そしてこのＥＣＣ部７のエンコーダ回路７Ａは、当該反転実データと、当該反転実データに対応するように生成したパリティデータとを、タイミングジェネレータ部８に対して供給するようになされている。

ここで実際上この実施の形態の場合には、図３において詳細に示すように、ＥＣＣ部７のエンコーダ回路７Ａとタイミングジェネレータ部８との間に第２のデータ反転回路１２が設けられている。この第２のデータ反転回路１２は、エンコーダ回路７Ａから供給された反転実データ及びパリティデータにおける各ビットを反転するビット反転処理を実行する。かくしてこの第２のデータ反転回路１２は、かかる反転実データをビット反転することにより元に戻した実データと、かかるパリティデータをビット反転することにより得られた反転パリティデータとを、タイミングジェネレータ部８に対して供給する。

このタイミングジェネレータ部８は、ＭＣＵ４の制御の下、ＥＣＣ部７のエンコーダ回路７Ａから第２のデータ反転回路１２を介して供給された実データ及びこれに対応する反転パリティデータをメモリ部２に対して供給すると共に、これらを記憶するように命令する書き込み制御信号をメモリ部２に対して供給する。

これによりこのメモリ部２は、タイミングジェネレータ部８から供給された書き込み制御信号に基づいて、タイミングジェネレータ部８から供給された実データ及びこれに対応する反転パリティデータを記憶するためのデータ書き込み処理を実行する。かくして、情報処理装置側から供給された実データと、これに対応するようにしてエンコーダ回路７Ａにより生成された反転パリティデータとが、半導体記憶装置１のメモリ部２に対して書き込まれる。

因みにこのメモリ部２においては、次のようにしてデータ書き込み処理が実行される。つまりこのデータ書き込み処理では、タイミングジェネレータ部８から供給された実データ及び反転パリティデータにおいて値「０」のビットが存在すると、例えば図４に示すように、そのビットに対応するメモリトランジスタのフローティングゲートに対して電子を注入する。実際このメモリ部２は、このようにメモリトランジスタのフローティングゲートに対して電子を注入するために、対応するビット線の電位を例えば０[Ｖ]にすると共に、対応するワード線の電位を例えば正の高電圧にするようになされている。

ところでこの図２に示すＭＣＵ４は、情報処理装置からホストインターフェース部５を介して、メモリ部２に書き込まれた実データを読み出すように命令する制御信号が供給されると、これに応じてタイミングジェネレータ部８を介してメモリ部２に対し、この実データを読み出すように命令する読み出し制御信号を供給する。

このときメモリ部２は、当該供給された読み出し制御信号に基づいて、かかる実データとこれに対応する反転パリティデータデータとを読み出すデータ読み出し処理を実行する。そしてメモリ部２は、このデータ読み出し処理により読み出した実データと反転パリティデータとを、タイミングジェネレータ部８を介してＥＣＣ部７のデコーダ回路７Ｂに対して供給する。

実際上この実施の形態の場合、図３において詳細に示すように、タイミングジェネレータ部８とＥＣＣ部７のデコーダ回路７Ｂとの間に第３のデータ反転回路１３が設けられている。この第３のデータ反転回路１３は、メモリ部２からタイミングジェネレータ部８を介して供給された実データ及び反転パリティデータにおける各ビットを反転するビット反転処理を実行する。かくしてこの第３のデータ反転回路１３は、かかる実データをビット反転することにより得られた反転実データと、かかる反転パリティデータをビット反転することにより元に戻したパリティデータとを、ＥＣＣ部７のデコーダ回路７Ｂに対して供給する。

その結果このＥＣＣ部７のデコーダ回路７Ｂは、第３のデータ反転回路１３から供給されたパリティデータに基づいてかかる反転実データに対する誤り検出・訂正処理を実行する。因みにこの実施の形態の場合この誤り検出・訂正処理は、上述したようにＢＣＨ符号方式に基づいて実行される。

この誤り検出・訂正処理では、反転実データに対する誤り検出処理において誤りが検出されないと、このことはつまり、メモリ部２から読み出した際の実データに誤りが生じていないことを意味しているので、このときデコーダ回路７Ｂは、この反転実データに対して誤り訂正処理を施すことなく、この反転実データをそのまま出力する。

これに対し、反転実データに対する誤り検出処理において誤りが検出されると、このことはつまり、メモリ部２から読み出した際の実データに誤りが生じていることを意味しているので、このときデコーダ回路７Ｂは、かかるパリティデータに基づいて反転実データに対し誤り訂正処理を施し、その結果得られた訂正後の反転実データを出力する。

そしてこの実施の形態の場合、このＥＣＣ部７のデコーダ回路７Ｂから出力された反転実データは、図３において詳細に示すように、ＥＣＣ部７のデコーダ回路７Ｂとページバッファ部６との間に設けられた第４のデータ反転回路１４に対して供給される。この第４のデータ反転回路１４は、当該供給された反転実データにおける各ビットを反転するビット反転処理を実行する。かくしてこの第４のデータ反転回路１４は、当該ビット反転処理により元に戻した実データを、ページバッファ部６及びホストインターフェース部５を順次介して情報処理装置に対して供給する。これによりこの情報処理装置は、半導体記憶装置１に読み出すように命令した実データを半導体記憶装置１から得ることができる。

（２）消去処理済領域に対するデータ読み出し処理及びデータ書き込み処理
またこの図２に示すＭＣＵ４は、例えば、情報処理装置からホストインターフェース部５を介して、メモリ部２にデータ消去処理を実行させるように命令する制御信号を受信すると、これに応じてタイミングジェネレータ部８を介してメモリ部２に対し、データ消去処理を実行するように命令するデータ消去制御信号を供給する。

このときメモリ部２は、当該供給されたデータ消去制御信号に応じた領域（例えば、１ブロック（＝１２８［kbyte］）に相当する領域）に対してデータ消去処理を実行する。この結果このデータ消去処理が実行された消去処理済領域では、全てのメモリトランジスタが値「１」を保持した状態になる。

この後このメモリ部２は、メモリ部２におけるデータの記憶状態を確認する等の理由によりＭＣＵ４から供給された、消去処理済領域に対してデータ読み出し処理を実行するように命令する読み出し制御信号を受信すると、これに応じてこの消去処理済領域に対しデータ読み出し処理を実行する。

このデータ読み出し処理についてさらに具体的に説明すると、このメモリ部２においては１ページ単位（例えば２［Kbyte］単位）でデータ読み出し処理及びデータ書き込み処理が実行されるので、この消去処理済領域に対するデータ読み出し処理によって、例えば図５（Ａ）に示すように、値が全て「１」でなる４つの消去状態実データＤｄｒ（１〜４）と、値が全て「１」でなる４つの消去状態パリティデータＤｄｐ（１〜４）とが読み出される。

そしてこのメモリ部２は、当該読み出した４つの消去状態実データＤｄｒ（１〜４）と４つの消去状態パリティデータＤｄｐ（１〜４）とを、タイミングジェネレータ部８を介して第３のデータ反転回路１３に供給する。このとき第３のデータ反転回路１３は、供給された各消去状態実データＤｄｒ（１〜４）及び各消去状態パリティデータＤｄｐ（１〜４）に対してビット反転処理を施すことにより、例えば図５（Ｂ）に示すように、値が全て「０」でなる４つの反転消去状態実データｘＤｄｒ（１〜４）と、値が全て「０」でなる４つの反転消去状態パリティデータｘＤｄｐ（１〜４）とを生成し、これらをＥＣＣ部７のデコーダ回路７Ｂに供給する。

その結果このＥＣＣ部７のデコーダ回路７Ｂは、第３のデータ反転回路１３から４つの反転消去状態実データｘＤｄｒ（１〜４）及び４つの反転消去状態パリティデータｘＤｄｐ（１〜４）を受信し、当該受信した各反転消去状態パリティデータｘＤｄｐ（１〜４）に基づいて対応する反転消去状態実データｘＤｄｒ（１〜４）に対する誤り検出・訂正処理を実行する。

ここで、ＢＣＨ符号方式が適用されたＥＣＣ部７においては、図６（Ａ）に示すように、値が全て「０」でなるデータに対し値が全て「０」でなるパリティデータを生成するので、図６（Ｂ）に示すように、値が全て「０」でなるパリティデータに基づいて値が全て「０」でなるデータに対する誤り検出処理を実行した場合には、このデータに誤りが生じていないと判断する。これに対してこのＢＣＨ符号方式が適用されたＥＣＣ部７においては、値が全て「１」でなるデータに対し値が全て「１」でなるパリティデータを生成しないので、値が全て「１」でなるパリティデータに基づいて値が全て「１」でなるデータに対する誤り検出処理を実行した場合には、このデータに誤りが生じていると判断する。

従ってこの場合このＥＣＣ部７のデコーダ回路７Ｂは、値が全て「０」でなる反転消去状態パリティデータｘＤｄｐ（１〜４）に基づいて、値が全て「０」でなる反転消去状態実データｘＤｄｒ（１〜４）に対し誤り検出処理を実行するので、これら反転消去状態実データｘＤｄｒ（１〜４）に誤りが生じていないと判断する。

この結果このＥＣＣ部７のデコーダ回路７Ｂは、これら反転消去状態実データｘＤｄｒ（１〜４）に対して誤り訂正処理を実行することなく、これら反転消去状態実データｘＤｄｒ（１〜４）をそのまま第４のデータ反転回路１４に対して供給する。このとき第４のデータ反転回路１４は、デコーダ回路７Ｂから供給された反転消去状態実データｘＤｄｒ（１〜４）をビット反転することにより、例えば図５（Ｃ）に示すように、値が全て「１」でなる消去状態実データＤｄｒ（１〜４）を生成し、これをページバッファ部６及びホストインターフェース部５を順次介して情報処理装置に対して供給する。かくして情報処理装置は、値が全て「１」でなる消去状態実データＤｄｒ（１〜４）を正常に受信することができる。

次に情報処理装置が、当該読み出した１ページ分の消去状態実データＤｄｒ（１〜４）のうちの一の消去状態実データＤｄｒ（１）を更新することにより、例えば図５（Ｄ）に示すような、１つの実データＤｒとその他３つの消去状態実データＤｄｒ（２〜４）とを、1ページとして半導体記憶装置１のメモリ部２に書き戻す場合を説明する。

第１のデータ反転回路１１は、情報処理装置からホストインターフェース部５及びページバッファ部６を順次介して、例えば値「０」及び値「１」が混在する１つの実データＤｒと、値が全て「１」でなる３つの消去状態実データＤｄｒ（２〜４）とを、メモリ部２に書き戻すべき１ページ分のデータとして受信すると、当該受信した実データＤｒに対してビット反転処理を施すことにより、例えば図５（Ｅ）に示すような反転実データｘＤｒを生成すると共に、当該受信した３つの消去状態実データＤｄｒ（２〜４）のそれぞれに対してビット反転処理を施すことにより、値が全て「０」でなる３つの反転消去状態実データｘＤｄｒ（２〜４）を生成し、当該生成した反転実データｘＤｒ及び３つの反転消去状態実データｘＤｄｒ（２〜４）を、ＥＣＣ部７のエンコーダ回路７Ａに対して供給する。

このときＥＣＣ部７のエンコーダ回路７Ａは、例えば図５（Ｆ）に示すように、第１のデータ反転回路１１から供給された反転実データｘＤｒに対応するパリティデータＤｐ（１）を生成し、当該反転実データｘＤｒと当該生成したパリティデータＤｐ（１）とを第２のデータ反転回路１２に対して供給する。またこのときＥＣＣ部７のエンコーダ回路７Ａは、第１のデータ反転回路１１から供給された反転消去状態実データｘＤｄｒ（２〜４）に対応するパリティデータとして、値が全て「０」でなるパリティデータＤｐ（２〜４）をそれぞれ生成し、これら反転消去状態実データｘＤｄｒ（２〜４）と当該生成したパリティデータＤｐ（２〜４）とを第２のデータ反転回路１２に対して供給する。

第２のデータ反転回路１２は、エンコーダ回路７Ａから供給された反転実データｘＤｒ及びこれに対応するパリティデータＤｐ（１）に対してビット反転処理を施し、この結果得られた実データＤｒ及び反転パリティデータｘＤｐ（１）（図５（Ｇ））を、タイミングジェネレータ部８を介してメモリ部２に対して供給する。

またこのとき第２のデータ反転回路１２は、エンコーダ回路７Ａから供給された反転消去状態実データｘＤｄｒ（２〜４）と、これらに対応するパリティデータＤｐ（２〜４）とに対してビット反転処理を施すことにより、例えば図５（Ｇ）に示すように、値が全て「１」でなる消去状態実データＤｄｒ（２〜４）と、値が全て「１」でなる反転パリティデータｘＤｐ（２〜４）とを生成し、これらをタイミングジェネレータ部８を介してメモリ部２に対して供給する。

かくしてメモリ部２は、第２のデータ反転回路１２から供給された、実データＤｒ及びこれに対応する反転パリティデータｘＤｐ（１）を、かかる消去処理済領域中の対応する部分に記憶する共に、値が全て「１」でなる３つの消去状態実データＤｄｒ（２〜４）及び値が全て「１」でなる３つの反転パリティデータｘＤｐ（２〜４）を、かかる消去処理済領域中の対応する部分に記憶する。

この結果この消去処理済領域において、情報処理装置の更新処理により実データＤｒが今回記憶された部分以外の、データが消去された状態を維持すべき部分（以下、これを消去状態維持部分と呼ぶ）には、全て値「１」を保持し続けさせることができる。

因みに、ページバッファ部６とＥＣＣ部７のエンコーダ回路７Ａとの間に第１のデータ反転回路１１が存在せず、かつ、ＥＣＣ部７のエンコーダ回路７Ａとタイミングジェネレータ部８との間に第２のデータ反転回路１２が存在しない場合に、情報処理装置側からメモリ部２に書き戻すべく、値が全て「１」でなる消去状態実データＤｄｒ（２〜４）がエンコーダ回路７Ａに対して供給されると、このときこのエンコーダ回路７Ａは、この消去状態実データＤｄｒ（２〜４）に対するパリティデータとして、値「０」が存在するパリティデータを生成してしまう。この結果このメモリ部２の消去処理済領域においては、情報処理装置の更新処理により実データＤｒが今回記憶される部分以外の消去状態維持部分にも、値「０」が書き込まれてしまうことになる。そしてこのように、データが消去された状態を維持すべき消去状態維持部分に対し値「０」が書き込まれてしまうと、これ以降この消去状態維持部分に対し何らかの実データを書き込む際、当該実データを正しく書き込めない可能性が高くなってしまう。しかしながらこの実施の形態の場合には、上述したように、この消去状態維持部分に対しては全て値「１」を保持させることができるので、このような問題が生じてしまうことを確実に回避することができる。

（３）動作及び効果
以上の構成においてこの半導体記憶装置１においては、メモリ部２における消去処理済領域に対してデータ読み出し処理を実行したために、値が全て「１」でなる消去状態実データＤｄｒ及び消去状態パリティデータＤｄｐを読み出した場合でも、この消去状態実データＤｄｒ及び消去状態パリティデータＤｄｐを第３のデータ反転回路１３により反転することによりその値を全て「０」にしてから誤り検出処理を実行するようにしたことにより、この誤り検出処理において誤りが検出されてしまうことを回避することができる。

そしてこの半導体記憶装置１においては、当該誤り検出処理された後の値が全て「０」でなる反転消去状態実データｘＤｄｒを、第４のデータ反転回路１４により反転することによりその値を全て「１」にしてから出力することができ、かくして当該出力されたデータ（消去状態実データＤｄｒ）を処理する情報処理装置側にこのデータが消去処理済領域から読み出されたものであることを確実に認識させることができる。

以上の構成によれば、メモリ部２２における消去処理済領域に対してデータ読み出し処理を実行したために、値が全て「１」でなる消去状態実データＤｄｒ及び消去状態パリティデータＤｄｐを読み出した場合でも、この消去状態実データＤｄｒ及び消去状態パリティデータＤｄｐを対象とした誤り検出処理において誤りが検出されてしまうことを回避することができ、かくして消去処理済領域からもデータを正常に読み出し得る半導体記憶装置１を実現することができる。

（４）他の実施の形態
なお上述の実施の形態においては、ＥＣＣ部７における誤り検出・訂正処理方式としてＢＣＨ符号方式を適用する場合について述べたが、本発明はこれに限らず、リードソロモン符号方式等を適用するようにしても良い。

また上述の実施の形態においては、ＮＡＮＤ型フラッシュメモリを有する半導体記憶装置１を適用する場合について述べたが、本発明はこれに限らず、消去処理済領域における全てのデータ値が例えば「１」になるようなものであれば、この他種々の半導体メモリやその他記憶媒体を適用することができる。

本発明は、フラッシュメモリを有する半導体記憶装置等に利用することができる。

本実施の形態における半導体記憶装置の構成を示す略線図である。 コントローラ部の構成を示す略線図である。 コントローラ部の詳細構成を示す略線図である。 ＮＡＮＤ型フラッシュメモリにおけるデータ書き込み処理の説明に供する略線図である。 データ遷移の説明に供する略線図である。 パリティデータ生成及び誤り検出処理の説明に供する略線図である。 ＮＡＮＤ型フラッシュメモリにおけるデータ消去処理の説明に供する略線図である。 メモリトランジスタのデータ記憶状態の説明に供する略線図である。

符号の説明

１……半導体記憶装置、２……メモリ部、３……コントローラ部、７……ＥＣＣ部、７Ａ……エンコーダ回路、７Ｂ……デコーダ回路、１１〜１４……データ反転回路。

Claims (2)

1. データと当該データの誤りを検出するための誤り検出データとを記憶する記憶手段と、上記記憶手段から読み出した上記データに対応する上記誤り検出データに基づいて当該読み出したデータに誤りがあるか否かを検出するための誤り検出処理を実行する誤り検出手段とを有する記憶装置であって、
   上記記憶手段から読み出した上記データ及び当該データに対応する上記誤り検出データを反転した後上記誤り検出手段に上記誤り検出処理させる第１のデータ反転手段と、
   上記誤り検出手段により上記誤り検出処理された後の上記データを反転した後出力する第２のデータ反転手段と
   を具えることを特徴とする記憶装置。
2. 上記記憶手段に記憶させるデータに対応する上記誤り検出データを生成する誤り検出データ生成手段を有し、
   上記記憶手段に記憶させる上記データを反転した後上記誤り検出データ生成手段に当該データに対応する上記誤り検出データを生成させる第３のデータ反転手段と、
   上記第３のデータ反転手段により反転された上記データと当該データに対応するように生成した上記誤り検出データとを反転した後上記記憶手段に記憶させる第４のデータ反転手段と
   を具えることを特徴とする請求項１に記載の記憶装置。

Images