JP2002189629A - 機能拡張型メモリコントローラを備えるグラフィックス処理システム - Google Patents
機能拡張型メモリコントローラを備えるグラフィックス処理システムInfo
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- JP2002189629A JP2002189629A JP2001133526A JP2001133526A JP2002189629A JP 2002189629 A JP2002189629 A JP 2002189629A JP 2001133526 A JP2001133526 A JP 2001133526A JP 2001133526 A JP2001133526 A JP 2001133526A JP 2002189629 A JP2002189629 A JP 2002189629A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Memory System (AREA)
- Image Generation (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】 （修正有）
【解決手段】 特定用途向けグラフィックス＆音声プロ
セッサを備えるグラフィックスシステムにおいて、メモ
リコントローラは、メインメモリへのアクセスをシーク
する様々な競合メモリ間の調停、メモリアクセス要求リ
ソースのメモリ待ち時間および帯域幅必要条件の対処、
バスターンアラウンドを減少させるためのバッファ書き
込み、メインメモリのリフレッシュ、およびプログラム
可能なレジスタを用いてのメインメモリの保護など、メ
モリ制御関連の様々な機能を果たす。メモリコントロー
ラは、それぞれ異なる競合リソースからの書き込み要求
をキューにいれる、「グローバル」書き込みキューを使
用してメモリの読み出し／書き込みの切り替えを最小に
する。 【効果】メモリ読み出しとメモリ書き込みとの間の切り
替えを最小にして、メモリアクセス時間を向上させるこ
とができる。
セッサを備えるグラフィックスシステムにおいて、メモ
リコントローラは、メインメモリへのアクセスをシーク
する様々な競合メモリ間の調停、メモリアクセス要求リ
ソースのメモリ待ち時間および帯域幅必要条件の対処、
バスターンアラウンドを減少させるためのバッファ書き
込み、メインメモリのリフレッシュ、およびプログラム
可能なレジスタを用いてのメインメモリの保護など、メ
モリ制御関連の様々な機能を果たす。メモリコントロー
ラは、それぞれ異なる競合リソースからの書き込み要求
をキューにいれる、「グローバル」書き込みキューを使
用してメモリの読み出し／書き込みの切り替えを最小に
する。 【効果】メモリ読み出しとメモリ書き込みとの間の切り
替えを最小にして、メモリアクセス時間を向上させるこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータグラ
フィックスに関し、より特定的には、ホームビデオゲー
ムプラットフォームなどの対話式グラフィックスシステ
ムに関する。さらにより特定的には、本発明は、リソー
スのメインメモリへのアクセスを制御する対話式グラフ
ィックスシステムなどで使用されるメモリコントローラ
に関する。
フィックスに関し、より特定的には、ホームビデオゲー
ムプラットフォームなどの対話式グラフィックスシステ
ムに関する。さらにより特定的には、本発明は、リソー
スのメインメモリへのアクセスを制御する対話式グラフ
ィックスシステムなどで使用されるメモリコントローラ
に関する。
【０００２】
【発明の背景と概要】恐竜、宇宙人、アニメ化されたお
もちゃといった空想的な生物が、非常にリアルに映像化
された映画を見かけることが多くなっている。このよう
な動画は、コンピュータグラフィックスにより可能とな
っている。この技術を用いることにより、コンピュータ
グラフィックスアーチストは、各物体の形状および時間
の経過に伴って生じる外見上の変化を特定することがで
きる。そして、コンピュータが物体をモデリングして、
家庭用テレビやコンピュータなどの画面上に表示する。
表示動画の各部分は、そのシーンにおける物体相互の距
離および向き、各物体に対する照明方向、各物体の表面
の質感、その他様々な要素に基づき着色・形成され、こ
の着色・形成を適切に行うために必要な数多くの処理
は、コンピュータが引き受ける。
もちゃといった空想的な生物が、非常にリアルに映像化
された映画を見かけることが多くなっている。このよう
な動画は、コンピュータグラフィックスにより可能とな
っている。この技術を用いることにより、コンピュータ
グラフィックスアーチストは、各物体の形状および時間
の経過に伴って生じる外見上の変化を特定することがで
きる。そして、コンピュータが物体をモデリングして、
家庭用テレビやコンピュータなどの画面上に表示する。
表示動画の各部分は、そのシーンにおける物体相互の距
離および向き、各物体に対する照明方向、各物体の表面
の質感、その他様々な要素に基づき着色・形成され、こ
の着色・形成を適切に行うために必要な数多くの処理
は、コンピュータが引き受ける。
【０００３】コンピュータグラフィックスの生成処理が
複雑なため、ほんの数年前まで、コンピュータで生成し
た３次元グラフィックスの活用は、高価格で専門化され
たフライトシュミレータ、上位グラフィックスワークス
テーション、およびスーパーコンピュータに限られてい
た。人々は、これらコンピュータシステムによって作り
出された動画を、映画や制作費の高いテレビコマーシャ
ルで目にすることがあっても、実際にグラフィックスを
作成しているコンピュータと接触することはできなかっ
たのである。しかし、ニンテンドウ６４（登録商標）や
各種３Ｄグラフィックスカードなど、比較的安価なＰＣ
用グラフィックスプラットフォームの登場により、状況
は変わった。今や、自宅やオフィスでも、手ごろな価格
のコンピュータグラフィックスシステムを用いて、迫力
のある３Ｄアニメーションおよびシミュレーションを、
対話的に作り出すことが可能になっている。
複雑なため、ほんの数年前まで、コンピュータで生成し
た３次元グラフィックスの活用は、高価格で専門化され
たフライトシュミレータ、上位グラフィックスワークス
テーション、およびスーパーコンピュータに限られてい
た。人々は、これらコンピュータシステムによって作り
出された動画を、映画や制作費の高いテレビコマーシャ
ルで目にすることがあっても、実際にグラフィックスを
作成しているコンピュータと接触することはできなかっ
たのである。しかし、ニンテンドウ６４（登録商標）や
各種３Ｄグラフィックスカードなど、比較的安価なＰＣ
用グラフィックスプラットフォームの登場により、状況
は変わった。今や、自宅やオフィスでも、手ごろな価格
のコンピュータグラフィックスシステムを用いて、迫力
のある３Ｄアニメーションおよびシミュレーションを、
対話的に作り出すことが可能になっている。
【０００４】迫力のある３Ｄアニメーションおよびシミ
ュレーションを、手ごろな価格のコンピュータグラフィ
ックスシステムを用いて作り出すには、競合リソース間
におけるメインメモリへのアクセスを効率的に制御する
ことが重要である。このようなアクセス制御システムに
は、どれもかなりの制約が加えられる。例えば、ＣＰＵ
で実行される主要なアプリケーションプログラムは、Ｃ
ＰＵもメインメモリへのアクセスをシークする数多くの
リソースのうちのひとつであることから、命令の高速処
理を可能にするために、一定のメモリ読み出し待ち時間
でメモリアクセスが許可されなければならない。したが
って、ＣＰＵは、メインメモリへのアクセスに対して高
い優先順位を付与される必要がある。迫力のあるグラフ
ィックスを生成するためには、メモリアクセスをシーク
するグラフィックス関連リソースも同様に、グラフィッ
クス処理を高速に行うためにメインメモリへの高速アク
セスが保証されなければならない。
ュレーションを、手ごろな価格のコンピュータグラフィ
ックスシステムを用いて作り出すには、競合リソース間
におけるメインメモリへのアクセスを効率的に制御する
ことが重要である。このようなアクセス制御システムに
は、どれもかなりの制約が加えられる。例えば、ＣＰＵ
で実行される主要なアプリケーションプログラムは、Ｃ
ＰＵもメインメモリへのアクセスをシークする数多くの
リソースのうちのひとつであることから、命令の高速処
理を可能にするために、一定のメモリ読み出し待ち時間
でメモリアクセスが許可されなければならない。したが
って、ＣＰＵは、メインメモリへのアクセスに対して高
い優先順位を付与される必要がある。迫力のあるグラフ
ィックスを生成するためには、メモリアクセスをシーク
するグラフィックス関連リソースも同様に、グラフィッ
クス処理を高速に行うためにメインメモリへの高速アク
セスが保証されなければならない。
【０００５】本発明は、ここで例示的に開示される、メ
インメモリへのアクセスをシークする数多くの競合リソ
ース間の調停など、様々なメモリ制御関連機能を果たす
メモリコントローラによって具体化される。この固有な
メモリコントローラによって行われるタスクは、メモリ
アクセスを要求しているリソースのメモリ待ち時間およ
び帯域幅の必要条件の対処、ターンアラウンドを減少さ
せるためのバッファ書き込み、メインメモリのリフレッ
シュ、プログラム可能なレジスタを使用してのメインメ
モリの保護、およびその他数多くの機能が含まれる。
インメモリへのアクセスをシークする数多くの競合リソ
ース間の調停など、様々なメモリ制御関連機能を果たす
メモリコントローラによって具体化される。この固有な
メモリコントローラによって行われるタスクは、メモリ
アクセスを要求しているリソースのメモリ待ち時間およ
び帯域幅の必要条件の対処、ターンアラウンドを減少さ
せるためのバッファ書き込み、メインメモリのリフレッ
シュ、プログラム可能なレジスタを使用してのメインメ
モリの保護、およびその他数多くの機能が含まれる。
【０００６】メインメモリから／への読み出し／書き込
みをシークするリソースのメモリアクセスを制御する
際、メモリコントローラは、メモリ読み出しとメモリ書
き込みとの間の切り替えを最小にして、この切り替えに
より引き起こされる遊休サイクルによるメモリ帯域幅の
浪費を回避し、それによりメモリアクセス時間を向上さ
せる。この例示メモリコントローラは、読み出し／書き
込みの切り替えを減少するため、様々な競合リソースか
らの書き込み要求をキューに入れる「グローバル」書き
込みキューを使用する固有な書き込み式バッファ技法を
組み込むことにより、そのような切り替えを最小にす
る。これにより、メモリ書き込みを競合する複数のリソ
ースは１つのリソースにまとめられ、そこから書き込み
要求が送出される。
みをシークするリソースのメモリアクセスを制御する
際、メモリコントローラは、メモリ読み出しとメモリ書
き込みとの間の切り替えを最小にして、この切り替えに
より引き起こされる遊休サイクルによるメモリ帯域幅の
浪費を回避し、それによりメモリアクセス時間を向上さ
せる。この例示メモリコントローラは、読み出し／書き
込みの切り替えを減少するため、様々な競合リソースか
らの書き込み要求をキューに入れる「グローバル」書き
込みキューを使用する固有な書き込み式バッファ技法を
組み込むことにより、そのような切り替えを最小にす
る。これにより、メモリ書き込みを競合する複数のリソ
ースは１つのリソースにまとめられ、そこから書き込み
要求が送出される。
【０００７】ここに示す実施形態例に従って、メモリコ
ントローラは、リソースのメモリ待ち時間と帯域幅必要
条件とを考慮に入れて、メインメモリへのアクセスを有
利に最適化する。
ントローラは、リソースのメモリ待ち時間と帯域幅必要
条件とを考慮に入れて、メインメモリへのアクセスを有
利に最適化する。
【０００８】ここに示すメモリコントローラは、同一ア
ドレス位置が書き込み動作により更新されるより先にメ
インメモリのアドレス位置からデータを読み出すことに
より引き起こされるメモリからの古いデータへのアクセ
スを回避することにより、メモリコヒーレンシー問題を
固有に解決する。コヒーレンシー問題は、読み出しおよ
び書き込み機能を共に有する単一リソースと、異なるリ
ソースとの両方によって対処される。実施形態例では、
このようなコヒーレンシー問題をリソース関連バッファ
を効率的にフラッシュすることで対処している。例え
ば、メインメモリへの書き込みを行っているリソース
は、フラッシュ信号をメモリコントローラに送出し、そ
のリソースの書き込み式バッファがフラッシュの必要が
あることを知らせる。実施例に従って、メモリコントロ
ーラはフラッシュ認識ハンドシェイク信号を生成して、
競合リソースに対してメインメモリに書き込みされたデ
ータは、関連リソースバッファではなく、実際はメイン
メモリに格納されていることを伝える。
ドレス位置が書き込み動作により更新されるより先にメ
インメモリのアドレス位置からデータを読み出すことに
より引き起こされるメモリからの古いデータへのアクセ
スを回避することにより、メモリコヒーレンシー問題を
固有に解決する。コヒーレンシー問題は、読み出しおよ
び書き込み機能を共に有する単一リソースと、異なるリ
ソースとの両方によって対処される。実施形態例では、
このようなコヒーレンシー問題をリソース関連バッファ
を効率的にフラッシュすることで対処している。例え
ば、メインメモリへの書き込みを行っているリソース
は、フラッシュ信号をメモリコントローラに送出し、そ
のリソースの書き込み式バッファがフラッシュの必要が
あることを知らせる。実施例に従って、メモリコントロ
ーラはフラッシュ認識ハンドシェイク信号を生成して、
競合リソースに対してメインメモリに書き込みされたデ
ータは、関連リソースバッファではなく、実際はメイン
メモリに格納されていることを伝える。
【０００９】
【発明の実施の形態】図１に、対話式３Ｄコンピュータ
グラフィックスシステム５０の一例を示す。システム５
０は、興味をそそる立体音響を伴う対話式３Ｄビデオゲ
ームをプレイするのに使用され得る。さらに、その他さ
まざまなアプリケーションにも使用され得る。
グラフィックスシステム５０の一例を示す。システム５
０は、興味をそそる立体音響を伴う対話式３Ｄビデオゲ
ームをプレイするのに使用され得る。さらに、その他さ
まざまなアプリケーションにも使用され得る。
【００１０】本例において、システム５０は、デジタル
表現または３次元世界のモデルを、対話的にリアルタイ
ムで処理する機能を有する。システム５０は、当該世界
をどこでも任意の視点から部分的、または全体的に表示
することができる。例えば、システム５０は、手持ちコ
ントローラ５２ａおよび５２ｂ、またはその他の入力装
置からのリアルタイム入力に応答して、対話的に視点を
変えることができる。これにより、ゲームプレイヤは、
当該世界の内部、または外部にいる誰かの目を通して当
該世界を見ることができる。システム５０は、リアルタ
イム対話式３Ｄ表示を必要としないアプリケーションに
使用可能であるが（例えば２Ｄ表示生成、および／また
は非対話式表示）、その高品質な３Ｄ画像の超高速表示
機能により、非常にリアルで迫力のあるゲームプレイの
製作、またはその他グラフィカルな対話に使用すること
ができる。
表現または３次元世界のモデルを、対話的にリアルタイ
ムで処理する機能を有する。システム５０は、当該世界
をどこでも任意の視点から部分的、または全体的に表示
することができる。例えば、システム５０は、手持ちコ
ントローラ５２ａおよび５２ｂ、またはその他の入力装
置からのリアルタイム入力に応答して、対話的に視点を
変えることができる。これにより、ゲームプレイヤは、
当該世界の内部、または外部にいる誰かの目を通して当
該世界を見ることができる。システム５０は、リアルタ
イム対話式３Ｄ表示を必要としないアプリケーションに
使用可能であるが（例えば２Ｄ表示生成、および／また
は非対話式表示）、その高品質な３Ｄ画像の超高速表示
機能により、非常にリアルで迫力のあるゲームプレイの
製作、またはその他グラフィカルな対話に使用すること
ができる。
【００１１】システム５０を用いてビデオゲームなどの
アプリケーションをプレイするには、ユーザはまず、ケ
ーブル５８を用いて、メインユニット５４を自身のカラ
ーテレビセット５６、またはその他の表示装置に接続す
る。メインユニット５４は、映像信号と音声信号とを生
成して、カラーテレビセット５６を制御する。映像信号
は、テレビスクリーン５９上に表示される画像を制御す
るものであり、音声信号は、テレビステレオスピーカ６
１Ｌ、６１Ｒを通して、音声として再生される。
アプリケーションをプレイするには、ユーザはまず、ケ
ーブル５８を用いて、メインユニット５４を自身のカラ
ーテレビセット５６、またはその他の表示装置に接続す
る。メインユニット５４は、映像信号と音声信号とを生
成して、カラーテレビセット５６を制御する。映像信号
は、テレビスクリーン５９上に表示される画像を制御す
るものであり、音声信号は、テレビステレオスピーカ６
１Ｌ、６１Ｒを通して、音声として再生される。
【００１２】さらに、ユーザは、メインユニット５４を
電源に接続する。この電源は従来のＡＣアダプタ（図示
せず）であって、標準型の家庭用電気コンセントに差込
まれ、家庭用電流をメインユニット５４への電力供給に
適した低圧ＤＣ信号に変換する。電池は他の実施形態で
使用可能である。
電源に接続する。この電源は従来のＡＣアダプタ（図示
せず）であって、標準型の家庭用電気コンセントに差込
まれ、家庭用電流をメインユニット５４への電力供給に
適した低圧ＤＣ信号に変換する。電池は他の実施形態で
使用可能である。
【００１３】ユーザは、手持ちコントローラ５２ａおよ
び５２ｂでメインユニット５４を制御してもよい。例え
ば、操縦部６０を用いて、テレビ５６に表示されるキャ
ラクタが３次元世界で動く操縦部６０はさらに、その他
のアプリケーションに入力を与える（例えば、メニュー
の選択、ポインタ／カーソルの制御）。コントローラ５
２ａおよび５２ｂは、さまざまな形をとることができ
る。本例においては、図示されるコントローラ５２はそ
れぞれ、ジョイスティック、プッシュボタン、および／
または方向スイッチなどの操縦部６０ａまたは６０ｂを
備える。コントローラ５２は、電磁（無線、赤外線な
ど）波を介して、ケーブル、またはワイヤレスでメイン
ユニット５４に接続されてもよい。
び５２ｂでメインユニット５４を制御してもよい。例え
ば、操縦部６０を用いて、テレビ５６に表示されるキャ
ラクタが３次元世界で動く操縦部６０はさらに、その他
のアプリケーションに入力を与える（例えば、メニュー
の選択、ポインタ／カーソルの制御）。コントローラ５
２ａおよび５２ｂは、さまざまな形をとることができ
る。本例においては、図示されるコントローラ５２はそ
れぞれ、ジョイスティック、プッシュボタン、および／
または方向スイッチなどの操縦部６０ａまたは６０ｂを
備える。コントローラ５２は、電磁（無線、赤外線な
ど）波を介して、ケーブル、またはワイヤレスでメイン
ユニット５４に接続されてもよい。
【００１４】ゲームなどのアプリケーションをプレイす
る場合、ユーザはビデオゲームなど、自身がプレイした
いアプリケーションを記憶している記憶媒体６２を適宜
選択し、その記憶媒体をメインユニット５４のスロット
６４に挿入する。記憶媒体６２は、例えば、特別にコー
ド化および／または暗号化された光および／または磁気
ディスクであってもよい。ユーザは、電源スイッチ６６
を操作してメインユニット５４をオンにし、記憶媒体６
２に記憶されているソフトウェアに基づいて、ビデオゲ
ームなどのアプリケーションの実行を開始させる。ユー
ザは、コントローラ５２ａおよび５２ｂを操作して、メ
インユニット５４に入力を与えてもよい。例えば、操縦
部６０ａや６０ｂを操作すや６０ｂを動かすと、アニメ
化されたキャラクタがそれぞれ異なる方向に移動した
り、３次元世界におけるユーザの視点が変化し得る。記
憶媒体６２内部に格納されているソフトウェアにより、
コントローラ５２ａおよび５２ｂ上の各操縦部６０ａお
よび６０ｂが果たす機能、およびその時間はそれぞれ異
なる。
る場合、ユーザはビデオゲームなど、自身がプレイした
いアプリケーションを記憶している記憶媒体６２を適宜
選択し、その記憶媒体をメインユニット５４のスロット
６４に挿入する。記憶媒体６２は、例えば、特別にコー
ド化および／または暗号化された光および／または磁気
ディスクであってもよい。ユーザは、電源スイッチ６６
を操作してメインユニット５４をオンにし、記憶媒体６
２に記憶されているソフトウェアに基づいて、ビデオゲ
ームなどのアプリケーションの実行を開始させる。ユー
ザは、コントローラ５２ａおよび５２ｂを操作して、メ
インユニット５４に入力を与えてもよい。例えば、操縦
部６０ａや６０ｂを操作すや６０ｂを動かすと、アニメ
化されたキャラクタがそれぞれ異なる方向に移動した
り、３次元世界におけるユーザの視点が変化し得る。記
憶媒体６２内部に格納されているソフトウェアにより、
コントローラ５２ａおよび５２ｂ上の各操縦部６０ａお
よび６０ｂが果たす機能、およびその時間はそれぞれ異
なる。
【００１５】システム全体の電子部品例 図２は、システム５０の構成要素例を示すブロック図で
ある。主な構成要素としては、 ・メインプロセッサ（ＣＰＵ）１１０ ・メインメモリ１１２、および ・グラフィックス＆音声プロセッサ１１４ が含まれる。
ある。主な構成要素としては、 ・メインプロセッサ（ＣＰＵ）１１０ ・メインメモリ１１２、および ・グラフィックス＆音声プロセッサ１１４ が含まれる。
【００１６】本例において、メインプロセッサ１１０
（例えば、機能拡張型ＩＢＭ ＰＯＷＥＲ ＰＣ７５
０）は、グラフィックス＆音声プロセッサ１１４を介し
て、手持ちコントローラ５２（および／またはその他の
入力装置）から入力を受け取る。メインプロセッサ１１
０は、ユーザ入力に対話的に応答し、光ディスクドライ
ブなどの大容量記憶アクセス装置１０６を介して、外部
記憶媒体６２によって提供されるビデオゲーム、または
その他のプログラムを実行する。例えば、ビデオゲーム
プレイの状況において、メインプロセッサ１１０は、様
々な対話式制御機能に加え、衝突検出や動画処理を行う
ことができる。
（例えば、機能拡張型ＩＢＭ ＰＯＷＥＲ ＰＣ７５
０）は、グラフィックス＆音声プロセッサ１１４を介し
て、手持ちコントローラ５２（および／またはその他の
入力装置）から入力を受け取る。メインプロセッサ１１
０は、ユーザ入力に対話的に応答し、光ディスクドライ
ブなどの大容量記憶アクセス装置１０６を介して、外部
記憶媒体６２によって提供されるビデオゲーム、または
その他のプログラムを実行する。例えば、ビデオゲーム
プレイの状況において、メインプロセッサ１１０は、様
々な対話式制御機能に加え、衝突検出や動画処理を行う
ことができる。
【００１７】本例では、メインプロセッサ１１０は、３
Ｄグラフィックスコマンドと音声コマンドとを生成し、
それらをグラフィックス＆音声プロセッサ１１４に送出
する。グラフィックス＆音声プロセッサ１１４は、これ
らコマンドを処理し、表示器５９上に動的な視覚画像を
生成し、さらにステレオスピーカ６１Ｒおよび６１Ｌ、
またはその他の適切な音声出力装置から、高品質な立体
音響を出力する。
Ｄグラフィックスコマンドと音声コマンドとを生成し、
それらをグラフィックス＆音声プロセッサ１１４に送出
する。グラフィックス＆音声プロセッサ１１４は、これ
らコマンドを処理し、表示器５９上に動的な視覚画像を
生成し、さらにステレオスピーカ６１Ｒおよび６１Ｌ、
またはその他の適切な音声出力装置から、高品質な立体
音響を出力する。
【００１８】例示のシステム５０は、グラフィックス＆
音声プロセッサ１１４から画像信号を受信し、その画像
信号を、コンピュータのモニタや家庭用カラーテレビセ
ット５６などの標準的な表示装置に表示するのに適した
アナログおよび／またはデジタル映像信号に変換するビ
デオ符号化器１２０を含む。システム５０は、さらに、
デジタル化された音声信号を圧縮／伸張し、さらに必要
に応じて、デジタル音声信号フォーマットとアナログ音
声信号フォーマット間の変換を行う音声コーディック
（コンプレッサ／デコンプレッサ）１２２を含む。音声
コーディック１２２は、バッファ１２４を介して音声入
力を受け取り、それらを処理（プロセッサが生成したそ
の他の音声信号や、大容量記憶アクセス装置１０６の音
声出力ストリームを介して受信する音声信号をミック
ス）するためにグラフィックス＆音声プロセッサ１１４
に提供することもできる。本例におけるグラフィックス
＆音声プロセッサ１１４は、音声関連情報を音声タスク
に使用可能な音声メモリ１２６に格納する。グラフィッ
クス＆音声プロセッサ１１４は、処理結果の音声出力信
号を、伸張してアナログ信号に変換（例えば、バッファ
アンプ１２８Ｌおよび１２８Ｒを介して）するために、
音声コーデック１２２に出力し、その結果、スピーカ６
１Ｌおよび６１Ｒによって再生され得る。
音声プロセッサ１１４から画像信号を受信し、その画像
信号を、コンピュータのモニタや家庭用カラーテレビセ
ット５６などの標準的な表示装置に表示するのに適した
アナログおよび／またはデジタル映像信号に変換するビ
デオ符号化器１２０を含む。システム５０は、さらに、
デジタル化された音声信号を圧縮／伸張し、さらに必要
に応じて、デジタル音声信号フォーマットとアナログ音
声信号フォーマット間の変換を行う音声コーディック
（コンプレッサ／デコンプレッサ）１２２を含む。音声
コーディック１２２は、バッファ１２４を介して音声入
力を受け取り、それらを処理（プロセッサが生成したそ
の他の音声信号や、大容量記憶アクセス装置１０６の音
声出力ストリームを介して受信する音声信号をミック
ス）するためにグラフィックス＆音声プロセッサ１１４
に提供することもできる。本例におけるグラフィックス
＆音声プロセッサ１１４は、音声関連情報を音声タスク
に使用可能な音声メモリ１２６に格納する。グラフィッ
クス＆音声プロセッサ１１４は、処理結果の音声出力信
号を、伸張してアナログ信号に変換（例えば、バッファ
アンプ１２８Ｌおよび１２８Ｒを介して）するために、
音声コーデック１２２に出力し、その結果、スピーカ６
１Ｌおよび６１Ｒによって再生され得る。
【００１９】グラフィックス＆音声プロセッサ１１４
は、システム５０中に存在する様々な装置と通信する機
能を備えている。例えば、パラレルデジタルバス１３０
は、大容量記憶アクセス装置１０６および／またはその
他の構成要素との通信に使用され得る。シリアル周辺バ
ス１３２は、例えば、 ・プログラム可能な読み出し専用メモリおよび／または
リアルタイムクロック１３４ ・モデム１３６、またはその他のネットワーキングイン
ターフェース（プログラム命令および／またはデータ
が、そこから／そこにダウンロードまたはアップロード
され得る、インターネットやその他のデジタルネットワ
ークなどのテレコミュニケーションネットワーク１３８
に、システム５０を接続し得るもの） ・フラッシュメモリ１４０ 等の各種周辺装置と通信するのに使用されてもよい。な
お、さらなる外部バス１４２は、一例としてシリアルバ
スであってもよく、追加拡張メモリ１４４（例えば、メ
モリカード）などの装置との通信に使用されてもよい。
コネクタは、様々な装置をバス１３０、１３２、１４２
に接続するために使用されてもよい。
は、システム５０中に存在する様々な装置と通信する機
能を備えている。例えば、パラレルデジタルバス１３０
は、大容量記憶アクセス装置１０６および／またはその
他の構成要素との通信に使用され得る。シリアル周辺バ
ス１３２は、例えば、 ・プログラム可能な読み出し専用メモリおよび／または
リアルタイムクロック１３４ ・モデム１３６、またはその他のネットワーキングイン
ターフェース（プログラム命令および／またはデータ
が、そこから／そこにダウンロードまたはアップロード
され得る、インターネットやその他のデジタルネットワ
ークなどのテレコミュニケーションネットワーク１３８
に、システム５０を接続し得るもの） ・フラッシュメモリ１４０ 等の各種周辺装置と通信するのに使用されてもよい。な
お、さらなる外部バス１４２は、一例としてシリアルバ
スであってもよく、追加拡張メモリ１４４（例えば、メ
モリカード）などの装置との通信に使用されてもよい。
コネクタは、様々な装置をバス１３０、１３２、１４２
に接続するために使用されてもよい。
【００２０】グラフィックス＆音声プロセッサの例 図３は、グラフィックス＆音声プロセッサ１１４の一例
を示すブロック図である。グラフィックス＆音声プロセ
ッサ１１４は、例えば、単一ＡＳＩＣ（特定用途向け集
積回路）である。本例においては、グラフィックス＆音
声プロセッサ１１４は、 ・プロセッサインターフェース１５０ ・メモリインターフェース／コントローラ１５２ ・３Ｄグラフィックスプロセッサ１５４ ・音声デジタル信号プロセッサ（ＤＳＰ）１５６ ・音声メモリインターフェース１５８ ・音声インターフェースおよびミキサ１６０ ・周辺コントローラ１６２、および ・ディスプレイコントローラ１６４ を備える。
を示すブロック図である。グラフィックス＆音声プロセ
ッサ１１４は、例えば、単一ＡＳＩＣ（特定用途向け集
積回路）である。本例においては、グラフィックス＆音
声プロセッサ１１４は、 ・プロセッサインターフェース１５０ ・メモリインターフェース／コントローラ１５２ ・３Ｄグラフィックスプロセッサ１５４ ・音声デジタル信号プロセッサ（ＤＳＰ）１５６ ・音声メモリインターフェース１５８ ・音声インターフェースおよびミキサ１６０ ・周辺コントローラ１６２、および ・ディスプレイコントローラ１６４ を備える。
【００２１】３Ｄグラフィックスプロセッサ１５４は、
グラフィックス処理タスクを行う。音声デジタル信号プ
ロセッサ１５６は、音声処理タスクを行う。ディスプレ
イコントローラ１６４は、メインメモリ１１２の画像情
報にアクセスし、それを表示装置５６に表示するためビ
デオ符号化器１２０に供給する。音声インタ―フェース
およびミキサ１６０は、音声コーデック１２２と接続さ
れて、異なるソースからの音声（例えば、大容量記憶ア
クセス装置１０６からの音声ストリーム、音声ＤＳＰ１
５６からの出力、および音声コーディック１２２を介し
て受信した外部音声入力）をミックスすることができ
る。プロセッサインターフェース１５０は、メインプロ
セッサ１１０とグラフィックス＆音声プロセッサ１１４
との間で、データの供給とインターフェース制御とを行
う。
グラフィックス処理タスクを行う。音声デジタル信号プ
ロセッサ１５６は、音声処理タスクを行う。ディスプレ
イコントローラ１６４は、メインメモリ１１２の画像情
報にアクセスし、それを表示装置５６に表示するためビ
デオ符号化器１２０に供給する。音声インタ―フェース
およびミキサ１６０は、音声コーデック１２２と接続さ
れて、異なるソースからの音声（例えば、大容量記憶ア
クセス装置１０６からの音声ストリーム、音声ＤＳＰ１
５６からの出力、および音声コーディック１２２を介し
て受信した外部音声入力）をミックスすることができ
る。プロセッサインターフェース１５０は、メインプロ
セッサ１１０とグラフィックス＆音声プロセッサ１１４
との間で、データの供給とインターフェース制御とを行
う。
【００２２】以下に詳細に説明するが、メモリインター
フェース１５２は、グラフィックス＆音声プロセッサ１
１４とメモリ１１２との間で、データの供給とインター
フェース制御とを行う。本例では、メインプロセッサ１
１０は、グラフィックス＆音声プロセッサ１１４の一部
であるプロセッサインターフェース１５０およびメモリ
インターフェース１５２を介して、メインメモリ１１２
にアクセスする。周辺コントローラ１６２は、グラフィ
ックス＆音声プロセッサ１１４と前述した様々な周辺装
置との間で、データの供給とインターフェース制御とを
行う。音声メモリインターフェース１５８は、音声メモ
リ１２６とのインターフェースとなる。
フェース１５２は、グラフィックス＆音声プロセッサ１
１４とメモリ１１２との間で、データの供給とインター
フェース制御とを行う。本例では、メインプロセッサ１
１０は、グラフィックス＆音声プロセッサ１１４の一部
であるプロセッサインターフェース１５０およびメモリ
インターフェース１５２を介して、メインメモリ１１２
にアクセスする。周辺コントローラ１６２は、グラフィ
ックス＆音声プロセッサ１１４と前述した様々な周辺装
置との間で、データの供給とインターフェース制御とを
行う。音声メモリインターフェース１５８は、音声メモ
リ１２６とのインターフェースとなる。
【００２３】グラフィックスパイプラインの例 図４は、図３の例よりさらに詳しく示した３Ｄグラフィ
ックスプロセッサ１５４を含むグラフィックス処理シス
テムを示す。３Ｄグラフィックスプロセッサ１５４は、
他構成要素に加え、コマンドプロセッサ２００と３Ｄグ
ラフィックスパイプライン１８０とを備える。メインプ
ロセッサ１１０は、コマンドプロセッサ２００にデータ
のストリーム（例えば、グラフィックスコマンドストリ
ーム、表示リスト）を通信する。メインプロセッサ１１
０は、２レベルキャッシュ１１５を備え、メモリ待ち時
間を最小にする。さらに、グラフィックス＆音声プロセ
ッサ１１４向けのアンキャッシュデータのストリーム用
書き込み用ギャザリングバッファ１１１を備える。この
書き込み用ギャザリングバッファ１１１は、キャッシュ
ラインを部分的に集めてフルキャッシュラインにし、バ
スを最大限に使用するために、１回につき１キャッシュ
ラインでデータをグラフィックス＆音声プロセッサ１１
４に送出する。
ックスプロセッサ１５４を含むグラフィックス処理シス
テムを示す。３Ｄグラフィックスプロセッサ１５４は、
他構成要素に加え、コマンドプロセッサ２００と３Ｄグ
ラフィックスパイプライン１８０とを備える。メインプ
ロセッサ１１０は、コマンドプロセッサ２００にデータ
のストリーム（例えば、グラフィックスコマンドストリ
ーム、表示リスト）を通信する。メインプロセッサ１１
０は、２レベルキャッシュ１１５を備え、メモリ待ち時
間を最小にする。さらに、グラフィックス＆音声プロセ
ッサ１１４向けのアンキャッシュデータのストリーム用
書き込み用ギャザリングバッファ１１１を備える。この
書き込み用ギャザリングバッファ１１１は、キャッシュ
ラインを部分的に集めてフルキャッシュラインにし、バ
スを最大限に使用するために、１回につき１キャッシュ
ラインでデータをグラフィックス＆音声プロセッサ１１
４に送出する。
【００２４】コマンドプロセッサ２００は、プロセッサ
１１０から表示コマンドを受信し、それらを解析する。
なお、この処理を行うのに必要な追加データがあれば、
メモリコントローラ１５２を介して共有メモリ１１２か
ら取得する。コマンドプロセッサ２００は、２Ｄおよび
／または３Ｄ処理およびレンダリングを行うために、頂
点コマンドのストリームをグラフィックスパイプライン
１８０に提供する。グラフィックスパイプライン１８０
は、これらのコマンドに基づいて画像を生成する。結果
作り出された画像情報は、メインメモリ１１２に転送さ
れ、パイプライン１８０のフレームバッファ出力を表示
器５６に表示するディスプレイコントローラ／ビデオイ
ンターフェースユニット１６４によりアクセスされる。
１１０から表示コマンドを受信し、それらを解析する。
なお、この処理を行うのに必要な追加データがあれば、
メモリコントローラ１５２を介して共有メモリ１１２か
ら取得する。コマンドプロセッサ２００は、２Ｄおよび
／または３Ｄ処理およびレンダリングを行うために、頂
点コマンドのストリームをグラフィックスパイプライン
１８０に提供する。グラフィックスパイプライン１８０
は、これらのコマンドに基づいて画像を生成する。結果
作り出された画像情報は、メインメモリ１１２に転送さ
れ、パイプライン１８０のフレームバッファ出力を表示
器５６に表示するディスプレイコントローラ／ビデオイ
ンターフェースユニット１６４によりアクセスされる。
【００２５】図５は、グラフィックスプロセッサ１５４
を用いて行われる処理を説明するために示すブロック論
理フロー図である。メインプロセッサ１１０は、グラフ
ィックスコマンドストリーム２１０、表示リスト２１
２、および頂点配列２１４をメインメモリ１１２に格納
し、コマンドプロセッサ２００にプロセッサ／バスイン
ターフェース１５０を介してポインタを送り出してもよ
い。メインプロセッサ１１０は、１つまたはそれ以上の
グラフィックス先入れ先出し（ＦＩＦＯ）バッファ２１
０にグラッフィクスコマンドを格納して、メインメモリ
１１０内に割り当てる。コマンドプロセッサ２００は、
・同期／フロー制御、およびロードバランシングのため
の、グラフィックスコマンドを受信してバッファリング
する、オンチップＦＩＦＯメモリバッファ２１６を介し
ての、メインメモリ１１２からのコマンドストリーム ・オンチップコールＦＩＦＯメモリバッファ２１８を介
しての、メインメモリ１１２からの表示リスト２１２、
および ・頂点キャッシュ２２０を介しての、メインメモリ１１
２内のコマンドストリームおよび／または頂点配列２１
４からの頂点の属性、 を取り込む。
を用いて行われる処理を説明するために示すブロック論
理フロー図である。メインプロセッサ１１０は、グラフ
ィックスコマンドストリーム２１０、表示リスト２１
２、および頂点配列２１４をメインメモリ１１２に格納
し、コマンドプロセッサ２００にプロセッサ／バスイン
ターフェース１５０を介してポインタを送り出してもよ
い。メインプロセッサ１１０は、１つまたはそれ以上の
グラフィックス先入れ先出し（ＦＩＦＯ）バッファ２１
０にグラッフィクスコマンドを格納して、メインメモリ
１１０内に割り当てる。コマンドプロセッサ２００は、
・同期／フロー制御、およびロードバランシングのため
の、グラフィックスコマンドを受信してバッファリング
する、オンチップＦＩＦＯメモリバッファ２１６を介し
ての、メインメモリ１１２からのコマンドストリーム ・オンチップコールＦＩＦＯメモリバッファ２１８を介
しての、メインメモリ１１２からの表示リスト２１２、
および ・頂点キャッシュ２２０を介しての、メインメモリ１１
２内のコマンドストリームおよび／または頂点配列２１
４からの頂点の属性、 を取り込む。
【００２６】コマンドプロセッサ２００は、コマンド処
理動作２００ａを行い、属性のタイプを浮動小数点形式
に変換して、その結果である完全な頂点ポリゴンデータ
をグラフィックスパイプライン１８０に送り出す。そし
てレンダリングとラスタライゼーションとが行われる。
プログラム可能なメモリ調停回路１３０（図４参照）
は、グラフィックスパイプライン１８０と、コマンドプ
ロセッサ２００と、ディスプレイコントローラ／ビデオ
インターフェースユニット１６４との間の、共有メイン
メモリ１１２へのアクセスを調停する。
理動作２００ａを行い、属性のタイプを浮動小数点形式
に変換して、その結果である完全な頂点ポリゴンデータ
をグラフィックスパイプライン１８０に送り出す。そし
てレンダリングとラスタライゼーションとが行われる。
プログラム可能なメモリ調停回路１３０（図４参照）
は、グラフィックスパイプライン１８０と、コマンドプ
ロセッサ２００と、ディスプレイコントローラ／ビデオ
インターフェースユニット１６４との間の、共有メイン
メモリ１１２へのアクセスを調停する。
【００２７】図４は、 ・変換ユニット３００ ・セットアップ／ラスタライザ４００ ・テクスチャユニット５００ ・テクスチャ環境ユニット６００、および ・ピクセルエンジン７００、 を備えるグラフィックスパイプライン１８０を示す。
【００２８】変換ユニット３００は、様々な２Ｄおよび
３Ｄ変換やその他動作３００ａ（図５参照）を実行す
る。変換ユニット３００は、１つまたはそれ以上のマト
リックスメモリ３００ｂを備え、変換処理３００ａで使
用するマトリックスを格納する。変換ユニット３００
は、受け取った図形を頂点ごとにオブジェクト空間から
スクリーン空間に変換したり、受け取ったテクスチャ座
標から投影するテクスチャの座標を求めたり（３００
ｃ）する。変換ユニット３００は、さらにポリゴンのク
リッピング／カリング３００ｄを行う。明暗処理３００
ｅも同様に変換ユニット３００によって行われ、頂点ご
とに明暗計算を行って例えば最高８段階の明暗を得る。
変換ユニット３００は、さらにテクスチャ座標を作成
（３００ｃ）し、ポリゴンのクリッピング／カリング処
理（３００ｄ）同様、エンボスタイプのバンプマッピン
グ効果を得る。
３Ｄ変換やその他動作３００ａ（図５参照）を実行す
る。変換ユニット３００は、１つまたはそれ以上のマト
リックスメモリ３００ｂを備え、変換処理３００ａで使
用するマトリックスを格納する。変換ユニット３００
は、受け取った図形を頂点ごとにオブジェクト空間から
スクリーン空間に変換したり、受け取ったテクスチャ座
標から投影するテクスチャの座標を求めたり（３００
ｃ）する。変換ユニット３００は、さらにポリゴンのク
リッピング／カリング３００ｄを行う。明暗処理３００
ｅも同様に変換ユニット３００によって行われ、頂点ご
とに明暗計算を行って例えば最高８段階の明暗を得る。
変換ユニット３００は、さらにテクスチャ座標を作成
（３００ｃ）し、ポリゴンのクリッピング／カリング処
理（３００ｄ）同様、エンボスタイプのバンプマッピン
グ効果を得る。
【００２９】セットアップ／ラスタライザ４００は、変
換ユニット３００から頂点データを受信し、境界のラス
タライズ、テクスチャ座標のラスタライズ、および色の
ラスタライズを行う１つまたはそれ以上のラスタライズ
ユニット（４００ｂ）にトライアングルセットアップ情
報を送出するセットアップユニットを含んでいる。
換ユニット３００から頂点データを受信し、境界のラス
タライズ、テクスチャ座標のラスタライズ、および色の
ラスタライズを行う１つまたはそれ以上のラスタライズ
ユニット（４００ｂ）にトライアングルセットアップ情
報を送出するセットアップユニットを含んでいる。
【００３０】テクスチャユニット５００（オンチップテ
クスチャメモリ（ＴＭＥＮ）５０２を備えていてもかま
わない）は、テクスチャに関する様々な処理、例えば ・メインメモリ１１２からのテクスチャ５０４の受信、 ・例えば、マルチテクスチャ処理、キャッシュ後テクス
チャの伸張、テクスチャフィルタリング、エンボス、投
影テクスチャを使用しての陰影および明暗処理、α透明
度や深度のＢＬＩＴを含むテクスチャ処理（５００
ａ）、 ・バンプマッピング、疑似テクスチャ、およびテクスチ
ャタイリング効果（５００ｂ）用にテクスチャの座標の
ずれを計算するバンプマップ処理、および ・間接的テクスチャ処理（５００ｃ）、 を行う。
クスチャメモリ（ＴＭＥＮ）５０２を備えていてもかま
わない）は、テクスチャに関する様々な処理、例えば ・メインメモリ１１２からのテクスチャ５０４の受信、 ・例えば、マルチテクスチャ処理、キャッシュ後テクス
チャの伸張、テクスチャフィルタリング、エンボス、投
影テクスチャを使用しての陰影および明暗処理、α透明
度や深度のＢＬＩＴを含むテクスチャ処理（５００
ａ）、 ・バンプマッピング、疑似テクスチャ、およびテクスチ
ャタイリング効果（５００ｂ）用にテクスチャの座標の
ずれを計算するバンプマップ処理、および ・間接的テクスチャ処理（５００ｃ）、 を行う。
【００３１】テクスチャユニット５００は、テクスチャ
環境処理（６００ａ）のために、フィルタされたテクス
チャの値を、テクスチャ環境ユニット６００に出力す
る。テクスチャ環境ユニット６００は、ポリゴンとテク
スチャの色／α／深度とをブレンドし、テクスチャフォ
グ処理（６００ｂ）を行って、フォグ効果に基づく逆レ
ンジを得ることができる。テクスチャ環境ユニット６０
０は、例えば色／α変調、エンボス、細部テクスチャリ
ング、テクスチャスワッピング、クランピング、および
深度ブレンディングに基づいて、興味深い様々な環境関
連機能を実行するための段を複数備え得る。
環境処理（６００ａ）のために、フィルタされたテクス
チャの値を、テクスチャ環境ユニット６００に出力す
る。テクスチャ環境ユニット６００は、ポリゴンとテク
スチャの色／α／深度とをブレンドし、テクスチャフォ
グ処理（６００ｂ）を行って、フォグ効果に基づく逆レ
ンジを得ることができる。テクスチャ環境ユニット６０
０は、例えば色／α変調、エンボス、細部テクスチャリ
ング、テクスチャスワッピング、クランピング、および
深度ブレンディングに基づいて、興味深い様々な環境関
連機能を実行するための段を複数備え得る。
【００３２】ピクセルエンジン７００は、深度（ｚ）比
較（７００ａ）およびピクセルブレンディング（７００
ｂ）を行う。本例において、ピクセルエンジン７００
は、データを埋め込み型（オンチップ）フレームバッフ
ァメモリ７０２に格納する。グラフィックスパイプライ
ン１８０は、１つまたはそれ以上の埋め込み型ＤＲＡＭ
メモリ７０２を備え、フレームバッファ、および／また
はテクスチャ情報をローカルに格納してもよい。Ｚ比較
７００ａ’は、その時点におけるレンダリングモードに
よっては、グラフィクスパイプライン１８０の初期段に
おいて行われてもよい（αブレンディングが必要でなけ
れば、ｚ比較は初期の段階で実行されてもよい）。ピク
セルエンジン７００は、オンチップフレームバッファ７
０２をメインメモリ１１２に定期的に書き込むコピー動
作７００ｃを行い、ディスプレイ／ビデオインターフェ
ースユニット１６４のアクセスに備える。さらに、この
コピー動作７００ｃは、動的なテクスチャ合成効果を得
るために、埋め込み型フレームバッファ７０２の内容を
メインメモリ１１２内のテクスチャにコピーする際にも
利用され得る。アンチエイリアシングおよびその他のフ
ィルタリングは、コピーアウト動作中に行われる。グラ
フィックパイプライン１８０のフレームバッファ出力
（最終的にメインメモリ１１２内に蓄えられる）は、デ
ィスプレイ／ビデオインターフェースユニット１６４に
よってフレームごとに読み取られる。ディスプレイコン
トローラ／ビデオインターフェース１６４は、デジタル
ＲＧＢピクセル値を出力して、表示器５６に表示させ
る。
較（７００ａ）およびピクセルブレンディング（７００
ｂ）を行う。本例において、ピクセルエンジン７００
は、データを埋め込み型（オンチップ）フレームバッフ
ァメモリ７０２に格納する。グラフィックスパイプライ
ン１８０は、１つまたはそれ以上の埋め込み型ＤＲＡＭ
メモリ７０２を備え、フレームバッファ、および／また
はテクスチャ情報をローカルに格納してもよい。Ｚ比較
７００ａ’は、その時点におけるレンダリングモードに
よっては、グラフィクスパイプライン１８０の初期段に
おいて行われてもよい（αブレンディングが必要でなけ
れば、ｚ比較は初期の段階で実行されてもよい）。ピク
セルエンジン７００は、オンチップフレームバッファ７
０２をメインメモリ１１２に定期的に書き込むコピー動
作７００ｃを行い、ディスプレイ／ビデオインターフェ
ースユニット１６４のアクセスに備える。さらに、この
コピー動作７００ｃは、動的なテクスチャ合成効果を得
るために、埋め込み型フレームバッファ７０２の内容を
メインメモリ１１２内のテクスチャにコピーする際にも
利用され得る。アンチエイリアシングおよびその他のフ
ィルタリングは、コピーアウト動作中に行われる。グラ
フィックパイプライン１８０のフレームバッファ出力
（最終的にメインメモリ１１２内に蓄えられる）は、デ
ィスプレイ／ビデオインターフェースユニット１６４に
よってフレームごとに読み取られる。ディスプレイコン
トローラ／ビデオインターフェース１６４は、デジタル
ＲＧＢピクセル値を出力して、表示器５６に表示させ
る。
【００３３】図６および図７は、メモリコントローラ１
５２（図３および図４）およびそれに接続されて、メイ
ンメモリ１１２へのアクセスを競合する様々なリソース
を示すブロック図である。メインメモリ１１２は、例え
ば、Ｍｏｓｙｓ社製であって、内部リフレッシュ動作を
自動的に行う、１ＴＳＲＡＭなどのＳＲＡＭを備える。
メモリインターフェースコントローラ１５２は、メイン
プロセッサ１１０、グラフィックス＆音声プロセッサ１
１４、およびメインメモリ１１２の間で、データ供給お
よびインターフェース制御を可能にする。図４におい
て、メモリコントローラ１５２およびグラフィックスメ
モリ要求調停１３０は、それぞれ個別の構成要素として
示されているが、以下に説明する実施例においては、グ
ラフィックスメモリ要求調停１３０は、メモリコントロ
ーラ１５２に含まれる。
５２（図３および図４）およびそれに接続されて、メイ
ンメモリ１１２へのアクセスを競合する様々なリソース
を示すブロック図である。メインメモリ１１２は、例え
ば、Ｍｏｓｙｓ社製であって、内部リフレッシュ動作を
自動的に行う、１ＴＳＲＡＭなどのＳＲＡＭを備える。
メモリインターフェースコントローラ１５２は、メイン
プロセッサ１１０、グラフィックス＆音声プロセッサ１
１４、およびメインメモリ１１２の間で、データ供給お
よびインターフェース制御を可能にする。図４におい
て、メモリコントローラ１５２およびグラフィックスメ
モリ要求調停１３０は、それぞれ個別の構成要素として
示されているが、以下に説明する実施例においては、グ
ラフィックスメモリ要求調停１３０は、メモリコントロ
ーラ１５２に含まれる。
【００３４】図６および図７に示すように、メモリコン
トローラ１５２は、メインメモリ１２へのアクセスをシ
ークする様々な競合リソースに接続される。これら競合
リソースには、プロセッサインターフェース（ＰＩ）１
５０（メインプロセッサ１１０に接続される）、音声Ｄ
ＳＰ（ＤＳＰ）１５６、入力／出力インターフェース
（ＩＯ）８０２、ビデオインターフェース（ＶＩ）１６
４、キャッシュ／コマンドプロセッサ（ＣＰ）２００、
テクスチャユニット（ＴＣ）５００、およびピクセルエ
ンジン（ＰＥ）７００が含まれる。本実施形態例におい
て、これらリソースのうち、プロセッサインターフェー
ス１５０、音声ＤＳＰ１５６、およびＩＯインターフェ
ース８０２は、メインメモリ１１２からの情報読み出し
および情報書き込みの両方に動作可能である。ＩＯイン
ターフェース８０２は、自身の調停に動作可能であり、
モデム、ＤＶＤインターフェースなどの様々な入力／出
力装置にインターフェースされ、そのメモリ帯域幅の要
求基準も比較的低い。本実施形態例において、ビデオイ
ンターフェース１６４、キャッシュ／コマンドプロセッ
サ２００、およびテクスチャユニット５００は、メイン
メモリ１１２からの情報読み出しだけに動作可能であ
り、ピクセルエンジン７００は、メインメモリ１１２へ
の情報書き込みだけに動作可能である。
トローラ１５２は、メインメモリ１２へのアクセスをシ
ークする様々な競合リソースに接続される。これら競合
リソースには、プロセッサインターフェース（ＰＩ）１
５０（メインプロセッサ１１０に接続される）、音声Ｄ
ＳＰ（ＤＳＰ）１５６、入力／出力インターフェース
（ＩＯ）８０２、ビデオインターフェース（ＶＩ）１６
４、キャッシュ／コマンドプロセッサ（ＣＰ）２００、
テクスチャユニット（ＴＣ）５００、およびピクセルエ
ンジン（ＰＥ）７００が含まれる。本実施形態例におい
て、これらリソースのうち、プロセッサインターフェー
ス１５０、音声ＤＳＰ１５６、およびＩＯインターフェ
ース８０２は、メインメモリ１１２からの情報読み出し
および情報書き込みの両方に動作可能である。ＩＯイン
ターフェース８０２は、自身の調停に動作可能であり、
モデム、ＤＶＤインターフェースなどの様々な入力／出
力装置にインターフェースされ、そのメモリ帯域幅の要
求基準も比較的低い。本実施形態例において、ビデオイ
ンターフェース１６４、キャッシュ／コマンドプロセッ
サ２００、およびテクスチャユニット５００は、メイン
メモリ１１２からの情報読み出しだけに動作可能であ
り、ピクセルエンジン７００は、メインメモリ１１２へ
の情報書き込みだけに動作可能である。
【００３５】メモリコントローラ１５２は、様々なメモ
リコントローラタスクを行い、タスクには、１）例え
ば、図６および図７に示す７つのポートの間の、メイン
メモリ１１２に対するアクセスの調停、２）メモリアク
セスを要求しているリソースのメモリ待ち時間、および
必要帯域幅を考慮に入れた上での、メモリアクセスの認
可、３）アクセスターンアランドを減少させるためのバ
ッファ書き込み、４）必要に応じてメインメモリ１１２
のリフレッシュ、および５）プログラム可能なレジスタ
を使用しての、メインメモリ１１２の保護、などが含ま
れる。図６および図７に示す実施形態例においては、メ
モリアクセスをシークする７つのポートが図示されてい
る。当業者には自明であるが、どの実施例においても、
ポートの数は７以下であっても、以上であってもよい。
さらに、図７など（さらにその他の実施例における説明
も含む）に示すバス／信号ライン幅は、例示目的のため
だけに過ぎず、本発明の範囲を制限するものではない。
メモリコントローラ１５２は、特定ポートの間で調停を
行い、メインメモリ１１２に要求を送出する。本実施形
態例において、メモリコントローラ１５２、およびその
入力および出力のすべては２００ＭＨｚで動作する。１
２８ビットの２００ＭＨｚデータパスは、４チャネルメ
モリアクセスコントロール（ＭＡＣ）ブロックを経由し
て最高４００ＭＨｚでクロック制御され、４００ＭＨｚ
の外部１ＴＳＲＡＭメモリとの通信を許可する。ＭＡＣ
は、各３２ビットパスからデータを受信して、適切なク
ロック速度でデータを同期読み出しする。図７に示すア
ドレスおよび制御信号は、ＩＯピンに直接接続される。
メインメモリ１１２との通信に使用される特定の信号方
式は、本発明には含まれない。
リコントローラタスクを行い、タスクには、１）例え
ば、図６および図７に示す７つのポートの間の、メイン
メモリ１１２に対するアクセスの調停、２）メモリアク
セスを要求しているリソースのメモリ待ち時間、および
必要帯域幅を考慮に入れた上での、メモリアクセスの認
可、３）アクセスターンアランドを減少させるためのバ
ッファ書き込み、４）必要に応じてメインメモリ１１２
のリフレッシュ、および５）プログラム可能なレジスタ
を使用しての、メインメモリ１１２の保護、などが含ま
れる。図６および図７に示す実施形態例においては、メ
モリアクセスをシークする７つのポートが図示されてい
る。当業者には自明であるが、どの実施例においても、
ポートの数は７以下であっても、以上であってもよい。
さらに、図７など（さらにその他の実施例における説明
も含む）に示すバス／信号ライン幅は、例示目的のため
だけに過ぎず、本発明の範囲を制限するものではない。
メモリコントローラ１５２は、特定ポートの間で調停を
行い、メインメモリ１１２に要求を送出する。本実施形
態例において、メモリコントローラ１５２、およびその
入力および出力のすべては２００ＭＨｚで動作する。１
２８ビットの２００ＭＨｚデータパスは、４チャネルメ
モリアクセスコントロール（ＭＡＣ）ブロックを経由し
て最高４００ＭＨｚでクロック制御され、４００ＭＨｚ
の外部１ＴＳＲＡＭメモリとの通信を許可する。ＭＡＣ
は、各３２ビットパスからデータを受信して、適切なク
ロック速度でデータを同期読み出しする。図７に示すア
ドレスおよび制御信号は、ＩＯピンに直接接続される。
メインメモリ１１２との通信に使用される特定の信号方
式は、本発明には含まれない。
【００３６】本実施形態例におけるメモリコントローラ
リソース調停の方法（発明の名称が「共有リソースアク
セス方法および装置」である、同時係属出願番号６０／
２２６、８８６、代理人名簿番号７２３−７５４でさら
に説明されてこの出願は、ここに引用例として組み込ま
れている）に従って、アプリケーションプログラマが、
例えば３．２ギガバイトのメインメモリ１１２の帯域幅
の割り当てを制御できるようにするため、帯域幅制御
は、上記リソースのそれぞれに固有に関連して行われ
る。例えば、プログラム可能な帯域幅制御レジスタは、
それぞれコマンドプロセッサ２００、および、テクスチ
ャユニット５００に対応づけられる。これらは、メイン
メモリの帯域幅を、テクスチャユニット５００よりコマ
ンドプロセッサ２００に対してより多く割り当てるため
に利用される。この方法によれば、見識のあるユーザで
あれば、上記の競合インターフェースドライバを個々の
アプリケーションのニーズに合わせて調整し、総合的な
性能を向上させることも可能である。従って、上記の競
合インターフェースそれぞれに対して、レジスタを利用
してそのメモリ帯域幅の割り当てを制御し、ｎクロック
サイクルごとにメモリ調停の要求が確実に認可されるよ
うにする。これにより、あるインターフェースが一度に
大量のリクエストを生成し、他のインターフェースも同
様にリクエストを生成している場合、各インターフェー
スに対して例えばフィルタを使用して、メインメモリへ
のアクセス要求をスローダウンさせることができる。ま
たは、メインメモリ１１２が遊休状態にあり、さらにど
のユニットもメモリアクセスを主張していない場合、そ
のようなアクセス要求が認可される。他のインターフェ
ースからの要求が同時に存在する場合、使用するフィル
タによって、ある特定のインターフェースに対して要求
が認可されるスピードが規定される。
リソース調停の方法（発明の名称が「共有リソースアク
セス方法および装置」である、同時係属出願番号６０／
２２６、８８６、代理人名簿番号７２３−７５４でさら
に説明されてこの出願は、ここに引用例として組み込ま
れている）に従って、アプリケーションプログラマが、
例えば３．２ギガバイトのメインメモリ１１２の帯域幅
の割り当てを制御できるようにするため、帯域幅制御
は、上記リソースのそれぞれに固有に関連して行われ
る。例えば、プログラム可能な帯域幅制御レジスタは、
それぞれコマンドプロセッサ２００、および、テクスチ
ャユニット５００に対応づけられる。これらは、メイン
メモリの帯域幅を、テクスチャユニット５００よりコマ
ンドプロセッサ２００に対してより多く割り当てるため
に利用される。この方法によれば、見識のあるユーザで
あれば、上記の競合インターフェースドライバを個々の
アプリケーションのニーズに合わせて調整し、総合的な
性能を向上させることも可能である。従って、上記の競
合インターフェースそれぞれに対して、レジスタを利用
してそのメモリ帯域幅の割り当てを制御し、ｎクロック
サイクルごとにメモリ調停の要求が確実に認可されるよ
うにする。これにより、あるインターフェースが一度に
大量のリクエストを生成し、他のインターフェースも同
様にリクエストを生成している場合、各インターフェー
スに対して例えばフィルタを使用して、メインメモリへ
のアクセス要求をスローダウンさせることができる。ま
たは、メインメモリ１１２が遊休状態にあり、さらにど
のユニットもメモリアクセスを主張していない場合、そ
のようなアクセス要求が認可される。他のインターフェ
ースからの要求が同時に存在する場合、使用するフィル
タによって、ある特定のインターフェースに対して要求
が認可されるスピードが規定される。
【００３７】メモリコントローラ１５２は、メインメモ
リ１１２への要求に関連する様々なグラフィックスデー
タを制御し、例えば、 ・３Ｄグラフィックスプロセッサ１５４（具体的には、
コマンドプロセッサ２００、テクスチャユニット５０
０、およびピクセルエンジン７００）、 ・プロセッサインターフェース１５０を介するメインプ
ロセッサ１１０、 ・音声ＤＳＰ１５６、 ・ディスプレイコントローラ１６４、および ・様々なＩ／Ｏユニット（大容量記憶アクセス装置１０
６）のための周辺コントローラ１６２、 などがある。
リ１１２への要求に関連する様々なグラフィックスデー
タを制御し、例えば、 ・３Ｄグラフィックスプロセッサ１５４（具体的には、
コマンドプロセッサ２００、テクスチャユニット５０
０、およびピクセルエンジン７００）、 ・プロセッサインターフェース１５０を介するメインプ
ロセッサ１１０、 ・音声ＤＳＰ１５６、 ・ディスプレイコントローラ１６４、および ・様々なＩ／Ｏユニット（大容量記憶アクセス装置１０
６）のための周辺コントローラ１６２、 などがある。
【００３８】図８に、メインメモリへのアクセスを競合
するこれら「要求部」に関わるいくつかの典型的な動作
を示す。図８中の矢印は、以下の動作を示す。 １． 新たな画像、ゲームセクタまたはレベル、または
その他アプリケーションシーケンスのための大容量記憶
アクセス装置６２（例えばＤＶＤ）からメインメモリ１
１２へのテクスチャ画像のロード ２． 新たに画像、ゲームセクタまたはレベル、または
その他アプリケーションシーケンスのための、大容量記
憶アクセル装置６２からメインメモリへの形状頂点配列
のロード ３． メインプロセッサ１１０、またはグラフィックス
プロセッサ１５４によるテクスチャマップの動的レンダ
リング ４． メインプロセッサ１１０による、頂点配列の動的
生成、または変更 ５． グラフィックスプロセッサ１５４による消費のた
めに、メインプロセッサ１１０による光のアニメ化およ
びマトリックスの変換 ６． グラフィックスプロセッサ１５４による消費のた
めに、メインプロセッサ１１０による表示リストの作成 ７． メインプロセッサ１１０による、グラフィックス
コマンドストリームの生成 ８． ３Ｄグラフィックスプロセッサ１５４によるグラ
フィックスコマンドストリームの読み出し ９． ３Ｄグラフィックスプロセッサ１５４による表示
リストの読み出し １０． レンダリングのための、３Ｄグラフィックスプ
ロセッサ１５４による頂点アクセス １１． レンダリングのための、３Ｄグラフィックスプ
ロセッサ１５４によるテクスチャアクセス
するこれら「要求部」に関わるいくつかの典型的な動作
を示す。図８中の矢印は、以下の動作を示す。 １． 新たな画像、ゲームセクタまたはレベル、または
その他アプリケーションシーケンスのための大容量記憶
アクセス装置６２（例えばＤＶＤ）からメインメモリ１
１２へのテクスチャ画像のロード ２． 新たに画像、ゲームセクタまたはレベル、または
その他アプリケーションシーケンスのための、大容量記
憶アクセル装置６２からメインメモリへの形状頂点配列
のロード ３． メインプロセッサ１１０、またはグラフィックス
プロセッサ１５４によるテクスチャマップの動的レンダ
リング ４． メインプロセッサ１１０による、頂点配列の動的
生成、または変更 ５． グラフィックスプロセッサ１５４による消費のた
めに、メインプロセッサ１１０による光のアニメ化およ
びマトリックスの変換 ６． グラフィックスプロセッサ１５４による消費のた
めに、メインプロセッサ１１０による表示リストの作成 ７． メインプロセッサ１１０による、グラフィックス
コマンドストリームの生成 ８． ３Ｄグラフィックスプロセッサ１５４によるグラ
フィックスコマンドストリームの読み出し ９． ３Ｄグラフィックスプロセッサ１５４による表示
リストの読み出し １０． レンダリングのための、３Ｄグラフィックスプ
ロセッサ１５４による頂点アクセス １１． レンダリングのための、３Ｄグラフィックスプ
ロセッサ１５４によるテクスチャアクセス
【００３９】この実施例において、グラフィックスプロ
セッサ１１４は、以下のタイプのデータに対して、整列
要求などのデータメモリ必要条件をいくつか有する。例
えば、テクスチャおよびテクスチャ参照用テーブル画
像、表示リスト、グラフィックスＦＩＦＯ、および外部
フレームバッファなどに対してである。これらのデータ
オブジェクトに対して整列が要求されるのは、グラフィ
ックスプロセッサ１１４が非常に高速であり、かつメイ
ンメモリ１１２からのデータが３２バイトのまとまりで
転送されるためである。データ整列により、単純かつ高
速なハードウエアが可能になる。
セッサ１１４は、以下のタイプのデータに対して、整列
要求などのデータメモリ必要条件をいくつか有する。例
えば、テクスチャおよびテクスチャ参照用テーブル画
像、表示リスト、グラフィックスＦＩＦＯ、および外部
フレームバッファなどに対してである。これらのデータ
オブジェクトに対して整列が要求されるのは、グラフィ
ックスプロセッサ１１４が非常に高速であり、かつメイ
ンメモリ１１２からのデータが３２バイトのまとまりで
転送されるためである。データ整列により、単純かつ高
速なハードウエアが可能になる。
【００４０】頂点、マトリックス、および光配列などそ
の他のデータオブジェクトについては、本実施形態例に
おける追加的なハードウェアサポートによって、コアー
ス整列（４バイト整列）が不要になる。このようなデー
タオブジェクトが多数存在するため、個々のオブジェク
トのメモリ消費は、場合によっては低くなり、よって、
整列要求の緩和によりメモリの消費が抑えられる。
の他のデータオブジェクトについては、本実施形態例に
おける追加的なハードウェアサポートによって、コアー
ス整列（４バイト整列）が不要になる。このようなデー
タオブジェクトが多数存在するため、個々のオブジェク
トのメモリ消費は、場合によっては低くなり、よって、
整列要求の緩和によりメモリの消費が抑えられる。
【００４１】この実施例において、複数のプロセッサと
ハードウェアブロックにより、メインメモリが更新され
得る。さらに、ＣＰＵ１１０、およびグラフィックスプ
ロセッサ１１４は、様々なデータキャッシュを含む。ハ
ードウェアはメインメモリ内でのデータ、およびその関
連キャッシュのコヒーレンシーを保持しないため、様々
なコヒーレンシーに関わる問題を引き起こす原因とな
る。例えば、グラフィックスプロセッサ１１４用のデー
タをＣＰＵが変更または生成する場合、ＣＰＵが自身の
書き込み用バッファを介してキャッシュされたメモリに
データ書き込みを行う場合、およびグラフィックスプロ
セッサ１１４向けの新たなデータをＤＶＤからメインメ
モリにロードする場合などが考えられる。コヒレンシー
に関わる問題は、これら後者２つの場合において、デー
タの格納に使用されていたメインメモリがその他のグラ
フィックスデータに使用された場合に起こり得る。
ハードウェアブロックにより、メインメモリが更新され
得る。さらに、ＣＰＵ１１０、およびグラフィックスプ
ロセッサ１１４は、様々なデータキャッシュを含む。ハ
ードウェアはメインメモリ内でのデータ、およびその関
連キャッシュのコヒーレンシーを保持しないため、様々
なコヒーレンシーに関わる問題を引き起こす原因とな
る。例えば、グラフィックスプロセッサ１１４用のデー
タをＣＰＵが変更または生成する場合、ＣＰＵが自身の
書き込み用バッファを介してキャッシュされたメモリに
データ書き込みを行う場合、およびグラフィックスプロ
セッサ１１４向けの新たなデータをＤＶＤからメインメ
モリにロードする場合などが考えられる。コヒレンシー
に関わる問題は、これら後者２つの場合において、デー
タの格納に使用されていたメインメモリがその他のグラ
フィックスデータに使用された場合に起こり得る。
【００４２】ＤＶＤがデータをロードする場合、ＤＶＤ
ＡＰＩは、ＣＰＵデータキャッシュ内に存在するメイ
ンメモリのロードされた部分を自動的に無効にする。こ
の安全策により、プログラマはＣＰＵのデータキャッシ
ュコーヒレンシーを気にすることなく、ＤＶＤにロード
されたデータを変更することができる。このＤＶＤＡＩ
Ｐの特質は、デフォルトでアクティブにされ、プログラ
マによってイナクティブにされる。
ＡＰＩは、ＣＰＵデータキャッシュ内に存在するメイ
ンメモリのロードされた部分を自動的に無効にする。こ
の安全策により、プログラマはＣＰＵのデータキャッシ
ュコーヒレンシーを気にすることなく、ＤＶＤにロード
されたデータを変更することができる。このＤＶＤＡＩ
Ｐの特質は、デフォルトでアクティブにされ、プログラ
マによってイナクティブにされる。
【００４３】ＤＶＤによってロードされたグラフィカル
データは、グラフィックスプロセッサ１１４によるレン
ダリングのために、既にフォーマットされているテクス
チャと頂点とを含んでいてもよい。そのため、頂点キャ
ッシュとテクスチャキャッシュ領域を無効にする必要が
生じる。
データは、グラフィックスプロセッサ１１４によるレン
ダリングのために、既にフォーマットされているテクス
チャと頂点とを含んでいてもよい。そのため、頂点キャ
ッシュとテクスチャキャッシュ領域を無効にする必要が
生じる。
【００４４】ＣＰＵ１１０は、メインメモリへの書き込
み手段を２つ備える。書き込み用ギャザリングバッファ
と、ＣＰＵキャッシュ階層とである。書き込み用ギャザ
リングバッファは、通常、キャッシュに影響を及ぼさず
にグラフィクスコマンドをメモリに「ブラスト」するの
に使用される。その結果、書き込み用ギャザリングバッ
ファを介して送出された情報は、キャッシュコヒーレン
トではない。書き込み用ギャザリングバッファを用い
て、ＣＰＵキャッシュ内に存在し得るメモリエリアへの
書き込みを回避する場合には、注意が必要である。以下
に示すキャッシュフラッシング指示を利用して、ＣＰＵ
キャッシュからデータエリアを強制してもよい。
み手段を２つ備える。書き込み用ギャザリングバッファ
と、ＣＰＵキャッシュ階層とである。書き込み用ギャザ
リングバッファは、通常、キャッシュに影響を及ぼさず
にグラフィクスコマンドをメモリに「ブラスト」するの
に使用される。その結果、書き込み用ギャザリングバッ
ファを介して送出された情報は、キャッシュコヒーレン
トではない。書き込み用ギャザリングバッファを用い
て、ＣＰＵキャッシュ内に存在し得るメモリエリアへの
書き込みを回避する場合には、注意が必要である。以下
に示すキャッシュフラッシング指示を利用して、ＣＰＵ
キャッシュからデータエリアを強制してもよい。
【００４５】ＣＰＵが自身のキャッシュを通してグラフ
ィックスデータを生成または変更する場合、以下のメモ
リタイプは、古いデータを格納することになりかねな
い。 ・メインメモリ ・グラフィックスプロセッサ１１４の頂点キャッシュ、
テクスチャキャッシュ領域 グラフィックスプロセッサ１１４に正しいデータを送出
するためには、本実施形態例に従って、グラフィックス
プロセッサ１１４の頂点、またはテクスチャキャッシュ
を無効にすると共に、ＣＰＵデータキャッシュをフラッ
シュする必要がある。典型的に、ＣＰＵは、グラフィッ
クスプロセッサ１１４より１フレーム先んじてデータを
アニメ化する。そこで、データのコヒーレンシー保持に
効率的な方法としては、 ・ＣＰＵによって変更されたグラフィックスデータすべ
てをメインメモリ内で順にグループ分けして、ブロック
データのキャッシュフラッシュを効率化する ・各グラフィックスフレームの先頭部分で、全てのテク
スチャキャッシュ同様、頂点キャッシュを無効にする、 などがある。
ィックスデータを生成または変更する場合、以下のメモ
リタイプは、古いデータを格納することになりかねな
い。 ・メインメモリ ・グラフィックスプロセッサ１１４の頂点キャッシュ、
テクスチャキャッシュ領域 グラフィックスプロセッサ１１４に正しいデータを送出
するためには、本実施形態例に従って、グラフィックス
プロセッサ１１４の頂点、またはテクスチャキャッシュ
を無効にすると共に、ＣＰＵデータキャッシュをフラッ
シュする必要がある。典型的に、ＣＰＵは、グラフィッ
クスプロセッサ１１４より１フレーム先んじてデータを
アニメ化する。そこで、データのコヒーレンシー保持に
効率的な方法としては、 ・ＣＰＵによって変更されたグラフィックスデータすべ
てをメインメモリ内で順にグループ分けして、ブロック
データのキャッシュフラッシュを効率化する ・各グラフィックスフレームの先頭部分で、全てのテク
スチャキャッシュ同様、頂点キャッシュを無効にする、 などがある。
【００４６】これらの動作は、メインメモリ１１２に対
する読み出し、書き込みに関係する動作の一部の例示に
過ぎない。特に、メモリコントローラ１５２は、メイン
メモリの読み出し、書き込み動作に関わるポートの間で
調停を行う。
する読み出し、書き込みに関係する動作の一部の例示に
過ぎない。特に、メモリコントローラ１５２は、メイン
メモリの読み出し、書き込み動作に関わるポートの間で
調停を行う。
【００４７】図９は、メモリコントローラ１５２をより
詳細に示すブロック図である。図９に示すように、メモ
リコントローラ１５２は、図６および図７に示す競合リ
ソースのそれぞれに対応する、それぞれ独立した「ロー
カルな」インターフェースを含む。コントローラｐｉイ
ンターフェース１５０Ｉは、プロセッサインターフェー
ス１５０とインターフェースされ、コントローラＤＳＰ
インターフェース１５６Ｉは音声ＤＳＰ１５６とインタ
ーフェースされ、コントローラｉｏインターフェース８
０２Ｉは入出力インターフェース８０２とインターフェ
ースされ、コントローラビデオインターフェース１６４
Ｉはビデオインターフェース１６４とインターフェース
され、コントローラｃｐインターフェース２００Ｉはコ
マンドプロセッサ２００とインターフェースされ、コン
トローラｔｃインターフェース５００Ｉはテクスチャユ
ニット５００とインターフェースされ、さらに、インタ
ーフェースｐｅ７００Ｉはピクセルエンジン７００とイ
ンターフェースされる。メモリコントローラ１５２は、
以下に図１７および図１８を参照してさらに詳しく説明
する、外部メモリコントロール８２９を介してメインメ
モリと接続される。図１７および図１８に示す外部メモ
リコントロールは、図１７および図１８に示すように、
書き込み・読み出し状態間で双方向メモリバスを切り替
える、読み出し／書き込み制御信号を生成する。
詳細に示すブロック図である。図９に示すように、メモ
リコントローラ１５２は、図６および図７に示す競合リ
ソースのそれぞれに対応する、それぞれ独立した「ロー
カルな」インターフェースを含む。コントローラｐｉイ
ンターフェース１５０Ｉは、プロセッサインターフェー
ス１５０とインターフェースされ、コントローラＤＳＰ
インターフェース１５６Ｉは音声ＤＳＰ１５６とインタ
ーフェースされ、コントローラｉｏインターフェース８
０２Ｉは入出力インターフェース８０２とインターフェ
ースされ、コントローラビデオインターフェース１６４
Ｉはビデオインターフェース１６４とインターフェース
され、コントローラｃｐインターフェース２００Ｉはコ
マンドプロセッサ２００とインターフェースされ、コン
トローラｔｃインターフェース５００Ｉはテクスチャユ
ニット５００とインターフェースされ、さらに、インタ
ーフェースｐｅ７００Ｉはピクセルエンジン７００とイ
ンターフェースされる。メモリコントローラ１５２は、
以下に図１７および図１８を参照してさらに詳しく説明
する、外部メモリコントロール８２９を介してメインメ
モリと接続される。図１７および図１８に示す外部メモ
リコントロールは、図１７および図１８に示すように、
書き込み・読み出し状態間で双方向メモリバスを切り替
える、読み出し／書き込み制御信号を生成する。
【００４８】例えばテクスチャ座標インターフェース５
００Ｉに注目すると、このインターフェースは、図６お
よび図７に示す読み出し専用テクスチャユニット５００
に接続される。ＴＣインターフェース５００Ｉ（メイン
メモリから読み出されたリソースに接続される各ローカ
ルインターフェース）は、読み出し要求と、その関連リ
ソースであるテクスチャユニット５００から受信に示す
ＲＱ２）を含む。メモリコントローラインターフェース
ｐｅ、ｄｓｐ、ｉｏ、およびｐｉも同様に、図１０に示
すような、書き込み要求をキューに入れるためのローカ
ル書き込みキューをＷＱ０−４をそれぞれ含む。
００Ｉに注目すると、このインターフェースは、図６お
よび図７に示す読み出し専用テクスチャユニット５００
に接続される。ＴＣインターフェース５００Ｉ（メイン
メモリから読み出されたリソースに接続される各ローカ
ルインターフェース）は、読み出し要求と、その関連リ
ソースであるテクスチャユニット５００から受信に示す
ＲＱ２）を含む。メモリコントローラインターフェース
ｐｅ、ｄｓｐ、ｉｏ、およびｐｉも同様に、図１０に示
すような、書き込み要求をキューに入れるためのローカ
ル書き込みキューをＷＱ０−４をそれぞれ含む。
【００４９】図９に戻り、調停コントロール８２５は、
調停技法を実現するための制御論理を含む。調停技法に
関しては、以下およびここに引用例として組み込まれて
いる発明の名称が「共有リソースアクセス方法および装
置」である上述の同時係属出願（代理人名簿番号７２３
−７５４）でさらに詳しく説明する。調停コントロール
８２５は、例えばテクスチャインターフェース５００Ｉ
が読み出し要求を受信すると、それに対して注意を喚起
される。同様に、インターフェース２００Ｉ、７００
Ｉ、１５０Ｉ、１５６Ｉ、１６４Ｉ、８０２Ｉ、および
８２９は、メモリアクセス要求競合の調停目的に、調停
コントロール８２５に動作可能に接続される。以下にさ
らに詳しく説明するが、例えばメモリＴＣインターフェ
ース５００Ｉ、およびＤＳＰインターフェース１５６Ｉ
から読み出し要求を受信すると（競合リソースは５００
Ｉと１５６Ｉだけと仮定した場合）、調停コントロール
８２５は、最初のメモリサイクルをテクスチャユニット
ＴＣに付与し、次のメモリサイクルをＤＳＰ１５６に授
与する。これにより、読み出し要求はラウンドロビン方
式で認可され得る。調停コントローラ８２５は、上述の
同時係属特許出願で説明され、さらには以下で述べるよ
うに、ペンディング要求のすべてを認識した上で認可を
行う。
調停技法を実現するための制御論理を含む。調停技法に
関しては、以下およびここに引用例として組み込まれて
いる発明の名称が「共有リソースアクセス方法および装
置」である上述の同時係属出願（代理人名簿番号７２３
−７５４）でさらに詳しく説明する。調停コントロール
８２５は、例えばテクスチャインターフェース５００Ｉ
が読み出し要求を受信すると、それに対して注意を喚起
される。同様に、インターフェース２００Ｉ、７００
Ｉ、１５０Ｉ、１５６Ｉ、１６４Ｉ、８０２Ｉ、および
８２９は、メモリアクセス要求競合の調停目的に、調停
コントロール８２５に動作可能に接続される。以下にさ
らに詳しく説明するが、例えばメモリＴＣインターフェ
ース５００Ｉ、およびＤＳＰインターフェース１５６Ｉ
から読み出し要求を受信すると（競合リソースは５００
Ｉと１５６Ｉだけと仮定した場合）、調停コントロール
８２５は、最初のメモリサイクルをテクスチャユニット
ＴＣに付与し、次のメモリサイクルをＤＳＰ１５６に授
与する。これにより、読み出し要求はラウンドロビン方
式で認可され得る。調停コントローラ８２５は、上述の
同時係属特許出願で説明され、さらには以下で述べるよ
うに、ペンディング要求のすべてを認識した上で認可を
行う。
【００５０】図１１に示す読み出しデータパスからもわ
かるように、テクスチャユニットＴＣの帯域幅要求は高
い（メインメモリデータパスと同じ幅を有する１２８ビ
ットＧＦＸデータパス参照）。このため、テクスチャユ
ニットは、メモリ帯域幅を無駄にすることなくその要求
が認可され得る。図１１に示すように、ＤＳＰの帯域幅
は６４ビットであり、メモリサイクルを無駄にしないよ
うな方法で、調停コントロール８２５によって優先度が
授与される。
かるように、テクスチャユニットＴＣの帯域幅要求は高
い（メインメモリデータパスと同じ幅を有する１２８ビ
ットＧＦＸデータパス参照）。このため、テクスチャユ
ニットは、メモリ帯域幅を無駄にすることなくその要求
が認可され得る。図１１に示すように、ＤＳＰの帯域幅
は６４ビットであり、メモリサイクルを無駄にしないよ
うな方法で、調停コントロール８２５によって優先度が
授与される。
【００５１】調停コントロール８２５は、例えば、以下
に述べる調停技法を実現する状態により順位付けを行う
状態装置である。上記同時係属特許出願で詳しく述べて
いるように、調停コントロール８２５は、帯域幅ダイア
ルレジスタによって部分制御されるため、（例えば）テ
クスチャユニット５００からメモリアクセス要求があっ
た場合、その要求は効果的に抑制される。このため、テ
クスチャデータを大量に含むビデオゲームにおいては、
システムの帯域幅は調整されて、その特定ゲームのメモ
リアクセスのニーズに対して最適化される。
に述べる調停技法を実現する状態により順位付けを行う
状態装置である。上記同時係属特許出願で詳しく述べて
いるように、調停コントロール８２５は、帯域幅ダイア
ルレジスタによって部分制御されるため、（例えば）テ
クスチャユニット５００からメモリアクセス要求があっ
た場合、その要求は効果的に抑制される。このため、テ
クスチャデータを大量に含むビデオゲームにおいては、
システムの帯域幅は調整されて、その特定ゲームのメモ
リアクセスのニーズに対して最適化される。
【００５２】より具体的には、上述したように、各読み
出し「マスタ」（メインメモリ１１２へのアクセスをシ
ークするリソース）は、メインメモリ１１２からの読み
出しに備えて読み出しアドレスをキューに入れるため
に、読み出しキューＲＱ１からＲＱ６のうち対応するも
のに関連づけられる。メインメモリ１１２へのアクセス
をシークする書き込みマスタは、メインメモリ１１２へ
の書き込みに備えて書き込みアドレスをキューに入れる
ために、書き込みキューＷＱ１からＷＱ４のうち対応す
るものに関連づけられる。調停コントロール８２５は、
所定の調停プロセスを利用して、メインメモリへのアク
セスを読み出しキューＲＱ１からＲＱ６に割り当て、さ
らに、書き込みキューＷＱ１からＷＱ４のうち、どの書
き込み要求がグローバル書き込み用バッファＷＱ０に提
供されるかを制御する。少なくとも要求のいくつかがこ
の調停プロセスに供給される率は、プログラム可能な帯
域幅ダイアルレジスタの設定に従って制御可能である。
ある特別な動作目的でダイアルレジスタを適切に設定す
ることにより、見識のあるユーザは、要求の流れをこの
調停プロセスに合わせることにより、システムの動作性
能を向上させることが可能である。
出し「マスタ」（メインメモリ１１２へのアクセスをシ
ークするリソース）は、メインメモリ１１２からの読み
出しに備えて読み出しアドレスをキューに入れるため
に、読み出しキューＲＱ１からＲＱ６のうち対応するも
のに関連づけられる。メインメモリ１１２へのアクセス
をシークする書き込みマスタは、メインメモリ１１２へ
の書き込みに備えて書き込みアドレスをキューに入れる
ために、書き込みキューＷＱ１からＷＱ４のうち対応す
るものに関連づけられる。調停コントロール８２５は、
所定の調停プロセスを利用して、メインメモリへのアク
セスを読み出しキューＲＱ１からＲＱ６に割り当て、さ
らに、書き込みキューＷＱ１からＷＱ４のうち、どの書
き込み要求がグローバル書き込み用バッファＷＱ０に提
供されるかを制御する。少なくとも要求のいくつかがこ
の調停プロセスに供給される率は、プログラム可能な帯
域幅ダイアルレジスタの設定に従って制御可能である。
ある特別な動作目的でダイアルレジスタを適切に設定す
ることにより、見識のあるユーザは、要求の流れをこの
調停プロセスに合わせることにより、システムの動作性
能を向上させることが可能である。
【００５３】グローバル書き込み用バッファＷＱ０に書
き込み要求を集めることにより、読み出しから書き込
み、および書き込みから読み出しへの切り替えが減少さ
れ、メインメモリタイプが動作によって変更される際に
生じるデッドメモリサイクルが最小化できる。書き込み
要求はグローバル書き込み用バッファＷＱ０に供給さ
れ、一方読み出し要求は調停プロセスに従って処理され
る。グローバル書き込み用バッファＷＱ０があるレベル
まで満たされた場合、あるいはメインプロセッサの読み
出し要求がグローバル書き込み用バッファのエントリに
マッチした場合、メインメモリのデータパスは、読み出
しから書き込み状態に切り替えられることが多い。この
スイッチオーバーにより、グローバル書き込み用バッフ
ァＷＱ０は、メインメモリ１１２のある特定アドレスに
データを書き込むためにフラッシュされる。
き込み要求を集めることにより、読み出しから書き込
み、および書き込みから読み出しへの切り替えが減少さ
れ、メインメモリタイプが動作によって変更される際に
生じるデッドメモリサイクルが最小化できる。書き込み
要求はグローバル書き込み用バッファＷＱ０に供給さ
れ、一方読み出し要求は調停プロセスに従って処理され
る。グローバル書き込み用バッファＷＱ０があるレベル
まで満たされた場合、あるいはメインプロセッサの読み
出し要求がグローバル書き込み用バッファのエントリに
マッチした場合、メインメモリのデータパスは、読み出
しから書き込み状態に切り替えられることが多い。この
スイッチオーバーにより、グローバル書き込み用バッフ
ァＷＱ０は、メインメモリ１１２のある特定アドレスに
データを書き込むためにフラッシュされる。
【００５４】既に述べたように、ダイアルレジスタは対
応マスタのためにメモリ帯域幅を制御する。例えば、コ
マンドプロセッサのダイアルレジスタの内容がメモリサ
イクルごとに加算される累算器が１．００より少ない場
合、この調停方式では、待ち状態のコマンドプロセッサ
要求があったとしても、累算器の内容が１．００以上に
なるように十分なサイクルが経過するまで、または他の
マスタからの待ち状態の要求があるまで、別のマスタに
メモリアクセスを認可する。メモリコントローラ１５２
は、ダイアルレジスタの設定により、メインメモリ１１
２が遊休状態にならないようにするのが好ましい。ダイ
アルレジスタは、該当マスタのダイアルレジスタに対応
する累算器が１．００に等しくなるまで、そのマスタか
らの要求をマスキングすることにより、この調停方式に
作用する。
応マスタのためにメモリ帯域幅を制御する。例えば、コ
マンドプロセッサのダイアルレジスタの内容がメモリサ
イクルごとに加算される累算器が１．００より少ない場
合、この調停方式では、待ち状態のコマンドプロセッサ
要求があったとしても、累算器の内容が１．００以上に
なるように十分なサイクルが経過するまで、または他の
マスタからの待ち状態の要求があるまで、別のマスタに
メモリアクセスを認可する。メモリコントローラ１５２
は、ダイアルレジスタの設定により、メインメモリ１１
２が遊休状態にならないようにするのが好ましい。ダイ
アルレジスタは、該当マスタのダイアルレジスタに対応
する累算器が１．００に等しくなるまで、そのマスタか
らの要求をマスキングすることにより、この調停方式に
作用する。
【００５５】このように、帯域幅ダイアルレジスタは、
主要メモリの「ホグ」により、メモリの使用に影響を及
ぼす。読み出しダイアルは、マスタの調停方式における
参加頻度と、メモリへのアクセス頻度を制御する。書き
込みダイアルはフロー制御目的であり、書き込みをグロ
ーバル書き込み用バッファＷＱ０にスロットリングする
ことにより、書き込み装置をスローダウンさせることが
できる。ここで、帯域幅ダイアルの設定により、許可さ
れない未処理読み出し要求がある場合、調停によりメモ
リを遊休状態にしないことが好ましい。この場合、スロ
ットリングされる要求部の間で、ラウンドロビン方式が
用いられる。
主要メモリの「ホグ」により、メモリの使用に影響を及
ぼす。読み出しダイアルは、マスタの調停方式における
参加頻度と、メモリへのアクセス頻度を制御する。書き
込みダイアルはフロー制御目的であり、書き込みをグロ
ーバル書き込み用バッファＷＱ０にスロットリングする
ことにより、書き込み装置をスローダウンさせることが
できる。ここで、帯域幅ダイアルの設定により、許可さ
れない未処理読み出し要求がある場合、調停によりメモ
リを遊休状態にしないことが好ましい。この場合、スロ
ットリングされる要求部の間で、ラウンドロビン方式が
用いられる。
【００５６】このシステム例においては、読み出しはす
べて単一キャッシュライン（３２バイト）である。その
ため、キャッシュラインの読み出しには２００ＭＨｚで
２サイクル要し、新規読み出しは１０ナノ秒ごとに行わ
れる。その他要求部の間でのラウンドロビン調停におい
て、メインプロセッサ１１０からの読み出しが最優先さ
れる。メモリ所有権は、読み出し要求部の間で１０ナノ
秒毎に変わってリフレッシュされるが、書き込みキュー
は常に全体にわたって書き込みされる。書き込みキュー
は、あるレベルまで、またはあるレベルを超えて満たさ
れたとき、またはメインプロセッサからの読み出し要求
が書き込み用バッファのエントリにマッチしたときに、
要求を開始する。
べて単一キャッシュライン（３２バイト）である。その
ため、キャッシュラインの読み出しには２００ＭＨｚで
２サイクル要し、新規読み出しは１０ナノ秒ごとに行わ
れる。その他要求部の間でのラウンドロビン調停におい
て、メインプロセッサ１１０からの読み出しが最優先さ
れる。メモリ所有権は、読み出し要求部の間で１０ナノ
秒毎に変わってリフレッシュされるが、書き込みキュー
は常に全体にわたって書き込みされる。書き込みキュー
は、あるレベルまで、またはあるレベルを超えて満たさ
れたとき、またはメインプロセッサからの読み出し要求
が書き込み用バッファのエントリにマッチしたときに、
要求を開始する。
【００５７】図９に示すように、帯域幅ダイアルレジス
タ、およびその他以下に特定されるレジスタは、メモリ
コントローラのプログラム可能なメモリレジスタ８２３
として具現化される。以下で詳しく特定されるこれらレ
ジスタは、メインＣＰＵ１１０によりプログラム可能で
あり、様々なメモリコントローラ機能を制御する。メモ
リコントローラ１５２に含まれるレジスタは、メモリア
クセスパフォーマンス関連のレジスタである。例えば、
パフォーマンスカウンタレジスタは、特定の競合リソー
スから受け取った要求の数を特定する。パフォーマンス
カウンタは、浪費されたメモリサイクルの状況を把握す
るのに用いられ、パフォーマンスカウンタレジスタの解
析に基づいて、メモリ帯域幅がどの程度有効に割り当て
られているかを決定する。パフォーマンスカウンタは、
読み出し／書き込み動作間の切り替えで必然的にロスさ
れたサイクルと、遊休タイムとを区別するのに使用され
てもよい。上述したように、サイクルは、読み出しから
書き込みへの切り替えで浪費される。例えば、２遊休サ
イクルはこのような切り替えが原因である。パフォーマ
ンスカウンタは、読み出し／書き込み切り替え、および
リフレッシュ動作に必ず使用されるメモリサイクルを、
パフォーマンス統計量から減算することにより、アプリ
ケーションプログラムがメモリ帯域幅をどの程度有効に
活用しているかを決定するのに使用されてもよい。この
パフォーマンスをモニタすれば、アプリケーションプロ
グラマは、メモリのより有効活用が可能なプログラムを
有利に設計することができる。
タ、およびその他以下に特定されるレジスタは、メモリ
コントローラのプログラム可能なメモリレジスタ８２３
として具現化される。以下で詳しく特定されるこれらレ
ジスタは、メインＣＰＵ１１０によりプログラム可能で
あり、様々なメモリコントローラ機能を制御する。メモ
リコントローラ１５２に含まれるレジスタは、メモリア
クセスパフォーマンス関連のレジスタである。例えば、
パフォーマンスカウンタレジスタは、特定の競合リソー
スから受け取った要求の数を特定する。パフォーマンス
カウンタは、浪費されたメモリサイクルの状況を把握す
るのに用いられ、パフォーマンスカウンタレジスタの解
析に基づいて、メモリ帯域幅がどの程度有効に割り当て
られているかを決定する。パフォーマンスカウンタは、
読み出し／書き込み動作間の切り替えで必然的にロスさ
れたサイクルと、遊休タイムとを区別するのに使用され
てもよい。上述したように、サイクルは、読み出しから
書き込みへの切り替えで浪費される。例えば、２遊休サ
イクルはこのような切り替えが原因である。パフォーマ
ンスカウンタは、読み出し／書き込み切り替え、および
リフレッシュ動作に必ず使用されるメモリサイクルを、
パフォーマンス統計量から減算することにより、アプリ
ケーションプログラムがメモリ帯域幅をどの程度有効に
活用しているかを決定するのに使用されてもよい。この
パフォーマンスをモニタすれば、アプリケーションプロ
グラマは、メモリのより有効活用が可能なプログラムを
有利に設計することができる。
【００５８】図１０に戻り、上述の通り、読み出しキュ
ーＲＱ１からＲＱ６のそれぞれは、図９に示す関連イン
ターフェース内に存在する。これにより、読み出しＲＱ
１は、図１０に示す信号線の接続先からもわかるよう
に、ＣＰインターフェース２００Ｉ内に存在する。同様
に、書き込みキュ−ＷＱ１（本実施形態例においては８
つの要求をキューに入れる）はＰＥインターフェース７
００Ｉだけに存在し、ここでは「ローカル」書き込みキ
ューバッファと称する。同様に、ＷＱ２からＷＱ４はＤ
ＳＰ ＩＯおよびＰＩインターフェースにそれぞれ存在
し、ローカル書き込みキューバッファである。図１０に
示すＷＱ０は、複数リソース、または「グローバル」書
き込み用バッファであって、図９に示す構成要素ｗｒｂ
uｆ８２７に存在する。図９に示す書き込み用バッファ
８２７への入力は、図１０に示すＷＱ０への入力に対応
する。
ーＲＱ１からＲＱ６のそれぞれは、図９に示す関連イン
ターフェース内に存在する。これにより、読み出しＲＱ
１は、図１０に示す信号線の接続先からもわかるよう
に、ＣＰインターフェース２００Ｉ内に存在する。同様
に、書き込みキュ−ＷＱ１（本実施形態例においては８
つの要求をキューに入れる）はＰＥインターフェース７
００Ｉだけに存在し、ここでは「ローカル」書き込みキ
ューバッファと称する。同様に、ＷＱ２からＷＱ４はＤ
ＳＰ ＩＯおよびＰＩインターフェースにそれぞれ存在
し、ローカル書き込みキューバッファである。図１０に
示すＷＱ０は、複数リソース、または「グローバル」書
き込み用バッファであって、図９に示す構成要素ｗｒｂ
uｆ８２７に存在する。図９に示す書き込み用バッファ
８２７への入力は、図１０に示すＷＱ０への入力に対応
する。
【００５９】仮に、書き込み用バッファ８２７が複数の
書き込み要求を一度に受信した場合、本発明の実施形態
例に従って、メモリ書き込みバッファ８２７は、これら
書き込み要求の間で調停を行う。さらに、書き込み用バ
ッファ８２７で実現される、グローバル書き込み用バッ
ファに関連してダイアルレジスタを利用してもよい。こ
れにより、ダイアルレジスタの使用を通して、ＰＥまた
はＰＩからの書き込み要求は、アプリケーションプログ
ラマによって下位優先要求であると見なされ得る。グロ
ーバル書き込み用バッファ８２７は、書き込み要求を調
停するために、調停コントロール８２５に動作可能に接
続される。
書き込み要求を一度に受信した場合、本発明の実施形態
例に従って、メモリ書き込みバッファ８２７は、これら
書き込み要求の間で調停を行う。さらに、書き込み用バ
ッファ８２７で実現される、グローバル書き込み用バッ
ファに関連してダイアルレジスタを利用してもよい。こ
れにより、ダイアルレジスタの使用を通して、ＰＥまた
はＰＩからの書き込み要求は、アプリケーションプログ
ラマによって下位優先要求であると見なされ得る。グロ
ーバル書き込み用バッファ８２７は、書き込み要求を調
停するために、調停コントロール８２５に動作可能に接
続される。
【００６０】図９の各読み出しキューからの読み出し要
求は、調停コントロール８２５に直接接続されて、受信
読み出し要求の間で調停される。リクエストバス（メイ
ンメモリ１１２から／への読み出し／書き込みは、関連
アドレスで行われるかどうかを特定する）は、メインメ
モリ１１２へのアクセスをシークする各リソースに対応
する。メモリコントローラ１５２は、受信メモリアクセ
ス要求をキューに入れて、その要求結果を、要求を出し
ているリソースに送出する。
求は、調停コントロール８２５に直接接続されて、受信
読み出し要求の間で調停される。リクエストバス（メイ
ンメモリ１１２から／への読み出し／書き込みは、関連
アドレスで行われるかどうかを特定する）は、メインメ
モリ１１２へのアクセスをシークする各リソースに対応
する。メモリコントローラ１５２は、受信メモリアクセ
ス要求をキューに入れて、その要求結果を、要求を出し
ているリソースに送出する。
【００６１】書き込み要求の場合、フロー制御は、ＷＱ
１からＷＱ４などのローカル書き込み用バッファを部分
的に使用することで達成され、ローカル書き込み用バッ
ファがフル（もしくはほとんどフル）の場合、メインメ
モリ１１２への書き込み要求の関連リソースに信号を送
信して、そのリソースにデータの送信停止を伝える。
１からＷＱ４などのローカル書き込み用バッファを部分
的に使用することで達成され、ローカル書き込み用バッ
ファがフル（もしくはほとんどフル）の場合、メインメ
モリ１１２への書き込み要求の関連リソースに信号を送
信して、そのリソースにデータの送信停止を伝える。
【００６２】メモリコントローラ１５２は、読み出し／
書き込み切り替えを最小にするよう有意に設計される。
これは、読み出し／書き込み状態に合わせてバスを配置
する必要から、切り替えによりメモリサイクルがロスさ
れるためである。メモリコントローラ１５２は、ｗｒｂ
uｆ８２７内にあるグローバル書き込み用バッファＷＱ
０に必要書き込みを集めることにより、このような読み
出し／書き込み切り替えを最小にする。書き込み要求は
バッファされる一方、読み出し要求は、それぞれ異なる
リソースの調停コントロール８２５によって処理され
る。書き込み用バッファＷＱ０がフルに近い状態の場
合、ラウンドロビン方式で読み出し要求を調停する。そ
の後、複数のリソースからの例えばＷＱ１−ＷＱ４でフ
ルになった、グローバル書き込み用バッファＷＱ０から
の複数の書き込みは、実質的に同時に処理される。グロ
ーバル書き込み用バッファＷＱ０が、例えば７５−８０
％フルの状態にあるとき、メモリコントローラ１１５は
書き込み状態に切り替えてメインメモリ１１２に対して
書き込み用バッファＷＱ０のフラッシングを開始して、
特定アドレス位置への書き込みを行う。
書き込み切り替えを最小にするよう有意に設計される。
これは、読み出し／書き込み状態に合わせてバスを配置
する必要から、切り替えによりメモリサイクルがロスさ
れるためである。メモリコントローラ１５２は、ｗｒｂ
uｆ８２７内にあるグローバル書き込み用バッファＷＱ
０に必要書き込みを集めることにより、このような読み
出し／書き込み切り替えを最小にする。書き込み要求は
バッファされる一方、読み出し要求は、それぞれ異なる
リソースの調停コントロール８２５によって処理され
る。書き込み用バッファＷＱ０がフルに近い状態の場
合、ラウンドロビン方式で読み出し要求を調停する。そ
の後、複数のリソースからの例えばＷＱ１−ＷＱ４でフ
ルになった、グローバル書き込み用バッファＷＱ０から
の複数の書き込みは、実質的に同時に処理される。グロ
ーバル書き込み用バッファＷＱ０が、例えば７５−８０
％フルの状態にあるとき、メモリコントローラ１１５は
書き込み状態に切り替えてメインメモリ１１２に対して
書き込み用バッファＷＱ０のフラッシングを開始して、
特定アドレス位置への書き込みを行う。
【００６３】メモリコントローラ１５２は、３段階の書
き込み調停を行う。第１段階の調停では、メモリからの
情報読み出しをシークするリソースを、書き込み用バッ
ファ制御論理方式で調停する。別段階の書き込み調停
は、書き込み用バッファがフルでない場合に行われる。
第３段階の調停は、コヒーレントな処理が必要な場合に
行われ、書き込み用バッファはコヒーレンシー問題を解
決するためにフラッシュされる。
き込み調停を行う。第１段階の調停では、メモリからの
情報読み出しをシークするリソースを、書き込み用バッ
ファ制御論理方式で調停する。別段階の書き込み調停
は、書き込み用バッファがフルでない場合に行われる。
第３段階の調停は、コヒーレントな処理が必要な場合に
行われ、書き込み用バッファはコヒーレンシー問題を解
決するためにフラッシュされる。
【００６４】読み出し要求処理に対して、本実施形態例
においては、例えば上記各リソースのダイアルレジスタ
の内容に鑑みて、リソース要求調停処理に基づいて、リ
ソースに対してラウンドロビン方式で読み出しが行われ
る。
においては、例えば上記各リソースのダイアルレジスタ
の内容に鑑みて、リソース要求調停処理に基づいて、リ
ソースに対してラウンドロビン方式で読み出しが行われ
る。
【００６５】下記テーブルリストは、図１０に示す読み
出し／書き込みキューそれぞれのサイズ例を示すもので
ある。
出し／書き込みキューそれぞれのサイズ例を示すもので
ある。
【表１】
【００６６】図１１は、メモリアクセスコントローラ８
０４，８０６，８０８を経由する、メインメモリ１１２
から特定リソースまでの読み出しデータパスを示す。読
み出し要求部６つであるが、装置につながる読み出しデ
ータパスは、１２８ビットＧＦＸパス、６４ビットシス
テムパス、および６４ビットＣＰＵパスの３本のみであ
る。本実施例では、データは同時にすべてのデータパス
上を転送されないので、各装置に固有なデータパスは使
用しない。また、データ受信に４サイクル要する６４ビ
ット装置が用いられているので、本インプリメンテーシ
ョン例では、単一１２８ビットデータパスは使用されな
い。ＣＰＵアクセスの待ち時間を減少するために、ＣＰ
Ｕポートには自身のパスが付与されており、そのため２
本の６４ビットパス、および１本の１２８ビットパスが
使用されている。これらパスは、以下のように接続され
ている。 ・ＧＦＸパス、１２８ビット＠２００ＭＨｚは、ＣＰ２
００およびＴＣ５００に接続。バスの帯域幅（ＢＷ）は
メモリＢＷに等しい。 ・ＣＰＵパス、６４ビット＠２００ＭＨｚは、ｐｉだけ
に接続。このパスの帯域幅はメモリ１１２の帯域幅の１
／２。 ・システムバス、６４ビット＠２００ＭＨｚは、ＩＯ、
ＤＳＰ、およびＶＩに接続。これら装置はすべて低ＢＷ
であり、未処理のトランザクションは１つしか送出でき
ない。バスＢＷはメモリＢＷの１／２。 これらバスの本数およびＢＷは、メモリ調停に直接的に
影響する。例えば、ＧＦＸパスはメモリからデータを連
続的に要求することができ、一方ＣＰＵは１キャッシュ
ラインサイクル（１００ＭＨｚ）おきにしかデータを要
求できない。システムバスに関しても同様である。
０４，８０６，８０８を経由する、メインメモリ１１２
から特定リソースまでの読み出しデータパスを示す。読
み出し要求部６つであるが、装置につながる読み出しデ
ータパスは、１２８ビットＧＦＸパス、６４ビットシス
テムパス、および６４ビットＣＰＵパスの３本のみであ
る。本実施例では、データは同時にすべてのデータパス
上を転送されないので、各装置に固有なデータパスは使
用しない。また、データ受信に４サイクル要する６４ビ
ット装置が用いられているので、本インプリメンテーシ
ョン例では、単一１２８ビットデータパスは使用されな
い。ＣＰＵアクセスの待ち時間を減少するために、ＣＰ
Ｕポートには自身のパスが付与されており、そのため２
本の６４ビットパス、および１本の１２８ビットパスが
使用されている。これらパスは、以下のように接続され
ている。 ・ＧＦＸパス、１２８ビット＠２００ＭＨｚは、ＣＰ２
００およびＴＣ５００に接続。バスの帯域幅（ＢＷ）は
メモリＢＷに等しい。 ・ＣＰＵパス、６４ビット＠２００ＭＨｚは、ｐｉだけ
に接続。このパスの帯域幅はメモリ１１２の帯域幅の１
／２。 ・システムバス、６４ビット＠２００ＭＨｚは、ＩＯ、
ＤＳＰ、およびＶＩに接続。これら装置はすべて低ＢＷ
であり、未処理のトランザクションは１つしか送出でき
ない。バスＢＷはメモリＢＷの１／２。 これらバスの本数およびＢＷは、メモリ調停に直接的に
影響する。例えば、ＧＦＸパスはメモリからデータを連
続的に要求することができ、一方ＣＰＵは１キャッシュ
ラインサイクル（１００ＭＨｚ）おきにしかデータを要
求できない。システムバスに関しても同様である。
【００６７】メインメモリ１１２から読み出されたデー
タは、要求リソースに順に送り戻される。従って、第１
の要求の後に、第２、その他複数の未処理要求が続く場
合、これら要求すべてに対して調停を行ってから、要求
がなされた順に処理される。よって、順位が１の要求リ
ソースによる要求データがまずルーティングされて、そ
の後順位が２の要求リソースによる要求データが続く。
読み出しは、ＣＰＵによって順に処理されるものとす
る。この設計により、ハードウェア、またはソフトウェ
アによる再順位付け処理が不要になる。
タは、要求リソースに順に送り戻される。従って、第１
の要求の後に、第２、その他複数の未処理要求が続く場
合、これら要求すべてに対して調停を行ってから、要求
がなされた順に処理される。よって、順位が１の要求リ
ソースによる要求データがまずルーティングされて、そ
の後順位が２の要求リソースによる要求データが続く。
読み出しは、ＣＰＵによって順に処理されるものとす
る。この設計により、ハードウェア、またはソフトウェ
アによる再順位付け処理が不要になる。
【００６８】メモリコントローラは、スタティックＲＡ
Ｍ（ＳＲＡＭ）タイプのメモリを用いてメインメモリ１
１２を十分に利用するために、アクセス要求に効率的に
応答できるよう有利に設計される。上述したように、本
実施形態例では、１ＴＳＴＲＡＭを使用しているので、
高密度ＤＲＡＭのコンテキストにおいて、ほぼ静的なＲ
ＡＭタイプのアクセスが可能である。ほぼＳＲＡＭのよ
うなアクセスの使用により、例えば、メインメモリ１１
２へのデータ書き込みは順に行うのが望ましい。という
のは、ＳＲＡＭのある位置への書き込みは、そのデータ
がＳＲＡＭのどこに格納されるかに関わらず、他の位置
への書き込みと同じだけの時間がかかるためである。逆
に、ＤＲＡＭを使用する場合、メモリへの書き込みは、
スピード設定を最大限に活用するために、メモリリフレ
ッシュスケジュールに従って行われる必要がある。ＳＲ
ＡＭを使用することで、効率的に要求を順に処理し、さ
らにはデータのコヒーレンシーも保持することができ
る。
Ｍ（ＳＲＡＭ）タイプのメモリを用いてメインメモリ１
１２を十分に利用するために、アクセス要求に効率的に
応答できるよう有利に設計される。上述したように、本
実施形態例では、１ＴＳＴＲＡＭを使用しているので、
高密度ＤＲＡＭのコンテキストにおいて、ほぼ静的なＲ
ＡＭタイプのアクセスが可能である。ほぼＳＲＡＭのよ
うなアクセスの使用により、例えば、メインメモリ１１
２へのデータ書き込みは順に行うのが望ましい。という
のは、ＳＲＡＭのある位置への書き込みは、そのデータ
がＳＲＡＭのどこに格納されるかに関わらず、他の位置
への書き込みと同じだけの時間がかかるためである。逆
に、ＤＲＡＭを使用する場合、メモリへの書き込みは、
スピード設定を最大限に活用するために、メモリリフレ
ッシュスケジュールに従って行われる必要がある。ＳＲ
ＡＭを使用することで、効率的に要求を順に処理し、さ
らにはデータのコヒーレンシーも保持することができ
る。
【００６９】コヒーレンシーの保持（好ましい実施形態
例においてはプロセッサのコヒーレンシー。他のリソー
スは、読み出し／書き込みコヒーレンシーの確保にフラ
ッシュを行いがちなため）について、あるリソースが関
連書き込み用バッファに書き込みを行い、その後メイン
メモリ１１２にデータを書き込む場合、およびそのほぼ
直後にメインメモリ１１２からそのデータの読み出しを
行おうとしている場合、シークされる更新後のデータで
はなく、メインメモリ１１２からの古いデータを読み込
む可能性があるため、コヒーレンシー問題が生じる。メ
モリコントローラ１５２は、各読み出し要求に対して、
読み出しされるアドレスをチェックして、そのようなア
ドレスは書き込みバッファには存在しないこと確認する
ことで、コヒーレンシー問題に対処する。アドレスが書
き込み用バッファに存在する場合、書き込み用バッファ
はフラッシュされる必要がある。すなわち、読み出し動
作に先立ち、メインメモリにコピーされる。
例においてはプロセッサのコヒーレンシー。他のリソー
スは、読み出し／書き込みコヒーレンシーの確保にフラ
ッシュを行いがちなため）について、あるリソースが関
連書き込み用バッファに書き込みを行い、その後メイン
メモリ１１２にデータを書き込む場合、およびそのほぼ
直後にメインメモリ１１２からそのデータの読み出しを
行おうとしている場合、シークされる更新後のデータで
はなく、メインメモリ１１２からの古いデータを読み込
む可能性があるため、コヒーレンシー問題が生じる。メ
モリコントローラ１５２は、各読み出し要求に対して、
読み出しされるアドレスをチェックして、そのようなア
ドレスは書き込みバッファには存在しないこと確認する
ことで、コヒーレンシー問題に対処する。アドレスが書
き込み用バッファに存在する場合、書き込み用バッファ
はフラッシュされる必要がある。すなわち、読み出し動
作に先立ち、メインメモリにコピーされる。
【００７０】例えば、コマンドプロセッサＣＰ２００の
ようなリソースは、単方向性リソースであるので、メイ
ンメモリ１１２からの読み出し動作のみを行い、メイン
メモリ１１２への書き込み動作は行わない。実施例にお
いて、ピクセルエンジンＰＥはメインメモリ１１２への
書き込みだけを行う。コヒーレンシー問題は、特にＣＰ
Ｕ１１０によって処理される必要がある。というのは、
ＣＰＵ１１０は、メインメモリ１１２から／への読み出
し／書き込みを行うためである。そのため、ＣＰＵの読
み出しに関して、読み出されるアドレスは、書き込み用
バッファのアドレスと比較され、上述したように、アド
レスが書き込み用バッファに存在する場合、書き込み用
バッファはフラッシュされて、その後読み出し動作が行
われる。例えば、あるリソースによる書き込みが、書き
込み用バッファ内に存在するアドレス位置０、１、およ
び２に対して行われ、位置０が書き込み用バッファ内に
あることをうけて、位置０からの読み出しが行われよう
としている場合、システムは、位置０からの読み出しが
行われる前に書き込み用バッファの内容をフラッシュす
る。従って、装置内のコヒーレンシーエラーを防ぐに
は、リソースが読み出しと書き込みとの両方の機能を有
する場合にだけ、そのようなエラーは起こり得る。
ようなリソースは、単方向性リソースであるので、メイ
ンメモリ１１２からの読み出し動作のみを行い、メイン
メモリ１１２への書き込み動作は行わない。実施例にお
いて、ピクセルエンジンＰＥはメインメモリ１１２への
書き込みだけを行う。コヒーレンシー問題は、特にＣＰ
Ｕ１１０によって処理される必要がある。というのは、
ＣＰＵ１１０は、メインメモリ１１２から／への読み出
し／書き込みを行うためである。そのため、ＣＰＵの読
み出しに関して、読み出されるアドレスは、書き込み用
バッファのアドレスと比較され、上述したように、アド
レスが書き込み用バッファに存在する場合、書き込み用
バッファはフラッシュされて、その後読み出し動作が行
われる。例えば、あるリソースによる書き込みが、書き
込み用バッファ内に存在するアドレス位置０、１、およ
び２に対して行われ、位置０が書き込み用バッファ内に
あることをうけて、位置０からの読み出しが行われよう
としている場合、システムは、位置０からの読み出しが
行われる前に書き込み用バッファの内容をフラッシュす
る。従って、装置内のコヒーレンシーエラーを防ぐに
は、リソースが読み出しと書き込みとの両方の機能を有
する場合にだけ、そのようなエラーは起こり得る。
【００７１】しかしながら、メモリコントローラ１５２
が、それぞれ異なるリソース間のコヒーレンシーエラー
を防ぐことも望ましい。そのため、ピクセルエンジン７
００がメインメモリ１１２への情報コピーのコマンドを
受け取った場合、ピクセルエンジン７００の関連ローカ
ル書き込み用バッファは、コピーされるデータと、メイ
ンメモリ１１２への書き込みが行われるアドレス位置と
を含む。例えば、テクスチャユニット５００のようなビ
デオインターフェース１６４は、ピクセルエンジン７０
０がデータを書き込んでいるのと同じアドレスからデー
タの読み出しをシークするような場合、例示メモリコン
トローラ１５２はこれらの動作を同期させる。よって、
本発明の実施形態例に従って、メインメモリ１１２への
書き込みを行っている装置／リソースは、メモリコント
ローラ１５２にフラッシュ信号を送出し、メモリコント
ローラ１５２に個々のリソースの書き込み用バッファを
空にするよう指示する。メモリコントローラ１５２は、
この動作が終了したことを示す信号を生成し、例えば、
表示装置１６４にそのメモリ位置からデータを読み出す
ことを可能にさせるよう、ＣＰＵ１１０に通知する。メ
モリコントローラ１５２からの、メインメモリ１１２に
書き込まれたデータが実際に格納されているのはメイン
メモリ１１２であって、バッファではないという通知に
よって、どの競合リソースもこのデータにアクセスする
チャンスがあることがわかる。この実施形態例に従っ
て、装置間のコヒーレンシーは、メモリに書き込みを行
う装置がメモリコントローラ１５２からフラッシュ認識
ハンドシェイク信号を受信することによって保証され
る。
が、それぞれ異なるリソース間のコヒーレンシーエラー
を防ぐことも望ましい。そのため、ピクセルエンジン７
００がメインメモリ１１２への情報コピーのコマンドを
受け取った場合、ピクセルエンジン７００の関連ローカ
ル書き込み用バッファは、コピーされるデータと、メイ
ンメモリ１１２への書き込みが行われるアドレス位置と
を含む。例えば、テクスチャユニット５００のようなビ
デオインターフェース１６４は、ピクセルエンジン７０
０がデータを書き込んでいるのと同じアドレスからデー
タの読み出しをシークするような場合、例示メモリコン
トローラ１５２はこれらの動作を同期させる。よって、
本発明の実施形態例に従って、メインメモリ１１２への
書き込みを行っている装置／リソースは、メモリコント
ローラ１５２にフラッシュ信号を送出し、メモリコント
ローラ１５２に個々のリソースの書き込み用バッファを
空にするよう指示する。メモリコントローラ１５２は、
この動作が終了したことを示す信号を生成し、例えば、
表示装置１６４にそのメモリ位置からデータを読み出す
ことを可能にさせるよう、ＣＰＵ１１０に通知する。メ
モリコントローラ１５２からの、メインメモリ１１２に
書き込まれたデータが実際に格納されているのはメイン
メモリ１１２であって、バッファではないという通知に
よって、どの競合リソースもこのデータにアクセスする
チャンスがあることがわかる。この実施形態例に従っ
て、装置間のコヒーレンシーは、メモリに書き込みを行
う装置がメモリコントローラ１５２からフラッシュ認識
ハンドシェイク信号を受信することによって保証され
る。
【００７２】本発明の実施形態例に従って、書き込みに
遅れが生じるため、様々なタイプのコヒーレンシープロ
トコルが行われる。そのいくつかは上述した。以下にコ
ヒーレンシープロトコルを慨述する。 ・同一ユニットからの、書き込みと読み出しとの間のコ
ヒーレンシー ・ＣＰＵへの／からの書き込みと読み出し間のコヒーレ
ンシー ・ＣＰＵによる書き込みと、ＣＰ ＦＩＦＯにおけるＣ
Ｐによる読み出しとの間のコヒーレンシー ・２つの異なるユニットへの／からの書き込み／読み出
し間のコヒーレンシー
遅れが生じるため、様々なタイプのコヒーレンシープロ
トコルが行われる。そのいくつかは上述した。以下にコ
ヒーレンシープロトコルを慨述する。 ・同一ユニットからの、書き込みと読み出しとの間のコ
ヒーレンシー ・ＣＰＵへの／からの書き込みと読み出し間のコヒーレ
ンシー ・ＣＰＵによる書き込みと、ＣＰ ＦＩＦＯにおけるＣ
Ｐによる読み出しとの間のコヒーレンシー ・２つの異なるユニットへの／からの書き込み／読み出
し間のコヒーレンシー
【００７３】同一ユニットからのＲＷコヒーレンシー 実施例において、ＤＳＰ、ＩＯ、およびＰＩは書き込
み、および読み出しを行うことができる。この実施例で
は、ＤＳＰまたはＩＯにはハードウェアのＲＷコヒーレ
ンシーはない。自身がメインメモリ１１２に書き込んだ
データを、装置が読み戻す必要がある場合、その装置は
明示的に書き込み用バッファをフラッシュする必要があ
る。そうするためには、フラッシュ書き込み用バッファ
コマンドを送出し、認識信号を待機する。一方、ＰＩ読
み出し要求は、書き込み用バッファアドレスと照合され
る。合致すれば、書き込み用バッファはフラッシュされ
る。その後、読み出しが続行される。書き込み用バッフ
ァは、ユニットとグローバル書き込み用バッファとのた
めに、個々に書き込み用バッファを備える。
み、および読み出しを行うことができる。この実施例で
は、ＤＳＰまたはＩＯにはハードウェアのＲＷコヒーレ
ンシーはない。自身がメインメモリ１１２に書き込んだ
データを、装置が読み戻す必要がある場合、その装置は
明示的に書き込み用バッファをフラッシュする必要があ
る。そうするためには、フラッシュ書き込み用バッファ
コマンドを送出し、認識信号を待機する。一方、ＰＩ読
み出し要求は、書き込み用バッファアドレスと照合され
る。合致すれば、書き込み用バッファはフラッシュされ
る。その後、読み出しが続行される。書き込み用バッフ
ァは、ユニットとグローバル書き込み用バッファとのた
めに、個々に書き込み用バッファを備える。
【００７４】ＣＰＵからのＲＷコヒーレンシー ＣＰＵ１１０の書き込み／読み出しコヒーレンシーに対
処するには、ロジック、および書き込み用バッファフラ
ッシュメカニズムのバイパスを利用する。ＣＰＵからの
読み出し要求に対しては、読み出しアドレスがメインメ
モリ１１２に即時送出されるので、１サイクル経過する
までＲＷコヒーレンシーをチェックするのに十分な時間
がない。合致が見られた場合、読み出し要求は既に送出
されているので、メモリからの読み出しデータは中途終
了され、書き込み用バッファはフラッシュされ、その書
き込み用バッファのフラッシュ終了時に書き込みデータ
および読み出しデータがバイパスおよび併合されてＣＰ
Ｕ１１０に戻る。
処するには、ロジック、および書き込み用バッファフラ
ッシュメカニズムのバイパスを利用する。ＣＰＵからの
読み出し要求に対しては、読み出しアドレスがメインメ
モリ１１２に即時送出されるので、１サイクル経過する
までＲＷコヒーレンシーをチェックするのに十分な時間
がない。合致が見られた場合、読み出し要求は既に送出
されているので、メモリからの読み出しデータは中途終
了され、書き込み用バッファはフラッシュされ、その書
き込み用バッファのフラッシュ終了時に書き込みデータ
および読み出しデータがバイパスおよび併合されてＣＰ
Ｕ１１０に戻る。
【００７５】読み出し後、同一アドレスに書き込みが行
われる場合、これら２つの要求は読み出しキューと書き
出しキューとに別々に送り出されるため、メモリコント
ローラ１５２はこれら２つの要求の順番を識別すること
ができない。そのため、本来見込まれた順番ではなく、
読み出しデータは、最終的に新規書き込みデータになっ
てしまう。読み出しデータが戻ってくる前に書き込みを
送出しないよう、ＣＰＵ１１０の構造を設定する必要が
ある。
われる場合、これら２つの要求は読み出しキューと書き
出しキューとに別々に送り出されるため、メモリコント
ローラ１５２はこれら２つの要求の順番を識別すること
ができない。そのため、本来見込まれた順番ではなく、
読み出しデータは、最終的に新規書き込みデータになっ
てしまう。読み出しデータが戻ってくる前に書き込みを
送出しないよう、ＣＰＵ１１０の構造を設定する必要が
ある。
【００７６】その他のユニット間のＲＷコヒーレンシー この実施例では、メモリへの書き込みを行えるのは、Ｄ
ＳＰ、ＩＯ、ＰＥ、およびＰＩの４つのユニットであ
る。装置がメモリに書き込みを行うときはいつでも、別
の装置にデータの読み出しを信号で伝える前に、自身の
書き込み用バッファを明示的にフラッシュする必要があ
る。そのため、これら４インターフェースのそれぞれは
２ワイヤフラッシュ／認識プロトコルを備える。ＤＳ
Ｐ、ＩＯ、またはＰＥは、ＣＰＵ１１０に割り込みをか
ける前に、ＤＭＡ書き込みの最後にフラッシュを送出す
る。これにより、読み出しのすぐ後にＣＰＵ１１０が所
望のデータにアクセルすることができる。ＣＰＵ１１０
は、メインメモリ１１２内にバッファを設定するとき、
および別の装置にＤＭＡの読み出し開始させたいとき、
明示的フラッシュを行う必要がある。ＤＭＡを起動する
前に、ＣＰＵ１１０は「同期」指示を出す必要がある。
この指示は、同期バスサイクルをもたらし、これにより
メモリコントローラ１５２が書き込み用バッファをフラ
ッシュする。フラッシュの終了後、同期指示は完了し
て、ＣＰＵはＤＭＡ読みだし動作を開始することができ
る。
ＳＰ、ＩＯ、ＰＥ、およびＰＩの４つのユニットであ
る。装置がメモリに書き込みを行うときはいつでも、別
の装置にデータの読み出しを信号で伝える前に、自身の
書き込み用バッファを明示的にフラッシュする必要があ
る。そのため、これら４インターフェースのそれぞれは
２ワイヤフラッシュ／認識プロトコルを備える。ＤＳ
Ｐ、ＩＯ、またはＰＥは、ＣＰＵ１１０に割り込みをか
ける前に、ＤＭＡ書き込みの最後にフラッシュを送出す
る。これにより、読み出しのすぐ後にＣＰＵ１１０が所
望のデータにアクセルすることができる。ＣＰＵ１１０
は、メインメモリ１１２内にバッファを設定するとき、
および別の装置にＤＭＡの読み出し開始させたいとき、
明示的フラッシュを行う必要がある。ＤＭＡを起動する
前に、ＣＰＵ１１０は「同期」指示を出す必要がある。
この指示は、同期バスサイクルをもたらし、これにより
メモリコントローラ１５２が書き込み用バッファをフラ
ッシュする。フラッシュの終了後、同期指示は完了し
て、ＣＰＵはＤＭＡ読みだし動作を開始することができ
る。
【００７７】ＣＰ ＦＩＦＯのための、ＣＰＵ／ＣＰ間
のＲＷコヒーレンシー メモリコントローラは、外部メモリに関連するコマンド
関連バッファＣＰ ＦＩＦＯのために、ＣＰＵ書き込み
とＣＰ読みだしとの間のＲＷコヒーレンシーにも対処す
る。ＰＩは、その書き込み要求がＣＰ ＦＩＦＯ用であ
るかどうかを示し、ＣＰ ＦＩＦＯ用の書き込みデータ
が実際にメインメモリにコミットされると、メモリコン
トローラはその書き込み要求をＣＰに送出する。
のＲＷコヒーレンシー メモリコントローラは、外部メモリに関連するコマンド
関連バッファＣＰ ＦＩＦＯのために、ＣＰＵ書き込み
とＣＰ読みだしとの間のＲＷコヒーレンシーにも対処す
る。ＰＩは、その書き込み要求がＣＰ ＦＩＦＯ用であ
るかどうかを示し、ＣＰ ＦＩＦＯ用の書き込みデータ
が実際にメインメモリにコミットされると、メモリコン
トローラはその書き込み要求をＣＰに送出する。
【００７８】図９に戻り、メモリコントローラ１５２
は、メモリレジスタ８２３を１組備え、それを介して、
メモリコントローラは様々なメモリ制御、および調停機
能を果たすようにプログラム可能に制御され得る。本発
明の実施例において、レジスタは、すべてプロセッサイ
ンターフェース１５０を介して書き込みされる。この例
示メモリコントローラレジスタの表が以下に設定されて
いるが、下記レジスタは以下のようなカテゴリにグルー
プ分けされてもよい。
は、メモリレジスタ８２３を１組備え、それを介して、
メモリコントローラは様々なメモリ制御、および調停機
能を果たすようにプログラム可能に制御され得る。本発
明の実施例において、レジスタは、すべてプロセッサイ
ンターフェース１５０を介して書き込みされる。この例
示メモリコントローラレジスタの表が以下に設定されて
いるが、下記レジスタは以下のようなカテゴリにグルー
プ分けされてもよい。
【００７９】メモリ保護／割り込みイネーブルレジスタ ４組のレジスタは、読み出しイネーブル、および／また
は書き込みイネーブルビットを、以下のレジスタ例の表
に示すＭＥＭ＿ＭＡＲＲ＿ＣＯＮＴＲＯＬレジスタに設
定することにより、メモリ読み出し、書き込み、または
読み出し／書き込み保護に使用することができる。例え
ば、読み出しアドレスがＭＥＭ＿ＭＡＲＲ０＿ＳＴＡＲ
Ｔと、ＭＥＭ＿ＭＡＲＲ０＿ＥＮＤの範囲にあって、Ｍ
ＡＲＲ０読み出しが不可能にされている場合、ＭＡＲＲ
０割り込みビットがＭＥＭ＿ＩＮＴ＿ＳＴＡＴレジスタ
に設定され、ＭＥＭ＿ＩＮＴ＿ＡＤＤＲＬおよびＭＥＭ
＿ＩＮＴ＿ＡＤＤＲＨは、割り込みを引き起こした読み
出しアドレスを有することになる。さらに、ＭＡＲＲ０
割り込みイネーブルビットがＭＥＭ＿ＩＮＴ＿ＥＮＢＬ
レジスタに設定された場合、ＣＰＵが割り込みされる。
ここで、メモリコントローラ１５２は、割り込みを引き
起こすメインメモリ１１２への読み出し／書き込みトラ
ンザクションを終了させることはない。
は書き込みイネーブルビットを、以下のレジスタ例の表
に示すＭＥＭ＿ＭＡＲＲ＿ＣＯＮＴＲＯＬレジスタに設
定することにより、メモリ読み出し、書き込み、または
読み出し／書き込み保護に使用することができる。例え
ば、読み出しアドレスがＭＥＭ＿ＭＡＲＲ０＿ＳＴＡＲ
Ｔと、ＭＥＭ＿ＭＡＲＲ０＿ＥＮＤの範囲にあって、Ｍ
ＡＲＲ０読み出しが不可能にされている場合、ＭＡＲＲ
０割り込みビットがＭＥＭ＿ＩＮＴ＿ＳＴＡＴレジスタ
に設定され、ＭＥＭ＿ＩＮＴ＿ＡＤＤＲＬおよびＭＥＭ
＿ＩＮＴ＿ＡＤＤＲＨは、割り込みを引き起こした読み
出しアドレスを有することになる。さらに、ＭＡＲＲ０
割り込みイネーブルビットがＭＥＭ＿ＩＮＴ＿ＥＮＢＬ
レジスタに設定された場合、ＣＰＵが割り込みされる。
ここで、メモリコントローラ１５２は、割り込みを引き
起こすメインメモリ１１２への読み出し／書き込みトラ
ンザクションを終了させることはない。
【００８０】要求アドレスが現在のメモリ構成レンジ外
にあって、６４メガバイトのアドレススペース内にある
場合、アドレス割り込みが生成される。要求アドレスが
６４メガバイトを超える場合、ＰＩはアドレス割り込み
を生成してメモリコントローラには要求を送出しない。
にあって、６４メガバイトのアドレススペース内にある
場合、アドレス割り込みが生成される。要求アドレスが
６４メガバイトを超える場合、ＰＩはアドレス割り込み
を生成してメモリコントローラには要求を送出しない。
【００８１】帯域幅ダイアルレジスタ この実施例では、ＣＰ、ＴＣ、ＰＥ、ＣＰＵ読み出し、
およびＣＰＵ書き込みマスタ用のダイアルレジスタを使
用する。これらダイアルレジスタは、関連マスタが使用
するメモリ帯域幅を減少させる。例えば、関連累算器に
加算されるＣＰダイアルレジスタの内容が１より少ない
場合、待ち状態のＣＰ要求があったとしても、ＣＰダイ
アルレジスタの累算器が１に等しく加算されるまで、ま
たはどのマスタからも待ち状態要求がなくなるまで、こ
の調停技法例では別のマスタにメモリアクセスを認可す
る。つまり、メモリコントローラ１５２は、ダイアルレ
ジスタの設定によって、メモリ１１２を遊休状態には決
してさせない。これらダイアルレジスタは、ダイアルレ
ジスタおよび累算器の内容が１に等しくない場合、マス
タからの要求をマスキングすることによって、この調停
技法に直接的に影響を及ぼす。より詳しい内容に関して
は、以下に説明する技法、さらに、ここに引用例として
組み込まれている、発明の名称が「共有リソースアクセ
ス方法および装置」である、上述の同時係属出願（代理
人名簿番号７２３−７５４）を参照されたい。
およびＣＰＵ書き込みマスタ用のダイアルレジスタを使
用する。これらダイアルレジスタは、関連マスタが使用
するメモリ帯域幅を減少させる。例えば、関連累算器に
加算されるＣＰダイアルレジスタの内容が１より少ない
場合、待ち状態のＣＰ要求があったとしても、ＣＰダイ
アルレジスタの累算器が１に等しく加算されるまで、ま
たはどのマスタからも待ち状態要求がなくなるまで、こ
の調停技法例では別のマスタにメモリアクセスを認可す
る。つまり、メモリコントローラ１５２は、ダイアルレ
ジスタの設定によって、メモリ１１２を遊休状態には決
してさせない。これらダイアルレジスタは、ダイアルレ
ジスタおよび累算器の内容が１に等しくない場合、マス
タからの要求をマスキングすることによって、この調停
技法に直接的に影響を及ぼす。より詳しい内容に関して
は、以下に説明する技法、さらに、ここに引用例として
組み込まれている、発明の名称が「共有リソースアクセ
ス方法および装置」である、上述の同時係属出願（代理
人名簿番号７２３−７５４）を参照されたい。
【００８２】パフォーマンスカウンタレジスタ それぞれ独立して読み出しおよび書き込み要求カウンタ
を有するＣＰＵ以外のマスタは、要求カウンタを有す
る。これらカウンタは主に、メモリ使用に関する統計
量、およびそれぞれ異なるマスタの帯域幅の収集に使用
される。さらに２つの追加カウンタがあり、読み出し／
書き込みバスターンアラウンドオーバーヘッドにより遊
休サイクル数をカウントするためのＭＥＭ＿ＦＩ＿ＲＥ
ＱＣＯＵＮＴと、リフレッシュサイクル数をカウントす
るためのＭＥＭ＿ＲＦ＿ＲＥＱＣＯＵＮＴとがある。こ
れらカウンタはすべて最大値に達するとクランプされ
る。
を有するＣＰＵ以外のマスタは、要求カウンタを有す
る。これらカウンタは主に、メモリ使用に関する統計
量、およびそれぞれ異なるマスタの帯域幅の収集に使用
される。さらに２つの追加カウンタがあり、読み出し／
書き込みバスターンアラウンドオーバーヘッドにより遊
休サイクル数をカウントするためのＭＥＭ＿ＦＩ＿ＲＥ
ＱＣＯＵＮＴと、リフレッシュサイクル数をカウントす
るためのＭＥＭ＿ＲＦ＿ＲＥＱＣＯＵＮＴとがある。こ
れらカウンタはすべて最大値に達するとクランプされ
る。
【００８３】ターンアラウンドレジスタへのデータ データパスターンアラウンドのための遊休サイクル数を
設定するレジスタには３種類ある。１つは異なるメモリ
バンクからＲＤへのＲＤ、１つはＷＲ切り替えのための
ＲＤ、そして１つはＲＤ切り替えのためのＷＲである。
設定するレジスタには３種類ある。１つは異なるメモリ
バンクからＲＤへのＲＤ、１つはＷＲ切り替えのための
ＲＤ、そして１つはＲＤ切り替えのためのＷＲである。
【００８４】メモリリフレッシュおよびしきい値レジス
タ クロック数がリフレッシュカウンタにおけるリフレッシ
ュカウントに達した場合、リフレッシュ要求が生成され
る。メモリが遊休状態にある場合、メモリにはリフレッ
シュサイクルが与えられる。しかしながら、メモリが遊
休状態にない場合、リフレッシュ要求の合計がメモリリ
フレッシュしきい値レジスタの設定しきい値に達した場
合のみ、与えられる。
タ クロック数がリフレッシュカウンタにおけるリフレッシ
ュカウントに達した場合、リフレッシュ要求が生成され
る。メモリが遊休状態にある場合、メモリにはリフレッ
シュサイクルが与えられる。しかしながら、メモリが遊
休状態にない場合、リフレッシュ要求の合計がメモリリ
フレッシュしきい値レジスタの設定しきい値に達した場
合のみ、与えられる。
【００８５】メモリコントローラ１５２のレジスタセッ
ト例の説明のために、以下の表にメモリコントローラ１
５２レジスタの例を示す。
ト例の説明のために、以下の表にメモリコントローラ１
５２レジスタの例を示す。
【表２】
【００８６】図９のメモリコントローラブロック図に戻
り、上述したように、メモリコントローラ１５２は、上
記競合リソース間でのメモリアクセス要求を調停するた
めに動作する調停コントロール８２５を備える。調停コ
ントロールの詳細に関しては、ここに引用例として組み
込まれている、発明の名称が「共有リソースアクセス方
法および装置」である同時係属出願番号６０／２２６、
８８６を参照されたい。読み出しは、すべて単一キャッ
シュライン（３２バイト）である。キャッシュラインの
読み出しには２００Ｍｈｚで２サイクル要する。そのた
め、新規読み出しは１０ナノ秒ごとに行われる。ＣＰＵ
の読み出しは、その他の要求部の間でラウンドロビン方
式で最優先される。メモリの所有権は、読み出し要求部
の間で１０ナノ秒毎に変わってリフレッシュされるが、
書き込みキューは常に全体にわたって書き込みされる。
書き込みキューは、あるレベルを超えたとき、またはＣ
ＰＵの読み出し要求が書き込み用バッファのエントリに
マッチしたときに、要求を開始する。本実施形態例にお
いては、要求の頻度に関して以下の制限が課せられる。 ・ＣＰＵの読み出しは２つ連続して行えない。 ・システムの読み出しは２つ連続して行えない。 ・１０ナノ秒のリフレッシュサイクル中、２行リフレッ
シュされる。５ナノ秒ごとに１行。
り、上述したように、メモリコントローラ１５２は、上
記競合リソース間でのメモリアクセス要求を調停するた
めに動作する調停コントロール８２５を備える。調停コ
ントロールの詳細に関しては、ここに引用例として組み
込まれている、発明の名称が「共有リソースアクセス方
法および装置」である同時係属出願番号６０／２２６、
８８６を参照されたい。読み出しは、すべて単一キャッ
シュライン（３２バイト）である。キャッシュラインの
読み出しには２００Ｍｈｚで２サイクル要する。そのた
め、新規読み出しは１０ナノ秒ごとに行われる。ＣＰＵ
の読み出しは、その他の要求部の間でラウンドロビン方
式で最優先される。メモリの所有権は、読み出し要求部
の間で１０ナノ秒毎に変わってリフレッシュされるが、
書き込みキューは常に全体にわたって書き込みされる。
書き込みキューは、あるレベルを超えたとき、またはＣ
ＰＵの読み出し要求が書き込み用バッファのエントリに
マッチしたときに、要求を開始する。本実施形態例にお
いては、要求の頻度に関して以下の制限が課せられる。 ・ＣＰＵの読み出しは２つ連続して行えない。 ・システムの読み出しは２つ連続して行えない。 ・１０ナノ秒のリフレッシュサイクル中、２行リフレッ
シュされる。５ナノ秒ごとに１行。
【００８７】ＢＷダイアル 上述したように、ＢＷダイアルは、上記ＢＷレジスタを
介して提供され、メモリの主な使用部によるメモリの使
用に影響を及ぼす。以下の装置は、ダイアルを有する。 ・ＣＰＵ読みだし ・ＣＰ読み出し ・ＴＣ読みだし ・ＣＰＵ書き込み ・ＰＥ書き込み
介して提供され、メモリの主な使用部によるメモリの使
用に影響を及ぼす。以下の装置は、ダイアルを有する。 ・ＣＰＵ読みだし ・ＣＰ読み出し ・ＴＣ読みだし ・ＣＰＵ書き込み ・ＰＥ書き込み
【００８８】読み出しダイアルは、ユニットの調停への
参加とメモリアクセスの頻度を制御する。書き込みダイ
アルはフロー制御用であり、メイン書き込み用バッファ
に書き込みをスロットリングすることにより書き込み装
置をスローダウンさせることができる。
参加とメモリアクセスの頻度を制御する。書き込みダイ
アルはフロー制御用であり、メイン書き込み用バッファ
に書き込みをスロットリングすることにより書き込み装
置をスローダウンさせることができる。
【００８９】この調停技法により、ＢＷダイアルにより
許可されていない未処理の読み出し要求がある場合は、
メモリ１１２はアイドル状態にはなれない。この場合、
スロットされている要求部の間ではラウンドロビン方式
が適用される。
許可されていない未処理の読み出し要求がある場合は、
メモリ１１２はアイドル状態にはなれない。この場合、
スロットされている要求部の間ではラウンドロビン方式
が適用される。
【００９０】読み出しキューの調停 ＣＰＵ読み出しは、以下の場合を除いて最優先される。 ＣＰＵが先のアクセスに対するマスタである場合 ＣＰＵ読み出しダイアルノブが１．００に等しくなく、
そのダイアルノブが１．００に等しい他のマスタによる
要求がある場合 書き込み用バッファが完全にフルな状態で、書き込みサ
イクルの最中である場合 先のＣＰＵ読み出しアドレスが、書き込み用バッファを
フラッシュさせるＰＩローカル書き込み用バッファ、ま
たはグローバル書き込み用バッファにおける有効なＣＰ
Ｕ書き込みアドレスに合致する場合
そのダイアルノブが１．００に等しい他のマスタによる
要求がある場合 書き込み用バッファが完全にフルな状態で、書き込みサ
イクルの最中である場合 先のＣＰＵ読み出しアドレスが、書き込み用バッファを
フラッシュさせるＰＩローカル書き込み用バッファ、ま
たはグローバル書き込み用バッファにおける有効なＣＰ
Ｕ書き込みアドレスに合致する場合
【００９１】ＣＰ（またはＴＣ）読み出しが、その他の
システムマスタ（ＤＳＰ、ＩＯ、およびＶＩ）と同じレ
ベルの優先度を有し、従って、以下の条件以外でシステ
ムマスタをラウンドロビン方式でメモリ調停する。ＤＳ
Ｐ、ＩＯ、またはＶＩが、その時点で再調停できなかっ
た先のアクセスに対するマスタである、ＣＰ（またはＴ
Ｃ）の読み出しダイアルノブは１．００に等しくなく、
そのダイアルノブが１．００に等しい他のマスタによる
要求がある場合、その優先順位は最低になる。
システムマスタ（ＤＳＰ、ＩＯ、およびＶＩ）と同じレ
ベルの優先度を有し、従って、以下の条件以外でシステ
ムマスタをラウンドロビン方式でメモリ調停する。ＤＳ
Ｐ、ＩＯ、またはＶＩが、その時点で再調停できなかっ
た先のアクセスに対するマスタである、ＣＰ（またはＴ
Ｃ）の読み出しダイアルノブは１．００に等しくなく、
そのダイアルノブが１．００に等しい他のマスタによる
要求がある場合、その優先順位は最低になる。
【００９２】ＤＳＰ（またはＩＯまたはＶＩ）の読み出
しは、その他ＧＦＸマスタ（ＣＰおよびＴＣ）と同程度
の優先順位を有し、従って、以下の条件以外でＧＦＸマ
スタをラウンドロビン方式でメモリ調停する。ＤＳＰ
（またはＩＯまたはＶＩ）が、その時点で再調停できな
かった先のアクセスに対するマスタである場合
しは、その他ＧＦＸマスタ（ＣＰおよびＴＣ）と同程度
の優先順位を有し、従って、以下の条件以外でＧＦＸマ
スタをラウンドロビン方式でメモリ調停する。ＤＳＰ
（またはＩＯまたはＶＩ）が、その時点で再調停できな
かった先のアクセスに対するマスタである場合
【００９３】書き込み用バッファは、以下の状態以外で
ＣＰＵ、ＧＦＸ、またはシステムマスタより低い優先度
を有する。 書きこみ用バッファが完全にフルな状態で、ラウンドロ
ビン方式で調停を行う場合 ＣＰＵ読み出しアドレスは、書き込み用バッファ内の書
き込みアドレスと合致する場合、最優先される。 優先順位が高いその他のマスタのダイアルノブが１．０
０より低い場合
ＣＰＵ、ＧＦＸ、またはシステムマスタより低い優先度
を有する。 書きこみ用バッファが完全にフルな状態で、ラウンドロ
ビン方式で調停を行う場合 ＣＰＵ読み出しアドレスは、書き込み用バッファ内の書
き込みアドレスと合致する場合、最優先される。 優先順位が高いその他のマスタのダイアルノブが１．０
０より低い場合
【００９４】以下の条件以外で、リフレッシュは最低の
優先順位を有する。リフレッシュ要求の合計がしきい値
に達すると、その優先順位はＣＰＵ読み出しのすぐ下の
レベルまであがる。優先順位が高いその他のマスタのダ
イアルノブが１．００より低い場合
優先順位を有する。リフレッシュ要求の合計がしきい値
に達すると、その優先順位はＣＰＵ読み出しのすぐ下の
レベルまであがる。優先順位が高いその他のマスタのダ
イアルノブが１．００より低い場合
【００９５】書き込みキューの調停 ＣＰＵ、ＰＥ、ＤＳＰ、およびＩＯは、書き込みキュー
の４つのマスタである。ＣＰＵによる書き込みは最優先
され、その他３つのマスタは以下の状態以外の場合にラ
ウンドロビン方式で調停される。 ＣＰＵの書き込みダイアルノブが１．００に等しくな
く、そのダイアルノブが１．００に等しい書き込みマス
タが他にある場合 これらすべてが読み出しマスタと共にメモリ帯域幅を調
停する書き込みキューを構成する。
の４つのマスタである。ＣＰＵによる書き込みは最優先
され、その他３つのマスタは以下の状態以外の場合にラ
ウンドロビン方式で調停される。 ＣＰＵの書き込みダイアルノブが１．００に等しくな
く、そのダイアルノブが１．００に等しい書き込みマス
タが他にある場合 これらすべてが読み出しマスタと共にメモリ帯域幅を調
停する書き込みキューを構成する。
【００９６】メモリコントローラ１５２と共に図６に示
すインターフェースのそれぞれについてさらに詳しく説
明する。図１２は、メモリコントローラ１５２とプロセ
ッサインターフェース（ＰＩ）１５０との間でやりとり
される通信信号のセットの例を示すブロック図である。
図１２に示すインターフェースにより、ＣＰＵ１１０に
よるメインメモリ１１２からの／への読み出し／書き込
みが可能になる。
すインターフェースのそれぞれについてさらに詳しく説
明する。図１２は、メモリコントローラ１５２とプロセ
ッサインターフェース（ＰＩ）１５０との間でやりとり
される通信信号のセットの例を示すブロック図である。
図１２に示すインターフェースにより、ＣＰＵ１１０に
よるメインメモリ１１２からの／への読み出し／書き込
みが可能になる。
【００９７】このインターフェースは、複数の未処理読
み出し要求をサポートする。本実施例において、新規読
み出し要求はサイクル毎に送出され、新規書き込み要求
は４クロック毎に送出され得る（バス上のキャッシュラ
インを転送するには４サイクル）。メモリコントローラ
１５２は、ｍｅｍ＿ｐｉ＿ｒｅｑｆｕｌｌをアサートし
てフロー制御を行う。書きこみデータは認識されない。
読み出しデータは、キャッシュが最初のｏｃｔバイト転
送されることにより認識される。要求アドレスが３２Ｂ
に整列していない場合、まずクリティカルダブルワード
がリターンされる。読み出しデータはすべて順に処理さ
れる。書き込みデータは、メモリ効率を向上させるため
にバッファされて遅延される。書き込み用バッファがフ
ラッシュされたことを信号で伝えるために、ｍｅｍ＿ｐ
ｉ＿ｆｌｕｓｈ＿ａｃｋがサイクル毎に送出される。
み出し要求をサポートする。本実施例において、新規読
み出し要求はサイクル毎に送出され、新規書き込み要求
は４クロック毎に送出され得る（バス上のキャッシュラ
インを転送するには４サイクル）。メモリコントローラ
１５２は、ｍｅｍ＿ｐｉ＿ｒｅｑｆｕｌｌをアサートし
てフロー制御を行う。書きこみデータは認識されない。
読み出しデータは、キャッシュが最初のｏｃｔバイト転
送されることにより認識される。要求アドレスが３２Ｂ
に整列していない場合、まずクリティカルダブルワード
がリターンされる。読み出しデータはすべて順に処理さ
れる。書き込みデータは、メモリ効率を向上させるため
にバッファされて遅延される。書き込み用バッファがフ
ラッシュされたことを信号で伝えるために、ｍｅｍ＿ｐ
ｉ＿ｆｌｕｓｈ＿ａｃｋがサイクル毎に送出される。
【００９８】インターフェース制御信号は、ワイヤが長
いことによるタイミングにかかる問題を回避するため、
すべて登録されなければならない。例えば、メモリコン
トローラ１５２はまずｐｉ＿ｍｅｍ＿ｒｅｑ信号を登録
し、さらに、生成されたｍｅｍ＿ｐｉ＿ａｃｋ信号もメ
モリコントローラ１５２側とモジュール１５０側の両方
に登録されなければならない。
いことによるタイミングにかかる問題を回避するため、
すべて登録されなければならない。例えば、メモリコン
トローラ１５２はまずｐｉ＿ｍｅｍ＿ｒｅｑ信号を登録
し、さらに、生成されたｍｅｍ＿ｐｉ＿ａｃｋ信号もメ
モリコントローラ１５２側とモジュール１５０側の両方
に登録されなければならない。
【００９９】しかしながら、メモリ帯域幅とＣＰＵの性
能により、ｐｉ＿ｍｅｍ＿ａｄｄｒは登録されず、メイ
ンメモリに即時送出される。これにより、待ち時間が１
サイクル短縮される。
能により、ｐｉ＿ｍｅｍ＿ａｄｄｒは登録されず、メイ
ンメモリに即時送出される。これにより、待ち時間が１
サイクル短縮される。
【０１００】本実施例において、メモリコントローラ１
５２とプロセッサインターフェース１５０間でやりとり
される信号を、以下の表に示す。
５２とプロセッサインターフェース１５０間でやりとり
される信号を、以下の表に示す。
【表３】
【０１０１】次に音声ＤＳＰ１５６／メモリコントロー
ラインターフェース１５２に注目し、以下の表では、こ
れら２つの構成要素の間でやりとりされる信号の例を、
信号に関する記述と共に示す。
ラインターフェース１５２に注目し、以下の表では、こ
れら２つの構成要素の間でやりとりされる信号の例を、
信号に関する記述と共に示す。
【表４】
【０１０２】実施例において、ＤＳＰ／メモリコントロ
ーラ１５２インターフェースについて、許可される未処
理の転送はせいぜい１つである。すなわち、先の転送が
完了するまでは次の転送は行われない（ｍｅｍ＿ｄｓｐ
Ａｃｋ信号で）。書き込みデータをバッファするのに、
メモリコントローラ１５２側には少なくとも２段階の書
き込み用バッファが存在する。つまり、インターフェー
スはモジュール１５６からの書き込みデータがバッファ
可能であり、バッファがフルの場合には、ａｃｋ信号の
送出を遅延することができる。
ーラ１５２インターフェースについて、許可される未処
理の転送はせいぜい１つである。すなわち、先の転送が
完了するまでは次の転送は行われない（ｍｅｍ＿ｄｓｐ
Ａｃｋ信号で）。書き込みデータをバッファするのに、
メモリコントローラ１５２側には少なくとも２段階の書
き込み用バッファが存在する。つまり、インターフェー
スはモジュール１５６からの書き込みデータがバッファ
可能であり、バッファがフルの場合には、ａｃｋ信号の
送出を遅延することができる。
【０１０３】ワイヤが長いことによるタイミングにかか
る問題を回避するために、インターフェース制御信号は
すべて登録されなければならない。例えば、メモリコン
トローラ１５２はまずｄｓｐ＿ｍｅｍＲｅｑ信号を登録
し、さらに生成されたｍｅｍ＿ｄｓｐＡｃｋ信号も、メ
モリコントローラ側とモジュール１５６側とで登録され
なければならない。よって、ｄｓｐ＿ｍｅｍＲｅｑとｍ
ｅｍ＿ｄｓｐＡｃｋとの間、およびｍｅｍ＿ｄｓｐＡｃ
ｋとその次のｄｓｐ＿ｍｅｍＲｅｑとの間には、１クロ
ックの最低遅延しか生じない。
る問題を回避するために、インターフェース制御信号は
すべて登録されなければならない。例えば、メモリコン
トローラ１５２はまずｄｓｐ＿ｍｅｍＲｅｑ信号を登録
し、さらに生成されたｍｅｍ＿ｄｓｐＡｃｋ信号も、メ
モリコントローラ側とモジュール１５６側とで登録され
なければならない。よって、ｄｓｐ＿ｍｅｍＲｅｑとｍ
ｅｍ＿ｄｓｐＡｃｋとの間、およびｍｅｍ＿ｄｓｐＡｃ
ｋとその次のｄｓｐ＿ｍｅｍＲｅｑとの間には、１クロ
ックの最低遅延しか生じない。
【０１０４】次に入出力インターフェース８０２／メモ
リコントローラインターフェース１５２に注目し、やり
とりされる信号の例を以下の表に示す。
リコントローラインターフェース１５２に注目し、やり
とりされる信号の例を以下の表に示す。
【表５】
【０１０５】Ｉ／Ｏインターフェース８０２／メモリコ
ントローラ１５２信号について、本実施形態例において
許可される未処理の転送はせいぜい１つである。すなわ
ち、先の転送が完了するまで、次の転送は行われない
（ｍｅｍ＿ｉｏＡｃｋ信号で）。書き込みデータをバッ
ファするのに、メモリコントローラ側には少なくとも２
段階の書き込み用バッファが存在する。つまり、インタ
ーフェースはモジュール８０２からの書き込みデータが
バッファ可能であり、バッファがフルの場合には、認識
信号の送出を遅延することができる。
ントローラ１５２信号について、本実施形態例において
許可される未処理の転送はせいぜい１つである。すなわ
ち、先の転送が完了するまで、次の転送は行われない
（ｍｅｍ＿ｉｏＡｃｋ信号で）。書き込みデータをバッ
ファするのに、メモリコントローラ側には少なくとも２
段階の書き込み用バッファが存在する。つまり、インタ
ーフェースはモジュール８０２からの書き込みデータが
バッファ可能であり、バッファがフルの場合には、認識
信号の送出を遅延することができる。
【０１０６】図１３は、メモリコントローラ１５２とビ
デオインターフェース１６４との間でやりとりされる通
信信号のセットの例を示すブロック図である。インター
フェース信号は下記表に示す。
デオインターフェース１６４との間でやりとりされる通
信信号のセットの例を示すブロック図である。インター
フェース信号は下記表に示す。
【０１０７】このインターフェースにより、ビデオイン
ターフェースおよびメインメモリからの読み出しを可能
にする。読み出しはすべてキャッシュラインサイズ（３
２バイト）であり、６４ビットバス上を転送される。
ターフェースおよびメインメモリからの読み出しを可能
にする。読み出しはすべてキャッシュラインサイズ（３
２バイト）であり、６４ビットバス上を転送される。
【表６】
【０１０８】このメモリコントローラ１５２／ビデオイ
ンターフェース１６４は、単一未処理読み出し要求をサ
ポートする。新規読み出し要求は、先の要求に対する認
識が受け取られてから送出され得る。
ンターフェース１６４は、単一未処理読み出し要求をサ
ポートする。新規読み出し要求は、先の要求に対する認
識が受け取られてから送出され得る。
【０１０９】インターフェース制御信号はすべて、ワイ
ヤが長いことによるタイミングにかかる問題を回避する
ために登録されなければならない。例えば、メモリコン
トローラ１５２はまずｖｉ＿ｍｅｍ＿ｒｅｑ信号を登録
し、生成されたｍｅｍ＿ｖｉ＿ａｃｋ信号も、メモリコ
ントローラ側とモジュール１６４側の両方で登録されな
ければならない。
ヤが長いことによるタイミングにかかる問題を回避する
ために登録されなければならない。例えば、メモリコン
トローラ１５２はまずｖｉ＿ｍｅｍ＿ｒｅｑ信号を登録
し、生成されたｍｅｍ＿ｖｉ＿ａｃｋ信号も、メモリコ
ントローラ側とモジュール１６４側の両方で登録されな
ければならない。
【０１１０】読み出し、書き込みバス上のデータのバイ
トの順位は以下の通りである。
トの順位は以下の通りである。
【表７】
【０１１１】図１４は、メモリコントローラ１５２とキ
ャッシュ／コマンドプロセッサ２００との間でやりとり
される通信信号のセットの例を示すブロック図である。
これら構成要素の間でやりとりされる信号の例を下の表
に示す。
ャッシュ／コマンドプロセッサ２００との間でやりとり
される通信信号のセットの例を示すブロック図である。
これら構成要素の間でやりとりされる信号の例を下の表
に示す。
【表８】
【０１１２】図１５は、メモリコントローラ１５２とテ
クスチャユニット５００との間でやりとりされる通信信
号のセットの例を示すブロック図である。これら構成要
素の間でやりとりされる信号の例を下の表に示す。
クスチャユニット５００との間でやりとりされる通信信
号のセットの例を示すブロック図である。これら構成要
素の間でやりとりされる信号の例を下の表に示す。
【表９】
【０１１３】図１６は、メモリコントローラ１５２とピ
クセルエンジン（ＰＥ）７００との間でやりとりされる
通信信号のセットの例を示すブロック図である。メイン
メモリには、表示のためにフィルタされたフレームバッ
ファ画像が転送されていた。フレームバッファフォーマ
ットは、テクスチャフォーマットに変換され、メインメ
モリ１１２に書き込みされることもある。これら構成要
素の間でやりとりされる信号の例を下の表に示す。
クセルエンジン（ＰＥ）７００との間でやりとりされる
通信信号のセットの例を示すブロック図である。メイン
メモリには、表示のためにフィルタされたフレームバッ
ファ画像が転送されていた。フレームバッファフォーマ
ットは、テクスチャフォーマットに変換され、メインメ
モリ１１２に書き込みされることもある。これら構成要
素の間でやりとりされる信号の例を下の表に示す。
【表１０】
【０１１４】メモリコントローラ１５２は、アドレスお
よび制御信号を直接外部メモリに送出する。図示されて
いる制御信号は、読み出し状態から書き込み状態に切り
替えを行うための制御信号である。これら構成要素の間
でやりとりされる信号の例を下の表に示す。これら信号
には、読み出し状態から書き込み状態への双方向メモリ
バスの切り替えに必要な読み出し／書き込み信号が含ま
れる。
よび制御信号を直接外部メモリに送出する。図示されて
いる制御信号は、読み出し状態から書き込み状態に切り
替えを行うための制御信号である。これら構成要素の間
でやりとりされる信号の例を下の表に示す。これら信号
には、読み出し状態から書き込み状態への双方向メモリ
バスの切り替えに必要な読み出し／書き込み信号が含ま
れる。
【表１１】
【０１１５】その他互換性のあるインプリメンテーショ
ン例 上記システム装置５０は、上述したホームビデオゲーム
コンソール構成以外でも実現され得る。例えば、システ
ム５０をエミュレート、そうでなければ互換性がある違
った構成を有するプラットフォーム上で、システム５０
向けに記述されたグラフィックスアプリケーションやソ
フトウェアを実行することができる。システム５０のハ
ードウェアおよびソフトウェアリソースの一部、または
すべてをエミュレート、シミュレート、および／または
提供できるプラットフォームであれば、ソフトウェアを
首尾良く実行することができる。
ン例 上記システム装置５０は、上述したホームビデオゲーム
コンソール構成以外でも実現され得る。例えば、システ
ム５０をエミュレート、そうでなければ互換性がある違
った構成を有するプラットフォーム上で、システム５０
向けに記述されたグラフィックスアプリケーションやソ
フトウェアを実行することができる。システム５０のハ
ードウェアおよびソフトウェアリソースの一部、または
すべてをエミュレート、シミュレート、および／または
提供できるプラットフォームであれば、ソフトウェアを
首尾良く実行することができる。
【０１１６】例えば、エミュレータは、システム５０の
ハードウェアおよび／またはソフトウェア構成（プラッ
トフォーム）とは異なるハードウェアおよび／またはソ
フトウェア構成（プラットフォーム）を提供し得る。こ
のエミュレータシステムは、アプリケーションソフトウ
ェアが記述されたシステムのハードウェア、および／ま
たはソフトウェア構成要素の一部、またはすべてをエミ
ュレートまたはシミュレートするソフトウェアおよび／
またはハードウェア構成要素を含むこともある。例え
ば、このエミュレータシステムは、システム５０のハー
ドウェアおよび／またはファーウェアをシミュレートす
るソフトウェアエミュレータプログラムを実行するパー
ソナルコンピュータのような汎用デジタルコンピュータ
を備えることもある。
ハードウェアおよび／またはソフトウェア構成（プラッ
トフォーム）とは異なるハードウェアおよび／またはソ
フトウェア構成（プラットフォーム）を提供し得る。こ
のエミュレータシステムは、アプリケーションソフトウ
ェアが記述されたシステムのハードウェア、および／ま
たはソフトウェア構成要素の一部、またはすべてをエミ
ュレートまたはシミュレートするソフトウェアおよび／
またはハードウェア構成要素を含むこともある。例え
ば、このエミュレータシステムは、システム５０のハー
ドウェアおよび／またはファーウェアをシミュレートす
るソフトウェアエミュレータプログラムを実行するパー
ソナルコンピュータのような汎用デジタルコンピュータ
を備えることもある。
【０１１７】汎用デジタルコンピュータ（例えば、ＩＢ
Ｍやマッキントッシュのパーソナルコンピュータ、およ
びその互換機）によっては、ＤｉｒｅｃｔＸやその他３
ＤグラフィクスコマンドＡＰＩに準拠する３Ｄグラフィ
ックスパイプラインを提供する、３Ｄグラフィックスカ
ードを装備している。あるいは、サウンドコマンドの標
準セットに基づく高品質な立体音響を可能にする、立体
音響サウンドカードも装備していることがある。このよ
うな、エミュレータソフトウェアを実行するマルチメデ
ィアハードウェア対応パーソナルコンピュータは、シス
テム５０のグラフィックスおよびサウンド性能を近似さ
せるのに十分な性能を有し得る。エミュレータソフトウ
ェアは、パーソナルコンピュータのプラットフォーム上
のハードウェアリソースを制御して、ゲームプログラマ
がゲームソフトウェアを記述したホームビデオゲームコ
ンソールプラットフォームの処理、３Ｄグラフィック
ス、サウンド、周辺、およびその他機能をシミュレート
する。
Ｍやマッキントッシュのパーソナルコンピュータ、およ
びその互換機）によっては、ＤｉｒｅｃｔＸやその他３
ＤグラフィクスコマンドＡＰＩに準拠する３Ｄグラフィ
ックスパイプラインを提供する、３Ｄグラフィックスカ
ードを装備している。あるいは、サウンドコマンドの標
準セットに基づく高品質な立体音響を可能にする、立体
音響サウンドカードも装備していることがある。このよ
うな、エミュレータソフトウェアを実行するマルチメデ
ィアハードウェア対応パーソナルコンピュータは、シス
テム５０のグラフィックスおよびサウンド性能を近似さ
せるのに十分な性能を有し得る。エミュレータソフトウ
ェアは、パーソナルコンピュータのプラットフォーム上
のハードウェアリソースを制御して、ゲームプログラマ
がゲームソフトウェアを記述したホームビデオゲームコ
ンソールプラットフォームの処理、３Ｄグラフィック
ス、サウンド、周辺、およびその他機能をシミュレート
する。
【０１１８】図１７に、ホストプラットフォーム１２０
１、エミュレータ構成要素１３０３、および記憶媒体６
２に記憶されたゲームソフトウェアの実行可能な２値画
像を用いた、包括的なエミュレーション処理の例を示
す。ホスト１２０１は、例えば、パーソナルコンピュー
タ、ビデオゲームコンソール、またはその他十分な演算
能力を有するプラットフォームのような、汎用または特
殊目的用デジタル演算装置である。エミュレータ１３０
３は、ホストプラットフォーム１２０１上で実行され、
記憶媒体６２からのコマンド、データ、および情報をホ
スト１２０１により処理可能な形式にリアルタイムに変
換するソフトウェアおよび／またはハードウェアであ
る。例えば、エミュレータ１３０３は、システム５０に
よる実行を意図する「ソース」２値画像プログラム命令
を記憶媒体６２から取り出し、これらプログラム命令を
ホスト１２０１が実行または処理可能な対象形式に変換
する。
１、エミュレータ構成要素１３０３、および記憶媒体６
２に記憶されたゲームソフトウェアの実行可能な２値画
像を用いた、包括的なエミュレーション処理の例を示
す。ホスト１２０１は、例えば、パーソナルコンピュー
タ、ビデオゲームコンソール、またはその他十分な演算
能力を有するプラットフォームのような、汎用または特
殊目的用デジタル演算装置である。エミュレータ１３０
３は、ホストプラットフォーム１２０１上で実行され、
記憶媒体６２からのコマンド、データ、および情報をホ
スト１２０１により処理可能な形式にリアルタイムに変
換するソフトウェアおよび／またはハードウェアであ
る。例えば、エミュレータ１３０３は、システム５０に
よる実行を意図する「ソース」２値画像プログラム命令
を記憶媒体６２から取り出し、これらプログラム命令を
ホスト１２０１が実行または処理可能な対象形式に変換
する。
【０１１９】例えば、ソフトウェアが、ＩＢＭ Ｐｏｗ
ｅｒＰＣなどの特定のプロセッサを用いて、プラットフ
ォーム上で実行されるよう記述されたものであり、ホス
ト１２０１がそれとは異なる（例えばインテルの）プロ
セッサを使用したパーソナルコンピュータである場合、
エミュレータ１３０３は記憶媒体１３０５から２値画像
のプログラム命令を１つまたはそのシーケンスを取り出
して、これらプログラム命令を１つまたはそれ以上の同
等なインテルの２値画像プログラム命令に変換する。エ
ミュレータ１３０３は、グラフィックス＆音声プロセッ
サ１１４による処理向けのグラフィックスコマンドと音
声コマンドも取り出しおよび／または生成し、これらコ
マンドをホスト１２０１上で使用可能なハードウェアお
よび／またはソフトウェアグラフィックスおよび音声処
理リソースにより処理され得るフォーマットに変換す
る。一例として、エミュレータ１３０３は、これらのコ
マンドを、ホスト１２０１の特定グラフィックスおよび
／または音声ハードウェアで処理され得るコマンドに変
換してもよい（例えば、標準ＤｉｒｅｃｔＸ、Ｏｐｅｎ
ＧＬ、および／または音声ＡＰＩを用いて）。
ｅｒＰＣなどの特定のプロセッサを用いて、プラットフ
ォーム上で実行されるよう記述されたものであり、ホス
ト１２０１がそれとは異なる（例えばインテルの）プロ
セッサを使用したパーソナルコンピュータである場合、
エミュレータ１３０３は記憶媒体１３０５から２値画像
のプログラム命令を１つまたはそのシーケンスを取り出
して、これらプログラム命令を１つまたはそれ以上の同
等なインテルの２値画像プログラム命令に変換する。エ
ミュレータ１３０３は、グラフィックス＆音声プロセッ
サ１１４による処理向けのグラフィックスコマンドと音
声コマンドも取り出しおよび／または生成し、これらコ
マンドをホスト１２０１上で使用可能なハードウェアお
よび／またはソフトウェアグラフィックスおよび音声処
理リソースにより処理され得るフォーマットに変換す
る。一例として、エミュレータ１３０３は、これらのコ
マンドを、ホスト１２０１の特定グラフィックスおよび
／または音声ハードウェアで処理され得るコマンドに変
換してもよい（例えば、標準ＤｉｒｅｃｔＸ、Ｏｐｅｎ
ＧＬ、および／または音声ＡＰＩを用いて）。
【０１２０】上記ビデオゲームシステムの特長の一部ま
たはすべてを提供するために使用されるエミュレータ１
３０３は、グラフィックユーザインターフェース（ＧＵ
Ｉ）を備えていてもよく、これによりエミュレータを用
いて実行されるゲームの様々なオプションやスクリーン
モデルの選択が簡易化または自動化される。例えば、こ
のようなエミュレータ１３０３は、本来のソフトウェア
用ホストプラットフォームと比べてさらに機能が拡張さ
れていてもよい。
たはすべてを提供するために使用されるエミュレータ１
３０３は、グラフィックユーザインターフェース（ＧＵ
Ｉ）を備えていてもよく、これによりエミュレータを用
いて実行されるゲームの様々なオプションやスクリーン
モデルの選択が簡易化または自動化される。例えば、こ
のようなエミュレータ１３０３は、本来のソフトウェア
用ホストプラットフォームと比べてさらに機能が拡張さ
れていてもよい。
【０１２１】図１８に、エミュレータ１３０３と共に使
用するのに適したエミュレーションホストシステム１２
０１を示す。システム１２０１は、処理ユニット１２０
３およびシステムメモリ１２０５を含む。システムバス
１２０７は、システムメモリ１２０５を始めとする様々
なシステム構成要素を処理ユニット１２０３に接続す
る。システムバス１２０７は、メモリバスまたはメモリ
コントローラを含むバス構造のいくつかのタイプのうち
の１つであり、様々なバスアーキテクチャのうちの１つ
を利用した周辺バスおよびローカルバスである。システ
ムメモリ１２０７は、読み出し専用メモリ（ＲＯＭ）１
２５２、およびランダムアクセスメモリ（ＲＡＭ）１２
５４を含む。起動中など、パーソナルコンピュータシス
テム１２０１の内部要素の間での情報の転送に役立つ基
本ルーチンを含む基本入出力システム（ＢＩＯＳ）１２
５６は、ＲＯＭ１２５２に格納される。システム１２０
１は、さらに様々なドライブと、それに関連するコンピ
ュータ読み出し可能な媒体を含む。ハードディスクドラ
イブ１２０９は（典型的に固定の）磁気ハードディスク
１２１１から／への読み出し／書き込みを行う。追加
（できればオプションで）磁気ディスクドライブ１２１
３は、着脱可能な「フロッピー（登録商標）」またはそ
の他の磁気ディスク１２１５から／への読み出し／書き
込みを行う。光ディスクドライブ１２１７は、ＣＤ Ｒ
ＯＭやその他の光学媒体などの着脱可能な光ディスクド
ライブ１２１９から読み出しを行い、構成によっては、
書きこみも行う。それぞれハードディスクドライブイン
ターフェース１２２１と光ドライブインターフェース１
２２５とによってシステムバス１２０７に接続される。
そのドライブとそれに関連するコンピュータ読み出し可
能な媒体とは、コンピュータ読み出し可能命令、データ
構造、プログラムモジュール、ゲームプログラム、およ
びその他パーソナルコンピュータシステム１２０１向け
のデータを不揮発的に記憶する。他の構成において、デ
ータを格納し、コンピュータによってアクセスされ得る
コンピュータ読み出し可能な媒体磁気カセット、フラッ
シュメモリカード、デジタルビデオディスク、ベルヌー
イ（Ｂｅｒｎｏｕｌｌｉ）カセット、ランダムアクセス
メモリ（ＲＡＭｓ）、読み出し専用メモリ（ＲＯＭｓ）
なども使用され得る。
用するのに適したエミュレーションホストシステム１２
０１を示す。システム１２０１は、処理ユニット１２０
３およびシステムメモリ１２０５を含む。システムバス
１２０７は、システムメモリ１２０５を始めとする様々
なシステム構成要素を処理ユニット１２０３に接続す
る。システムバス１２０７は、メモリバスまたはメモリ
コントローラを含むバス構造のいくつかのタイプのうち
の１つであり、様々なバスアーキテクチャのうちの１つ
を利用した周辺バスおよびローカルバスである。システ
ムメモリ１２０７は、読み出し専用メモリ（ＲＯＭ）１
２５２、およびランダムアクセスメモリ（ＲＡＭ）１２
５４を含む。起動中など、パーソナルコンピュータシス
テム１２０１の内部要素の間での情報の転送に役立つ基
本ルーチンを含む基本入出力システム（ＢＩＯＳ）１２
５６は、ＲＯＭ１２５２に格納される。システム１２０
１は、さらに様々なドライブと、それに関連するコンピ
ュータ読み出し可能な媒体を含む。ハードディスクドラ
イブ１２０９は（典型的に固定の）磁気ハードディスク
１２１１から／への読み出し／書き込みを行う。追加
（できればオプションで）磁気ディスクドライブ１２１
３は、着脱可能な「フロッピー（登録商標）」またはそ
の他の磁気ディスク１２１５から／への読み出し／書き
込みを行う。光ディスクドライブ１２１７は、ＣＤ Ｒ
ＯＭやその他の光学媒体などの着脱可能な光ディスクド
ライブ１２１９から読み出しを行い、構成によっては、
書きこみも行う。それぞれハードディスクドライブイン
ターフェース１２２１と光ドライブインターフェース１
２２５とによってシステムバス１２０７に接続される。
そのドライブとそれに関連するコンピュータ読み出し可
能な媒体とは、コンピュータ読み出し可能命令、データ
構造、プログラムモジュール、ゲームプログラム、およ
びその他パーソナルコンピュータシステム１２０１向け
のデータを不揮発的に記憶する。他の構成において、デ
ータを格納し、コンピュータによってアクセスされ得る
コンピュータ読み出し可能な媒体磁気カセット、フラッ
シュメモリカード、デジタルビデオディスク、ベルヌー
イ（Ｂｅｒｎｏｕｌｌｉ）カセット、ランダムアクセス
メモリ（ＲＡＭｓ）、読み出し専用メモリ（ＲＯＭｓ）
なども使用され得る。
【０１２２】エミュレータ１３０３を含む数多くのプロ
グラムモジュールは、ハードディスク１２１１、着脱式
磁気ディスク１２１５、光ディスク１２１９、および／
またはシステムメモリ１２０５のＲＯＭ１２５２および
／またはＲＡＭ１２５４上に記憶される。このようなプ
ログラムモジュールは、グラフィックス＆音声ＡＰＩ
ｓ、ひとつまたはそれ以上のアプリケーションプログラ
ム、その他プログラムモジュール、プログラムデータ、
およびゲームデータを提供するオペレーティングシステ
ムを含んでいてもよい。ユーザは、キーボード１２２
７、ポインティング装置１２２９、マイク、ジョイステ
ィック、ゲームコントローラ、衛星放送用アンテナ、ス
キャナなどの入力装置を通してパーソナルコンピュータ
システム１２０１にコマンドや情報を入力する。例えば
これらの入力装置は、システムバス１２０７に接続され
るシリアルポートインターフェース１２３１を介して処
理ユニット１２０３に接続され得るが、もちろん他のイ
ンターフェース、例えばパラレルポート、ゲームポート
ファイアワイヤバス、またはユニバーサルシリアルバス
（ＵＳＢ）によっても接続され得る。モニタ１２３３な
どの表示装置も、ビデオアダプタ１２３５などのインタ
ーフェースを介してシステムバス１２０７に接続され
る。
グラムモジュールは、ハードディスク１２１１、着脱式
磁気ディスク１２１５、光ディスク１２１９、および／
またはシステムメモリ１２０５のＲＯＭ１２５２および
／またはＲＡＭ１２５４上に記憶される。このようなプ
ログラムモジュールは、グラフィックス＆音声ＡＰＩ
ｓ、ひとつまたはそれ以上のアプリケーションプログラ
ム、その他プログラムモジュール、プログラムデータ、
およびゲームデータを提供するオペレーティングシステ
ムを含んでいてもよい。ユーザは、キーボード１２２
７、ポインティング装置１２２９、マイク、ジョイステ
ィック、ゲームコントローラ、衛星放送用アンテナ、ス
キャナなどの入力装置を通してパーソナルコンピュータ
システム１２０１にコマンドや情報を入力する。例えば
これらの入力装置は、システムバス１２０７に接続され
るシリアルポートインターフェース１２３１を介して処
理ユニット１２０３に接続され得るが、もちろん他のイ
ンターフェース、例えばパラレルポート、ゲームポート
ファイアワイヤバス、またはユニバーサルシリアルバス
（ＵＳＢ）によっても接続され得る。モニタ１２３３な
どの表示装置も、ビデオアダプタ１２３５などのインタ
ーフェースを介してシステムバス１２０７に接続され
る。
【０１２３】システム１２０１はモデム１１５４やその
他のネットワークインターフェース手段も含み、インタ
ーネットなどのネットワーク１１５２を介して通信を確
立する。内部、外部を問わず、モデム１１５４はシリア
ルポートインターフェース１２３１を介してシステムバ
ス１２３に接続される。ネットワークインターフェース
１１５６も備えられていてもよく、これによりシステム
１２０１がローカルエリアネットワーク１１５２を介し
て、リモート演算装置１１５０（別システム１２０１な
ど）と通信可能になる（この通信は、広域ネットワーク
１１５２、またはダイアルアップやその他の通信手段な
どの通信パスでもかまわない）。システム１２０１は、
典型的に、プリンタやその他標準型の周辺装置など、そ
の他周辺出力装置を含む。
他のネットワークインターフェース手段も含み、インタ
ーネットなどのネットワーク１１５２を介して通信を確
立する。内部、外部を問わず、モデム１１５４はシリア
ルポートインターフェース１２３１を介してシステムバ
ス１２３に接続される。ネットワークインターフェース
１１５６も備えられていてもよく、これによりシステム
１２０１がローカルエリアネットワーク１１５２を介し
て、リモート演算装置１１５０（別システム１２０１な
ど）と通信可能になる（この通信は、広域ネットワーク
１１５２、またはダイアルアップやその他の通信手段な
どの通信パスでもかまわない）。システム１２０１は、
典型的に、プリンタやその他標準型の周辺装置など、そ
の他周辺出力装置を含む。
【０１２４】例えば、標準３Ｄグラフィックスアプリケ
ーションプログラマインターフェースに基づいて送出さ
れた３Ｄグラフィックスパイプラインチップを含んでい
てもよい。ステレオスピーカ１２３７のセットは、バス
１２０７からのサウンドコマンドに基づいて高品質な立
体音響を生成するためのハードウェアおよび組み込みソ
フトウェアサポートを提供する、従来の「サウンドカー
ド」のようなサウンド生成インターフェースを介してシ
ステムバス１２０７に接続される。これらハードウェア
機能により、システム１２０１が、記憶媒体６２に格納
されているソフトウェアをプレイするための、十分なグ
ラフィックスおよびサウンドスピード性能を提供する。
ーションプログラマインターフェースに基づいて送出さ
れた３Ｄグラフィックスパイプラインチップを含んでい
てもよい。ステレオスピーカ１２３７のセットは、バス
１２０７からのサウンドコマンドに基づいて高品質な立
体音響を生成するためのハードウェアおよび組み込みソ
フトウェアサポートを提供する、従来の「サウンドカー
ド」のようなサウンド生成インターフェースを介してシ
ステムバス１２０７に接続される。これらハードウェア
機能により、システム１２０１が、記憶媒体６２に格納
されているソフトウェアをプレイするための、十分なグ
ラフィックスおよびサウンドスピード性能を提供する。
【０１２５】以上、本発明を、最も実用的で好ましい実
施形態であると現時点で判断される内容に関して説明し
てきたが、本発明は、開示された実施形態にのみ制限さ
れるべきものではなく、反対に記載したクレームの範囲
内において、様々に変更、および同等な内容が適用され
るものとする。
施形態であると現時点で判断される内容に関して説明し
てきたが、本発明は、開示された実施形態にのみ制限さ
れるべきものではなく、反対に記載したクレームの範囲
内において、様々に変更、および同等な内容が適用され
るものとする。
【図１】対話式コンピュータグラフィックスシステム例
の全体図である。
の全体図である。
【図２】図１に示すコンピュータグラフィックスシステ
ム例を示すブロック図である。
ム例を示すブロック図である。
【図３】図２に示すコンピュータグラフィックスシステ
ム例を示すブロック図である。
ム例を示すブロック図である。
【図４】図３に示すコンピュータグラフィックスシステ
ム例を示すブロック図である。
ム例を示すブロック図である。
【図５】図４のグラフィックス＆音声プロセッサのロジ
カルフロー図の例である。
カルフロー図の例である。
【図６】メモリコントローラと、それに接続される競合
リソースを示すブロック図である。
リソースを示すブロック図である。
【図７】メモリコントローラと、それに接続される競合
リソースを示すブロック図である。
リソースを示すブロック図である。
【図８】メインメモリにアクセスする様々なリソースの
例を示すブロック図である。
例を示すブロック図である。
【図９】図６および図７に示すメモリコントローラのよ
り詳細なブロック図である。
り詳細なブロック図である。
【図１０】メモリコントローラのアドレスパスを示す図
である。
である。
【図１１】メモリコントローラの読み出しデータパスを
示す図である。
示す図である。
【図１２】メモリコントローラとプロセッサインターフ
ェース（ＰＩ）との間でやりとりされる通信信号のセッ
ト例を示すブロック図である。
ェース（ＰＩ）との間でやりとりされる通信信号のセッ
ト例を示すブロック図である。
【図１３】メモリコントローラとビデオインターフェー
スとの間でやりとりされる通信信号のセット例を示すブ
ロック図である。
スとの間でやりとりされる通信信号のセット例を示すブ
ロック図である。
【図１４】メモリコントローラとキャッシュ／コマンド
プロセッサとの間でやりとりされる通信信号のセット例
を示すブロック図である。
プロセッサとの間でやりとりされる通信信号のセット例
を示すブロック図である。
【図１５】メモリコントローラとテクスチャユニット５
００との間でやりとりされる通信信号のセット例を示す
ブロック図である。
００との間でやりとりされる通信信号のセット例を示す
ブロック図である。
【図１６】メモリコントローラとピクセルエンジン（７
００）との間でやりとりされる通信信号のセット例を示
すブロック図である。
００）との間でやりとりされる通信信号のセット例を示
すブロック図である。
【図１７】別の互換的な実施例を示す図である。
【図１８】別の互換的な実施例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハワード エイチ チェン アメリカ合衆国 ワシントン州 98053 レドモンド 212プレイスノースイースト 2005 Ｆターム(参考） 5B057 CA13 CA16 CB13 CB16 CH11 CH18 5B060 AC13 CB01 CB05
Claims (53)
- 【請求項１】 メインプロセッサと、前記メインプロセ
ッサと協働してグラフィックディスプレイ上にグラフィ
ックス画像を生成するグラフィックス処理システムと、
メモリとを備えるグラフィックスシステムにおいて、 前記システムは前記メモリへのアクセスをシークする複
数のリソースを有し、 メモリコントローラは、 複数のバッファメモリであって、前記メモリへのアクセ
スをシークする前記複数のリソースのうちの１つに動作
可能にそれぞれ接続されて、メモリアクセスの要求を示
す情報を格納する前記バッファメモリと、 前記第１の複数のバッファメモリに接続され、前記複数
のリソースのそれぞれからのメモリアクセス要求に対す
る要求を格納するマルチリソースバッファメモリと、 前記第１の複数のバッファメモリからの前記マルチリソ
ースバッファメモリへの情報の転送を制御する制御回路
とを備え、 前記制御回路は、前記第１の複数のバッファメモリから
の前記マルチリソースバッファメモリへの情報の転送を
制御するのに動作可能であり、メインメモリへの書き込
み動作からメインメモリからの読み出し動作への切り替
え頻度を減少することを特徴とする、メモリコントロー
ラ。 - 【請求項２】 前記複数のバッファメモリが、メインメ
モリへの書き込みキューであることを特徴とする、請求
項１に記載のメモリコントローラ。 - 【請求項３】 前記複数のリソースバッファメモリが、
メインメモリへの書き込みキューであることを特徴とす
る、請求項１に記載のメモリコントローラ。 - 【請求項４】 前記複数のバッファメモリが、メインメ
モリへの書き込みキューであり、 前記複数のリソースバッファメモリが、メインメモリへ
の書き込みキューであり、 前記制御回路は、当該複数のバッファメモリからマルチ
リソースバッファメモリに書き込み要求が接続される割
合を制御するのに動作可能であることを特徴とする、請
求項１に記載のメモリコントローラ。 - 【請求項５】 前記複数のバッファメモリは、メインメ
モリへの書き込みキューであり、複数のメインメモリへ
の読み出しキューをさらに含み、 各読み出しキューは、前記メインメモリからの情報の読
み出しをシークするリソースに動作可能に接続されてい
ることを特徴とする、請求項１に記載のメモリコントロ
ーラ。 - 【請求項６】 前記制御回路は、メインメモリへのアク
セス要求を許可する調停回路を含むことを特徴とする、
請求項１に記載のメモリコントローラ。 - 【請求項７】 前記調停回路は、当該要求リソースがメ
インメモリへのアクセスの調停に参加することを可能と
される頻度を制御するのに動作可能であることを特徴と
する、請求項６に記載のメモリコントローラ。 - 【請求項８】 前記リソースのうち１つに関連するメモ
リアクセス制御レジスタをさらに含み、 前記調停制御回路は、前記メモリアクセス制御レジスタ
の内容に応答する調停回路を備え、前記リソースのメモ
リアクセス調停への参加頻度を決定することを特徴とす
る、請求項１に記載のメモリコントローラ。 - 【請求項９】 制御レジスタを１セットさらに備え、 前記制御レジスタは、前記メインプロセッサによりプロ
グラム可能であることを特徴とする、請求項１に記載の
メモリコントローラ。 - 【請求項１０】 前記制御回路は、前記リソース間の調
停に動作可能でメモリアクセスの要求を許可し、 前記制御レジスタは、前記制御回路によりアクセスされ
てどのリソースがメモリアクセスを許可されるかを決定
する複数のメモリ帯域幅制御レジスタを含むことを特徴
とする、請求項９に記載のメモリコントローラ。 - 【請求項１１】 前記メモリ帯域幅制御レジスタは、そ
れぞれメインメモリアクセスをシークするリソースに関
連することを特徴とする、請求項１０に記載のメモリコ
ントローラ。 - 【請求項１２】 前記制御レジスタは、メモリアクセス
の要求リソースに関連するレジスタを少なくとも１つ含
み、そのリソースのメモリ使用とメモリ帯域幅とのうち
少なくとも１つを示す前記要求リソース用のデータを格
納することを特徴とする、請求項９に記載のメモリコン
トローラ。 - 【請求項１３】 前記制御レジスタは、メモリアクセス
の要求リソースに関連するレジスタを少なくとも１つ含
み、そのリソースにメモリアクセスを許可することによ
る浪費メモリサイクルを示す前記要求リソース用のデー
タを格納することを特徴とする、請求項９に記載のメモ
リコントローラ。 - 【請求項１４】 前記複数のバッファメモリと前記マル
チリソースバッファメモリとは、書き込み要求キューで
あり、 メインメモリに書き込みを行っているリソースは、フラ
ッシュ信号を生成して、そのリソースの書き込み要求キ
ューのフラッシュを開始させることを特徴とする、請求
項１に記載のメモリコントローラ。 - 【請求項１５】 フラッシュ認識ハンドシェイク信号を
生成するフラッシュ認識ハンドシェイク信号生成回路を
さらに含み、それによりメインメモリに書き込みされた
データが、関連リソースのバッファではなく実際にはメ
インメモリに格納されていることを競合リソースに示す
ことを特徴とする、請求項１４に記載のメモリコントロ
ーラ。 - 【請求項１６】 メインプロセッサ、メモリ、および前
記メモリへのアクセスを前記メインプロセッサと競合す
る、少なくとも第１および第２のリソースを含む情報処
理システムにおいて、 メモリコントローラは、 メインプロセッサ読み出し要求キューおよびメインプロ
セッサ書き込み要求キューを含むメインプロセッサ関係
インターフェースと、 少なくとも第１のリソース読み出し要求キューと第１の
リソース書き込み要求キューとのどちらかを含む、第１
のリソース関係インターフェースと、 少なくとも第２のリソース読み出し要求キューと第２の
リソース書き込み要求キューとのどちらか１つを含む、
第２のリソース関係インターフェースと、 前記メインメモリへの書き込み要求を受信するマルチリ
ソース書き込みキューと、 前記メインメモリへのアクセスを許可するメモリアクセ
ス制御回路とを含み、 前記メモリアクセス制御回路は、前記読み出しキューの
それぞれから読み出し要求を受信するために接続されて
おり、前記マルチリソース書き込みキューから書き込み
要求を受信することを特徴とする、メモリコントロー
ラ。 - 【請求項１７】 前記制御回路は、前記メインプロセッ
サ書き込みキューからの情報の転送を制御するよう動作
可能であり、 これにより、前記マルチリソース書き込みキューに対す
る前記第１のリソース書き込みキューおよび第２のリソ
ース書き込みキューは、メインメモリへの書き込み動作
からメインメモリからの読み出し動作への切り替え頻度
を減少させることを特徴とする、請求項１６に記載のメ
モリコントローラ。 - 【請求項１８】 前記メモリアクセス制御回路は、メモ
リアクセスを競合するリソース間で調停を行い、かつ要
求リソースが調停参加をイネーブルされる頻度を制御す
る動作が可能であることを特徴とする、請求項１６に記
載のメモリコントローラ。 - 【請求項１９】 前記リソースのうち１つと関連するメ
モリアクセス制御レジスタをさらに含み、 前記メモリアクセス制御回路は、前記メモリアクセス制
御レジスタの内容に応答する調停回路を含み、前記リソ
ースがメモリアクセス調停への参加を許可される頻度を
決定することを特徴とする、請求項１６に記載のメモリ
コントローラ。 - 【請求項２０】 制御レジスタを１セット備え、 前記制御レジスタは、前記メインプロセッサによりプロ
グラム可能であることを特徴とする、請求項１６に記載
のメモリコントローラ。 - 【請求項２１】 前記メモリアクセス制御回路は、前記
リソース間の調停に動作可能でメモリアクセスの要求を
許可し、 前記制御レジスタは、前記メモリアクセス制御回路によ
りアクセスされてどのリソースがメモリアクセスを許可
されるかを決定する複数のメモリ帯域幅制御レジスタを
含むことを特徴とする、請求項２０に記載のメモリコン
トローラ。 - 【請求項２２】 前記メモリ帯域幅制御レジスタは、そ
れぞれメインメモリアクセスをシークするリソースに関
連することを特徴とする、請求項２１に記載のメモリコ
ントローラ。 - 【請求項２３】 前記制御レジスタは、メモリアクセス
要求リソースに関連する性能関係レジスタを少なくとも
１つ含み、そのリソースのメモリ使用とメモリ帯域幅と
の少なくともどちらか１つを示す前記要求リソース用の
データを格納することを特徴とする、請求項２０に記載
のメモリコントローラ。 - 【請求項２４】 前記制御レジスタは、メモリアクセス
要求リソースに関連する性能関係レジスタを少なくとも
１つ含み、そのリソースにメモリアクセスを許可するこ
とによる浪費メモリサイクルを示す前記要求リソース用
のデータを格納することを特徴とする、請求項２０に記
載のメモリコントローラ。 - 【請求項２５】 メインメモリへの書き込みを行ってい
るリソースは、フラッシュ信号を生成して、そのリソー
スの書き込み要求キューのフラッシュを開始させること
を特徴とする、請求項１６に記載のメモリコントロー
ラ。 - 【請求項２６】 フラッシュ認識ハンドシェイク信号を
生成するフラッシュ認識ハンドシェイク信号生成回路を
さらに含み、それによりメインメモリに書き込みされた
データが、関連リソースのバッファではなく実際にはメ
インメモリに格納されていることを競合リソースに示す
ことを特徴とする、請求項２５に記載のメモリコントロ
ーラ。 - 【請求項２７】 メインプロセッサ、メモリ、および前
記メモリへのアクセスを前記メインプロセッサと競合す
る少なくとも第１および第２のリソースを含む情報処理
システムにおいて、前記メモリへのアクセスを制御する
方法であって、 第１のリソース要求キューにおける第１のリソースか
ら、メインメモリへのアクセス要求を格納するステップ
と、 第２のリソース要求キューにおける第２のリソースか
ら、メインメモリへのアクセス要求を格納するステップ
と、 メモリアクセス制御回路へのメモリアクセス要求の送出
を遅延して、メモリ読み出し状態とメモリ書き込み状態
との間の切り替え頻度を減少させるステップと、 前記メモリアクセス制御回路により、メモリアクセス要
求を許可するステップを含むことを特徴とする方法。 - 【請求項２８】 前記遅延ステップは、マルチリソース
書き込みキューに要求を格納するステップを含むことを
特徴とする、請求項２７に記載の方法。 - 【請求項２９】 メインプロセッサ要求キューに、前記
メインプロセッサがメインメモリへのアクセス要求を格
納するステップをさらに含むことを特徴とする、請求項
２７に記載の方法。 - 【請求項３０】 メモリアクセス要求許可ステップは、
競合リソース間での調停ステップを含み、要求リソース
がメモリアクセス調停への参加を可能とされる頻度制御
ステップをさらに含むことを特徴とする、請求項２７に
記載の方法。 - 【請求項３１】 当該頻度制御ステップは、リソース関
連のメモリアクセス制御レジスタの内容にアクセスする
ステップを含み、前記リソースがメモリアクセス調停に
参加を許可される頻度を決定することを特徴とする、請
求項３０に記載の方法。 - 【請求項３２】 前記メモリコントローラにおける制御
レジスタが、少なくとも１セット前記メインプロセッサ
によってプログラムされることにより、メモリアクセス
を制御するステップをさらに含むことを特徴とする、請
求項２７に記載の方法。 - 【請求項３３】 前記メモリアクセス許可ステップは、
前記リソース間を調停してメモリアクセスの要求を許可
するステップを含み、 さらに、複数のメモリ帯域幅制御レジスタにアクセスし
て、前記メモリ帯域幅制御レジスタに一部基づいて、ど
のリソースがメモリアクセスを許可されるかを決定する
ステップを含むことを特徴とする、請求項２７に記載の
方法。 - 【請求項３４】 前記メモリ帯域幅制御レジスタをそれ
ぞれメインメモリアクセスをシークするリソースと関連
させるステップをさらに含むことを特徴とする、請求項
３３に記載の方法。 - 【請求項３５】 要求リソースに関係し、そのリソース
のメモリ使用とメモリ帯域幅との少なくとも１つを示す
データを格納するステップをさらに含むことを特徴とす
る、請求項２７に記載の方法。 - 【請求項３６】 要求リソース用であり、そのリソース
にメモリアクセスを許可することによる浪費メモリサイ
クルを示すデータを格納するステップをさらに含むこと
を特徴とする、請求項２７に記載の方法。 - 【請求項３７】 リソースがメインメモリへのデータ書
き込みを行い、バッファフラッシュ信号を生成してその
リソースの書き込み要求キューのフラッシュを開始させ
るステップをさらに含むことを特徴とする、請求項２７
に記載の方法。 - 【請求項３８】 フラッシュ認識ハンドシェイク信号を
生成し、メインメモリに書き込みされたデータが、関連
リソースのバッファではなく実際にはメインメモリに格
納されていることを競合リソースにステップをさらに含
むことを特徴とする、請求項３７に記載のメモリコント
ローラ。 - 【請求項３９】 要求許可ステップは、要求された順番
でメモリアクセスへの要求を履行するステップを含むこ
とを特徴とする、請求項２７に記載の方法。 - 【請求項４０】 メインプロセッサ、メモリ、および前
記メモリへのアクセスを前記メインプロセッサと競合す
る少なくとも第１および第２のリソースを含む情報処理
システムにおいて、前記メインメモリへのアクセスを制
御する方法であって、 第１のリソース書き込み要求キューにおける第１のリソ
ースから、メインメモリへのアクセス要求を格納するス
テップと、 前記第１のリソースにより、メインメモリへの書き込み
を行うステップと、 前記第１のリソースにより書き込みキューフラッシュ信
号を生成して、前記第１のリソースの書き込み要求キュ
ー内の情報のメインメモリへのコピーを開始するステッ
プと、 前記第１のリソースの書き込み要求キューをフラッシュ
するステップとを含むことを特徴とする方法。 - 【請求項４１】 フラッシュ認識ハンドシェイク信号を
生成し、それによりメインメモリに書き込みされたデー
タが、関連リソースのバッファではなく実際にはメイン
メモリに格納されていることを競合リソースに通知する
ステップをさらに含むことを特徴とする、請求項４０に
記載の方法。 - 【請求項４２】 第２のリソース読み出し要求キューに
おける第２のリソースからメインメモリへのアクセス要
求を格納するステップと、 当該読み出し要求に関連する当該メインメモリアドレス
と書き込みキューのうち少なくとも１つに格納された当
該アドレスとを比較するステップと、 読み出し要求に関連する当該メインメモリアドレスと前
記少なくとも１つの書き込みキューに格納されている当
該アドレスとのいずれかに合致が見られた場合、書き込
みキューのうち少なくとも１つをフラッシュするステッ
プとをさらに含むことを特徴とする、請求項４０に記載
の方法。 - 【請求項４３】 第２のリソース書き込み要求キューに
おける第２のリソースからのメインメモリへの書き込み
要求を格納するステップと、 メモリ読み出し状態とメモリ書き込み状態との間の切り
替え頻度を減少させるために、メモリアクセス制御回路
へのメモリアクセス要求の送出を遅延するステップと、 前記メモリアクセス制御回路により、メモリアクセス要
求を許可するステップとをさらに含むことを特徴とす
る、請求項４０に記載の方法。 - 【請求項４４】 前記遅延ステップは、マルチリソース
書き込みキューに要求を格納するステップを含むことを
特徴とする、請求項４３に記載の方法。 - 【請求項４５】 メインプロセッサ要求キューに、前記
メインプロセッサがメインメモリへのアクセス要求を格
納するステップをさらに含むことを特徴とする、請求項
４０に記載の方法。 - 【請求項４６】 競合リソース間でメモリアクセス要求
を調停し、要求リソースがメモリアクセス調停への参加
を可能にされる頻度を制御するステップをさらに含むこ
とを特徴とする、請求項４０に記載の方法。 - 【請求項４７】 当該頻度制御ステップは、前記リソー
スがメモリアクセス調停に参加を許可される頻度を決定
するために、リソース関連のメモリアクセス制御レジス
タの内容にアクセスするステップを含むことを特徴とす
る、請求項４６に記載の方法。 - 【請求項４８】 前記メモリコントローラにおける制御
レジスタが、少なくとも１セット前記メインプロセッサ
によってプログラムされることによりメモリアクセスを
制御するステップをさらに含むことを特徴とする、請求
項４０に記載の方法。 - 【請求項４９】 複数のメモリ帯域幅メモリ制御レジス
タにアクセスすることにより前記リソース間のメモリア
クセス要求を調停し、前記メモリ帯域幅制御レジスタに
一部基づいて、どのリソースがメモリアクセスを許可さ
れるかを決定するステップをさらに含むことを特徴とす
る、請求項４０に記載の方法。 - 【請求項５０】 前記メモリ帯域幅制御レジスタを、そ
れぞれメインメモリアクセスをシークするリソースと関
連させるステップをさらに含むことを特徴とする、請求
項４９に記載の方法。 - 【請求項５１】少なくとも１つを示すデータを格納する
ステップをさらに含むことを特徴とする、請求項４０に
記載の方法。 - 【請求項５２】 要求リソース用であり、そのリソース
にメモリアクセスを許可することによる浪費メモリサイ
クルを示すデータを格納するステップをさらに含むこと
を特徴とする、請求項４０に記載の方法。 - 【請求項５３】 要求された順番でメモリアクセスへの
要求を履行するステップをさらに含むことを特徴とす
る、請求項４０に記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US22689400P | 2000-08-23 | 2000-08-23 | |
| US60/226894 | 2000-08-23 |
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|---|---|---|---|
| JP2001133526A Expired - Fee Related JP4925385B2 (ja) | 2000-08-23 | 2001-04-27 | 機能拡張型メモリコントローラを備えるグラフィックス処理システム |
| JP2011280536A Expired - Fee Related JP5149985B2 (ja) | 2000-08-23 | 2011-12-21 | 機能拡張型メモリコントローラを備えるグラフィックス処理システム |
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|---|---|---|---|
| JP2011280536A Expired - Fee Related JP5149985B2 (ja) | 2000-08-23 | 2011-12-21 | 機能拡張型メモリコントローラを備えるグラフィックス処理システム |
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| JP (2) | JP4925385B2 (ja) |
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