JP2000181780A - ストアバッファ装置 - Google Patents

Abstract

(57)【要約】 【課題】 マージを多くすることができ、バスのビジー
率を抑えることが可能な主記憶装置に対するストアバッ
ファ装置(以下、バッファ)の提供。 【解決手段】 FULL検出論理はバッファがストアにより
満杯(全エントリが有効)になったことを検出し、タイマ
ーカウント論理は演算器からのストア要求が、予め設定
された時間以上なかったことを検出し、いずれかの検出
により、OUTフラグ(以下、フラグ)セット論理は、VALID
ビットの立っているエントリに対しフラグをセットし、
既にフラグが立っているエントリが１つでもあればフラ
グセットを抑止し、フラグがセットされると、掃き出し
制御論理はフラグのセットされたエントリのみを掃き出
す。前記のようなフラグセットの抑止により、エントリ
のバッファからの掃き出し中にも、フラグが立っていな
いエントリへの新規登録を可能とし、バッファでのスト
アの長期滞留によりマージ効果が上がる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算装置から主記
憶装置へのストアアドレスおよびデータを一時保持する
複数エントリからなるストアバッファ装置に係り、特
に、効率的な利用を可能とするストアバッファ装置に関
する。

【０００２】

【従来の技術】今日の情報処理装置の多くは、主記憶装
置ならびにキャッシュメモリへのデータ書込みの際、書
込みアドレスおよびデータを一旦保持するためのストア
バッファを持っている。これは、ロード命令のレイテン
シ(データを読むまでの待ち時間)が、プログラムの処理
性能に大きく影響するのに対して、ストア命令のレイテ
ンシ(データが主記憶やキャッシュに反映されるまでの
時間)は実際の処理性能にはほとんど影響しないため、
ロードを優先してストアを後回しにするという目的で利
用されている。

【０００３】従来、主記憶装置に対する書込み用のスト
アバッファでは、一旦ストア情報をストアバッファに登
録し、主記憶との間のバスの空き具合を見て、ストアバ
ッファより優先度の高いアクセス要求が無ければストア
バッファから取り出して主記憶に送るという制御方式が
一般的である。この例は、特開平8-221311や特開平5-18
1742などに記載されている。また、ストアバッファへの
登録時にはマージ処理を行なうのが一般的である。マー
ジ処理とは、既にストアバッファに登録されているスト
アに対し、同一アドレスのストアが後続して行われた場
合、先行ストアの入っているエントリにその後続のスト
アを上書きする(新しいエントリを使用しない)ことで主
記憶に対するストア情報の数を減らす処理のことであ
る。このストアバッファのマージ機構は、先行ストアが
長い間ストアバッファ内に滞留するほど、またなるべく
多くのストアがストアバッファ内にあるほど、マージの
機会が増えて有効に働くことになる。

【０００４】しかしながら、主記憶装置に対する書込み
用のストアバッファでは、上述したように競合するアク
セスがなければすぐに掃出しを行ってしまう方式が一般
的であり、そのためストアバッファ内に滞留する時間が
平均的には非常に短いため、このマージ機構が有効に働
かないことが多い。例えば、特開平5-181742ではこの点
を指摘し、連続する２つのストアに限ってマージを行う
という方式が示されているが、やはりマージ可能ケース
がかなり限定されてしまうため、様々なメモリアクセス
パタンに対して有効とは言い難い。

【０００５】さらに、従来の制御方式では、バスが空き
次第ストア情報がストアバッファから掃き出されてしま
うため、ストア情報の掃き出しがまばらになり、主記憶
との間のデータバスで、主記憶からのReadデータとプロ
セッサからのWriteデータが入り交じることになる。つ
まり、ReadとWriteの方向切り替えが頻繁に発生するこ
とになるが、この方向切り替えの時間は無駄なサイクル
となるため、バスの使用効率が落ち、全体性能を低下さ
せる原因ともなりうる。

【０００６】

【発明が解決しようとする課題】上述したように、従来
方式によるストアバッファ装置では、マージ機構が有効
に働かないという問題点がある。さらに、ストアバッフ
ァからの掃き出しがまばらになるため、主記憶とのバス
上でRead/Write切り替えが頻発し、性能低下の要因とも
なりうる。

【０００７】逆に、たとえばストアバッファの掃き出し
を積極的に行なわず、まとめて掃き出すような方式を用
いた場合、ストアデータが主記憶に反映されるまでの時
間が問題となる。つまり、ストアバッファ内にストア情
報をなるべく滞留させるような制御を行なった場合、そ
のストア情報が主記憶にいつ反映されるかがまったく保
証されないため、最悪のケースでは永久にストアバッフ
ァから掃き出されないようなケースも発生しうる。例え
ば、共有メモリのマルチプロセッサ構成のシステムにお
いて、お互いのプロセッサのストアした結果を相手のプ
ロセッサが待ち、お互いの書きこんだ値を確認してから
次の動作に移るような処理を行なう場合、ストア情報が
主記憶に反映されるまでは相手のストアした値が読めな
いため、お互いに待ち続けるが、待っている間は後続の
ストア命令が降ってこないためにストアバッファが満杯
にならず、ストアバッファの掃き出しが開始されないた
め、いつまで待ってもお互いのストアデータが読めない
という状況に陥る。

【０００８】さらに、ストアバッファをまとめて掃き出
すような方式では、掃き出しを開始した後に新しくスト
アバッファに送られてきたストア情報の扱いが難しくな
る。従来は、ストアバッファ掃き出し中は新たなエント
リを登録しないという単純な方式が取られるのが一般的
であったが、これだと掃き出しのたびにストア情報の受
付けが止まり、演算器側の性能が悪くなるという問題点
がある。一方、掃き出し中にもストアバッファへの登録
を可能にした場合、掃き出している最中にエントリが増
えていくため、それらも続けて掃き出さざるを得ない
が、その場合、ストアバッファの掃き出しがかなりの長
時間にわたって主記憶とのバスを占有してしまう可能性
があり、本来優先すべきLOAD系の性能が低下してしまう
という問題がある。

【０００９】本発明は、上述のような事情に鑑みてなさ
れたものであり、ストアバッファのマージ機能や複数の
ストアをまとめて掃き出す機能を生かしつつ、上記した
不具合を回避し、性能向上を図ったストアバッファ装置
を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ある処理装置から別の処理装置に対して
データを送る際に、該データを一時的に保持する複数エ
ントリからなるストアバッファ装置において、ストアバ
ッファへの入力が行われてから次にストアバッファへの
入力が行なわれるまでの時間を計測する手段と、その計
測した時間をあらかじめ設定した設定値と比較する手段
とを有し、比較結果に応じてストアバッファからの前記
データの掃き出しを開始するようにしている。

【００１１】また、主記憶装置への書込みアドレスおよ
びデータ（以下、ストア）を一時保持する複数エントリ
からなるストアバッファ装置において、該ストアバッフ
ァの全エントリに有効なストアが登録されたことを検出
し検出信号を出力する検出手段を有し、通常はストアバ
ッファに登録されたストアの取り出しを即時行なわずに
ストアバッファ内に保持し続け、前記検出手段から検出
信号が出力された時にストアバッファからのストアの掃
き出しを行なうようにしている。

【００１２】また、上記検出手段を有するストアバッフ
ァ装置において、ストアバッファへのストアの入力が行
われてから次にストアバッファへのストアの入力が行な
われるまでの時間を計測する手段と、その計測した時間
をあらかじめ設定した設定値と比較する手段とを持ち、
比較結果に応じてストアバッファからのストアの掃き出
しを行なうようにしている。

【００１３】また、ストアバッファからの掃き出しの対
象となったエントリにマークを付け、該マークが既に一
つでも付いている間は新たに他のエントリに該マークを
付けることを抑止する手段を有し、該マークのついたエ
ントリのストアのみをストアバッファから掃き出し、該
マークの付いたエントリのストアをストアバッファから
掃き出している間にも、該マークのついていないエント
リへのストアの新規登録を可能とするようにしている。

【００１４】

【発明の実施の形態】以下、本発明によるストアバッフ
ァ(STB)装置の実施例を図面により詳細に説明する。図
１は、本発明の一実施例によるストアバッファ装置の構
成を示すブロック図である。20はストアバッファ、21は
ラッチ、22はマージ論理、23タイマカウント論理、24は
ＦＵＬＬ検出論理、25はオアゲート、26はＯＵＴフラグ
セット論理、27は掃き出し制御論理、28はセレクタであ
る。演算器から送られてきた主記憶に対するストア要求
は、ラッチ21で受け取った後、マージの可否のチェック
が行なわれ、ストアバッファ本体20へ登録される。スト
アバッファ(STB)装置を構成する上記論理等についての
説明、および、ストアバッファ装置の動作説明を、以下
に順次行う。

【００１５】ストアバッファ本体20の構成を図２、マー
ジ論理22の構成を図３に示す。図２では、複数エントリ
で構成されるストアバッファの１エントリ分の構成を示
している。VALIDビット40は、そのエントリに有効なス
トア情報が登録されていることを示す。ストア情報がス
トアバッファに登録されるとVALIDビット40は'1'にな
る。OUTフラグ41は、そのエントリがストアバッファか
らの掃き出し対象になったことを示すが、登録の初期状
態では'0'がセットされる。残りのアドレスとデータの
フィールドには、演算器から送られてきたストア情報
（以下、ストアという）のアドレスとデータが格納され
る。

【００１６】図３は、マージのチェックを行い、ストア
バッファ内の登録先エントリを決定するマージ論理22の
詳細構成を示している。ストアバッファに対し、新規ス
トアの登録要求が来ると、各エントリに登録されている
ストアアドレスと、新しく登録しようとしているストア
のアドレスとを比較器53で比較するが、これと同時に各
エントリのVALIDビットとOUTフラグをチェックし、「エ
ントリが有効 かつ ストアバッファからの掃き出し対象
になっていない」ことをANDゲート52にて検査する。AND
ゲート52での検査結果と比較器53での比較結果がとも
に'1'であった場合にのみ、ANDゲート54の出力が'1'と
なり、そのエントリにマージ可能であることを示す(こ
こで、OUTフラグの立っているエントリをマージ対象か
ら外すことで、掃き出し中(あるいは掃き出し直後)のエ
ントリに誤ってマージしてしまうことを防いでいる)。
このチェックを、ストアバッファの全エントリについて
同時に行ない、どれかのエントリとマージ可能である場
合にはORゲート56の出力が'1'となるため、新規ストア
の登録先エントリのポインタ(セレクタ57の出力)は、そ
のマージ可能エントリのエントリ番号となる。一方、空
きエントリポインタ50は、未登録のストアバッファエン
トリ番号を保持しており、もしどのエントリともマージ
できない場合(ORゲート56の出力が'0'の場合)は、セレ
クタ57の出力にはこの空きエントリポインタが選ばれ
る。この場合、新規ストアはまだ何も登録されていない
新しいエントリに登録され、空きエントリポインタ50は
インクリメント(+1)される。

【００１７】ストアバッファに登録されたストアは、従
来技術では、主記憶とのバスを使用する他の要求とのプ
ライオリティをとった後すぐに掃き出されていたが、本
発明に基づく本実施例の場合、積極的には掃き出しを行
なわず、(１)バッファが満杯(バッファフル)のケース
と、(２)一定時間新たなストア要求が無いケース のい
ずれかで掃き出しが行われる。

【００１８】図１におけるタイマーカウント論理23の構
成を図４に、FULL検出論理24の構成を図５に示す。図４
に示すタイマーカウント論理23では、あらかじめ設定し
た時間以上の間、演算器からの新たなストア要求が来な
いことを検出している。具体的には、ラッチ72に初期
値'0'を設定した状態でSTB入力ラッチ21のValid信号75
(ストア要求があったことを示す)を監視する。このVali
d信号75が'1'(ストア要求があった)のときにはラッチ72
には'0'が入力されるが、Valid信号75が'0'(ストア要求
が無かった)の時にはラッチ72には前の値に１加算した
値が入力され、これが繰り返されることで、ストア要求
が無かった時間を計測する。ラッチ73にはあらかじめ任
意のタイムアウト値(固定値)を入力しておき、ラッチ72
で計測した値がこのラッチ73に設定した値と一致する
と、比較器74の出力としてOUTフラグセット要求信号が
出力される。後述するが、これはストアバッファの掃き
出しを行なうために用いられる。一方、図５に示すFULL
検出論理では、ストアバッファ各エントリのVALIDビッ
トを監視し、すべてのエントリに有効なストアが登録さ
れた時、ANDゲート80の出力としてOUTフラグセット要求
信号が出力される。

【００１９】図１において、これらのOUTフラグセット
要求信号は、ORゲート25に入力され、その出力がOUTフ
ラグセット論理26に入力される。このOUTフラグセット
論理によってストアバッファのOUTフラグがセットされ
るが、それによって掃き出し制御論理27が起動され、ス
トアバッファの掃き出しが行われる。

【００２０】図６に、OUTフラグセット論理26の構成を
示す。OUTフラグセット要求信号が入力されると、VALID
ビットの立っているエントリに対してOUTフラグのセッ
トを行なう。この時、ORゲート90で各エントリのOUTフ
ラグを監視し、どこかのエントリにOUTフラグが既に立
っている場合にはインバータ91の出力が'0'になって、O
UTフラグのセットを抑止する。つまり、一度OUTフラグ
が立つと、それらのエントリが全部掃き出されるまで次
のOUTフラグは立てられない。

【００２１】図７に、掃き出し制御論理の構成を示す。
STBからの取り出しポインタ106は、主記憶に書き込むア
ドレス・データを保持するSTBエントリ番号を選択する
ためのポインタである。このポインタによって、STBの
ある1エントリが選択され、その中のVALIDビットとOUT
フラグが検査される。そして、両方とも'1'であった場
合、主記憶に対する書込み要求信号107が生成され、そ
れと同時にセレクタ100で選択されたアドレス・データ
が送出される。主記憶に対する書込み要求信号107は、
セレクタ105にも送られ、この際にSTBからの取り出しポ
インタ106がインクリメンタ104によって+1される。逆
に、OUTフラグが立っていないケースでは、主記憶書込
み要求信号107が生成されず、STBからの取り出しポイン
タ106も更新されない。つまり、先述したOUTフラグセッ
ト論理26によってOUTフラグがセットされない限り、主
記憶への書込み要求は行われないことになる。

【００２２】これらの機構により、図１に示す本実施例
のストアバッファ装置では、以下のような動作を行な
う。まず、演算器からのストア要求があると、それはラ
ッチ21でマージ可否の判定が行なわれ、ストアバッファ
に登録される。この時、既に登録されているエントリと
マージ可能と判断された場合には、そのエントリに上書
きされ、そうでない場合には新しいエントリに登録され
る。演算器からのストア要求がある設定された時間以上
行われない場合、もしくはストアバッファが満杯になっ
た場合、タイマーカウント論理23またはFULL検出論理24
によってそれが検出され、OUTフラグセット論理26によ
って、登録されているストアバッファエントリのOUTフ
ラグが一斉にセットされる。OUTフラグがセットされる
と、掃き出し制御論理27によってストアバッファからの
掃き出しが開始される。

【００２３】掃き出し動作を行なっている最中も、演算
器からのストア要求を受け付けてストアバッファに登録
することが出来るが、OUTフラグは立たない(先に立てた
OUTフラグが１エントリでも残っているうちは次のOUTフ
ラグは立てられない)ので、掃き出し動作中に新規登録
したエントリがすぐに掃き出されてしまうことはない。
逆に、次の掃き出し条件が整うまではストアバッファ内
に滞留するため、マージの機会が増える可能性がある。
また、OUTフラグが立っているエントリはマージ動作の
対象とならないため、掃き出し中(あるいは掃き出し直
後)のエントリに誤ってマージを行なってしまうような
ことはない。

【００２４】ストアが掃き出されたエントリは、VALID
ビットとOUTフラグが'0'に落され、新規登録が可能なエ
ントリとなる。これにより、ストアバッファが満杯にな
っても掃き出しを開始すればすぐに空きが出来るため、
演算器からのストア要求を止めている時間を最小限にす
ることが出来る（従来のストアバッファ装置では、掃き
出し動作中は演算器からのストア要求は一切受け付けな
いという方式が一般的である)。さらに、ストアバッフ
ァから連続して掃き出されるストアの数の上限は、同時
にOUTフラグを立てられる数、すなわちストアバッファ
のエントリ数となるため、主記憶とのインタフェースを
ストアのみで独占して他のロード命令等の性能を落して
しまうことが避けられ、また、連続して受け取るべきス
トアの数があらかじめ分かっていれば、ストアを受け取
る主記憶側の論理が作成しやすいという利点もある。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
ストアバッファへの登録要求がある一定時間以上発生し
ない場合に、ストアバッファから強制的に掃き出しを行
なうことで、通常はストアバッファ内にストアを滞留さ
せてストアバッファでのマージ処理を有効に行ないつ
つ、主記憶に対してデータを確実に反映することができ
る。また、ストアバッファの掃き出し対象のエントリに
マーク(OUTフラグ)を付加することで、ストアバッファ
の掃き出しを行ないながら、新規ストアを正しく新規エ
ントリに登録することができ、さらにOUTフラグが仕切
りとなって、一度に掃き出しを行なう数を制限すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるストアバッファ装置の
構成を示すブロック図である。

【図２】図１のストアバッファの１エントリ分の構成例
を示す図である。

【図３】図１のマージ論理の構成例を示す図である。

【図４】図１のタイマーカウント論理の構成例を示す図
である。

【図５】図１のFULL検出論理の構成例を示す図である。

【図６】図１のOUTフラグセット論理の構成例を示す図
である。

【図７】図１の掃き出し制御論理の構成例を示す図であ
る。

【符号の説明】

２０ ストアバッファ ２１ ラッチ ２２ マージ論理 ２３ タイマーカウント論理 ２４ ＦＵＬＬ検出論理 ２５ ＯＲ回路 ２６ ＯＵＴフラグセット論理 ２７ 掃き出し制御論理 ２８ セレクタ ５０ 空きエントリポインタ ５１ インバータ（ＮＯＴ回路） ５２，５４ ＡＮＤ回路 ５３ 比較器 ５５ エンコーダ ５６ ＯＲ回路 ５７ セレクタ ７０ インクリメンタ ７１ セレクタ ７２，７３ ラッチ ７４ 比較器 ７５ ＳＴＢ入力ラッチのＶＡＬＩＤ（有効）信号 ８０ ＡＮＤ回路 ９０ ＯＲ回路 ９１ インバータ（ＮＯＴ回路） ９２，９３，９４ ＡＮＤ回路 １００，１０１，１０２，１０５ セレクタ １０３ ＡＮＤ回路 １０４ インクリメンタ １０６ ラッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ある処理装置から別の処理装置に対して
   データを送る際に、該データを一時的に保持する複数エ
   ントリからなるストアバッファ装置において、 ストアバッファへの入力が行われてから次にストアバッ
   ファへの入力が行なわれるまでの時間を計測する手段
   と、その計測した時間をあらかじめ設定した設定値と比
   較する手段とを有し、比較結果に応じてストアバッファ
   からの前記データの掃き出しを開始することを特徴とす
   るストアバッファ装置。
2. 【請求項２】 主記憶装置への書込みアドレスおよびデ
   ータ（以下、ストア）を一時保持する複数エントリから
   なるストアバッファ装置において、 該ストアバッファの全エントリに有効なストアが登録さ
   れたことを検出し検出信号を出力する検出手段を有し、 通常はストアバッファに登録されたストアの取り出しを
   即時行なわずにストアバッファ内に保持し続け、前記検
   出手段から検出信号が出力された時にストアバッファか
   らのストアの掃き出しを行なうことを特徴とするストア
   バッファ装置。
3. 【請求項３】 請求項２記載のストアバッファ装置にお
   いて、 ストアバッファへのストアの入力が行われてから次にス
   トアバッファへのストアの入力が行なわれるまでの時間
   を計測する手段と、その計測した時間をあらかじめ設定
   した設定値と比較する手段とを持ち、比較結果に応じて
   ストアバッファからのストアの掃き出しを行なうことを
   特徴とするストアバッファ装置。
4. 【請求項４】 請求項２または請求項３記載のストアバ
   ッファ装置において、 ストアバッファからの掃き出しの対象となったエントリ
   にマークを付け、該マークが既に一つでも付いている間
   は新たに他のエントリに該マークを付けることを抑止す
   る手段を有し、 該マークのついたエントリのストアのみをストアバッフ
   ァから掃き出し、該マークの付いたエントリのストアを
   ストアバッファから掃き出している間にも、該マークの
   ついていないエントリへのストアの新規登録を可能とす
   ることを特徴とするストアバッファ装置。