JP2012043202A - ストアマージ装置、情報処理装置、ストアマージ方法およびプログラム - Google Patents
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Abstract
【解決手段】ストアバッファ回路12が、複数のストア命令を記憶しておく。そして、ストアバッファ回路12は、中央処理装置60からストア命令が出力されると、当該ストア命令と主記憶装置70上で同一のアドレスに対するストア命令を記憶しているか否かを判定し、記憶していると判定した場合は、この記憶しているストア命令をマージ回路11に出力する。これにより、主記憶装置70(記憶装置)へのアクセスを抑えることができる。
【選択図】図1
Description
ストア命令の転送を受けたライトバッファは、転送されたストア命令を、BOQ(ライトバッファのデータ格納領域のうち、最後にデータを格納した領域)、または、BOQの次のデータ格納領域のいずれかに格納する。具体的には、転送されたストア命令とBOQのストア命令とが、主記憶上の同一のアドレスに対するストア命令である場合は、マージ処理可能であると判定し、ライトバッファは、転送されたストア命令をBOQに格納することによりマージ処理を行う。一方、転送されたストア命令とBOQのストア命令とが、主記憶上の異なるアドレスに対するストア命令である場合は、マージ処理不可であると判定し、ライトバッファは、転送されたストア命令をBOQの次のデータ格納領域に格納し、この新たにストア命令を格納した領域をBOQとする。また、ライトバッファは、格納時刻の早いストア命令から順に、一次キャッシュ(記憶装置)に出力する。このように、ライトバッファは、マージ処理済みのストア命令を一次キャッシュに出力することにより、一次キャッシュへのアクセス頻度を抑える。
図1は、本発明の一実施形態における情報処理装置の概略構成を示す構成図である。
同図において、情報処理装置1は、ストアマージ装置10と、中央処理装置60と、主記憶装置70とを具備する。ストアマージ装置10は、マージ回路11と、ストアバッファ回路12と、ライトバッファ回路13と、タイマ回路14と、追出制御回路15と、フル検出回路16と、データ数検出回路17とを具備する。また、経路W111、W121、W131、W141は、ストア命令またはロード命令が出力される経路である。経路W112、W122、W132、W142は、ストアデータが出力される経路である。経路W161は、ロードデータが出力される経路である。
主記憶装置70は、中央処理装置60からのストア命令に従ってデータを記憶し、中央処理装置60からのロード命令に従って、記憶しているデータを出力する。なお、主記憶装置70がキャッシュを備えるようにしてもよい。
フル検出回路16は、ストアバッファ回路12のメモリ使用状況を監視し、メモリ使用状況に応じて、追出処理が必要であることを示すフル検出信号を出力する。
データ数検出回路17は、ライトバッファ回路13の記憶するデータ数を検出する。
追出制御回路15は、タイマ回路のカウントする時間と、フル検出回路16からのフル検出信号と、データ数検出回路17の検出するデータ数とに基づいて、ストアバッファ回路12が追出処理を行う必要があるか否かを判定し、必要ありと判定すると追出処理の実行を指示する追出指示信号を出力する。
図2は、ストアマージ装置10が行うマージ処理の例を示す図である。
本実施形態では、中央処理装置60は、ストア命令と共に8バイト(B)のストアデータを出力する。これに対して主記憶装置70は、当該主記憶装置70の記憶領域を64バイト毎に分割したラインを、データの入出力を行う際の単位としている。
これに対して、ストアマージ装置10が、主記憶装置70からライン単位でデータを読み出し、図2に示すように、中央処理装置60からの3つのストア命令を全て反映させたデータを生成し、生成したデータを書き戻すようにすれば、主記憶装置70からのデータ読出と、主記憶装置70へのデータ書込とが、それぞれ1回で済む。
そこで、ストアマージ装置は、主記憶装置70から読み出したデータに中央処理装置60からのストア命令を反映させた後、直ちに主記憶装置70へストア命令の出力を行わずにストアバッファ回路12に一旦蓄え、後述する一定の事象が発生した後に主記憶装置70にストア命令を出力する。
図3は、ロード命令およびストア命令のデータ構成を示す構成図である。同図に示すように、ロード命令およびストア命令は、いずれも、コマンド格納領域A21と、アドレス格納領域A22〜A24を含み、アドレス格納領域A22〜A24は、上位アドレス格納領域A22と、中位アドレス格納領域A23と、下位アドレス格納領域A24とから構成される。
アドレス格納領域A22〜A24には、ロードデータが格納されている主記憶装置70上の記憶領域の先頭アドレス、または、ストアデータが格納されるべき主記憶装置70上の記憶領域の先頭アドレスが格納される。
また、下位アドレス格納領域A24は、中央処理装置60が出力するストアデータの、主記憶装置70のライン中における位置を示し、後述するように、マージ回路11が、中央処理装置60から出力されるストアデータをストアバッファ回路12から読み出されるストアデータに反映させる処理を行うために用いられる。
図4は、マージ回路11の概略構成を示す構成図である。同図において、マージ回路11は、シフタ111とマージャ112とを具備する。
シフタ111は、中央処理装置60から経路W111にて出力される命令(ロード命令またはストア命令)を取得すると、当該命令がロード命令かストア命令かを、コマンド格納領域を参照して判定する。
一方、取得した命令がストア命令であると判定した場合、マージ回路11は、当該ストア命令に含まれる下位アドレスに基づいて、中央処理装置60から経路W112にて出力されるストアデータ(8バイト)を、主記憶装置70のライン(64バイト)上での位置に合わせてシフトさせる。
これにより、ストアバッファ回路12からのストアデータと、中央処理装置60からのストアデータとが1つのストアデータにマージされるので、主記憶装置70はマージ後のストアデータのみを記憶すればよい。すなわち、中央処理装置60から出力されたストア命令と、マージ回路11が記憶していたストア命令とが、1つのストア命令にマージされている。
そして、マージャ112は、マージ後のストアデータをストアバッファ回路12に出力することにより、当該ストアデータをストアバッファ回路12に書き戻す。
図5は、ストアバッファ回路12の概略構成を示す構成図である。同図において、ストアバッファ回路12は、アドレスアレイ121と、データアレイ122と、ストアバッファ制御回路123と、アレイ制御回路124と、読出回路125とを具備する。読出回路125は、命令出力回路126と、ロード命令退避回路127と、データ出力回路128とを具備する。
アドレスアレイ121の記憶領域は、m行×n列(m、nは正整数)の領域に分割され、1つの領域に1つのアドレスが格納される。そして、アドレスアレイの各行は、ストア命令の中位アドレス値と1対1に対応付けられており、ストア命令のアドレスは、中位アドレスに応じた行の記憶領域に格納される。各行はn個のアドレス格納領域を有するので、アドレスアレイ121は、中位アドレス値が同一かつ上位アドレスが異なるアドレスを、n個まで記憶し得る。なお、以下では、アドレスアレイ121の各行を「エントリ」と称する。
また、アドレスアレイ121は、各領域のアドレス値と対応付けて、当該アドレス値が最後にアクセスされた時刻、すなわち、当該ストア命令が最後にアクセスされた時刻を記憶する。
ストアバッファ制御回路123は、マージ回路11から出力される命令や追出制御回路15から出力される追出指示信号を受けて、ストアバッファ回路12の各部を制御する。
具体的には、アレイ制御回路124は、命令や追出指示信号に含まれるアドレス値を読み出し、中位アドレス値に基づいて、アドレスアレイ121の行を選択する。
そして、ストアバッファ制御回路123は、ストア命令を読み出す際は、選択した行の各領域のアドレス値を読出回路125に出力するようアドレスアレイ121を制御する。さらに、アレイ制御回路124は、選択した行の各領域のストアデータを読出回路125に出力するようデータアレイ122を制御する。
また、アレイ制御回路124は、アドレスアレイ121の行毎に、格納されているアドレスの数を随時計数し、係数結果と当該行を示すアドレス値とをフル検出回路16に随時出力する。
図6は、ライトバッファ回路13の構造を示す図である。同図に示すように、ライトバッファ回路13はキュー構造の記憶装置を備える。そして、ライトバッファ回路13の記憶領域は、行L3_0〜L3_p−1のp行分の領域に分割され、各行は、命令の記憶領域A31と、データの記憶領域A32とを備える。
ライトバッファ回路13は、ストアバッファ回路12から出力される命令(ロード命令およびストア命令)を一時保存し、ストアバッファ回路12から出力された順に主記憶装置70に出力する。その際、ライトバッファ回路13は、各命令を一定期間おきに出力することにより、主記憶装置70の負荷が集中しないようにする。
図7は、タイマ回路14への入力とタイマ回路14の出力との関係を示す表である。同図に示すように、タイマ回路14は、中央処理装置60からリセット信号が出力されると、カウンタ値を0にリセットする。また、タイマ回路14は、中央処理装置60からリセット信号が出力されていない状態で、中央処理装置60から最初の命令が出力されるとタイマのカウントアップを開始し、以後、中央処理装置60からリセット信号が出力されるまで、サイクル毎にカウントアップを行う。ここで、タイマ回路14がカウントアップを行うサイクルは、時間を測定可能なサイクルであればよい。例えば、情報処理装置1のクロックサイクルを用いることができる。
命令受付回路141は、中央処理装置60から命令が出力されていないときは「0」を出力し、命令が出力されているときは「1」を出力する。
レジスタ142は、命令受付回路141からの出力に基づいて、中央処理装置60からリセット信号が出力された後、最初の命令が出力済みである場合に「1」を出力する。
AND回路144は、最初の命令が出力済み、または、タイマ回路14がカウント中であって、かつ、中央処理装置60からリセット信号が出力されていない場合は「1」を出力し、それ以外の場合は「0」を出力する。
AND回路145は、最初の命令が出力済み、または、タイマ回路14がカウント中であって、かつ、中央処理装置60からリセット信号が出力されていない場合は、カウント信号出力回路147から出力されるカウントアップ信号をカウンタ146に出力する。
カウント信号出力回路147は、サイクル毎にカウントアップ信号を出力する。
OR回路148は、カウンタ146の出力するカウント値が0でないときはカウント中であることを示す信号「1」を出力し、カウント値が0のときは「0」を出力する。
かかる構成により、図7に示す入出力が実現される。
図9は、追出制御回路15への入力と追出制御回路15の出力との関係を示す表である。同図に示すように、追出制御回路15は、タイマ回路14から出力されるタイマカウント値が、予め設定されたタイマ設定値よりも大きい場合、または、データ数検出回路17から出力されるライトバッファデータ数が、予め設定されたデータ数設定値よりも小さい場合、または、フル検出回路16からエントリフル信号が出力される場合に、追出指示信号として「1」をストアバッファ回路12に出力し、その他の場合は「0」を出力する。追出指示信号「1」は、ストアバッファ回路12からストア命令を追い出すよう指示する信号である。また、追出制御回路15は、フル検出回路16からエントリフル信号が出力される場合は、上述の値「1」に加えてエントリフル信号に含まれるアドレス値を含む追出指示信号を生成し、ストアバッファ回路12に出力する。
レジスタ151は、予め設定されたタイマ設定値を記憶する。大小比較回路152は、タイマ回路14から出力されるタイマカウント値と、レジスタ151の記憶するタイマ設定値とを比較し、タイマカウント値がタイマ設定値よりも大きい場合に「1」を出力し、その他の場合に「0」を出力する。
AND回路155は、タイマカウント値がタイマ設定値よりも大きく、かつ、ライトバッファデータ数がデータ数設定値より大きい場合に「1」を出力し、その他の場合に「0」を出力する。
OR回路156は、タイマカウント値がタイマ設定値よりも大きく、かつ、ライトバッファデータ数がデータ数設定値より大きい場合、あるいは、フル検出回路16からエントリフル信号が出力される場合に、追出指示信号として「1」を出力し、その他の場合は「0」を出力する。
アドレス付加回路157は、ストアバッファ回路12のアドレスアレイ121のあるエントリがフルである(当該エントリの全ての領域にアドレスが格納されている)ことを示すエントリフル信号がフル検出回路16から出力されると、エントリフル信号から当該エントリを示すアドレス値を読出し、読み出したアドレス値を追出指示信号に含める。
かかる構成により、図10に示す入出力が実現される。
図11は、フル検出回路16の概略構成を示す構成図である。同図において、データ数検出回路17は、レジスタ171と大小比較回路172を具備する。
レジスタ171は、ストアバッファ回路12のway数(アドレスアレイ121の列数)を予め記憶する。大小比較回路171は、ストアバッファ回路12から出力される、アドレスアレイ121の各行に記憶されているアドレス数(ストア命令数)と、レジスタ171の記憶するway数とを比較し、アドレス数がway数より多い行があれば、エントリフル信号として、エントリフルを示す「1」と、当該行を示すアドレス値とを出力する。
図12は、中央処理装置60からロード命令が出力された際の情報処理装置1の動作例を示すシーケンス図である。
まず、中央処理装置60からリセット信号が出力されると(シーケンスS201)、タイマ回路14は、カウンタ値を0にリセットする(シーケンスS202)。
次に、中央処理装置60から最初の命令(ストア命令またはロード命令)が出力されると(シーケンスS211)、タイマ回路14は、カウントアップを開始する(シーケンスS212)。また、マージ回路11は、中央処理装置60から出力された当該命令を、後述する処理手順に従って処理する。
そして、主記憶装置70は、記憶するデータをストア命令に従って更新した後、ロード命令に従ってロードデータを中央処理装置60に出力する。
このように、ストアバッファ回路12がロード命令を一時的に記憶し、先にストア命令を出力することにより、主記憶装置70が、ストア命令の反映されていない誤ったロードデータを中央処理装置60に出力することを防止する。
中央処理装置60からストア命令が出力されると(シーケンスS301)、マージ回路11は、当該ストア命令をストアバッファ回路12に出力する(シーケンスS302)。ストアバッファ回路12は、マージ回路11から出力されたストア命令に対応するアドレスのストア命令を記憶しているか否かを判定する。当該ストア命令を記憶していないと判定すると(シーケンスS303)、ストアバッファ回路12は、当該ストア命令に含まれるアドレスを主記憶装置70に出力してストアデータを要求する(シーケンスS304)。そして、主記憶装置70は、要求されたストアデータをストアバッファ回路12に出力する(シーケンスS311)。
ストアバッファ回路12は、マージ回路11から出力されたストア命令を記憶する(シーケンスS315)。
ストアバッファ回路12は、マージ回路11から出力されたストア命令を記憶する(シーケンスS327)。
タイマ回路14は、タイマカウント値を追出制御回路15に随時出力する(シーケンスS401)。
また、ストアバッファ回路12は、アドレスアレイ121の各行の使用状況(記憶されているアドレスの数)を、フル検出回路16に随時出力し(シーケンスS411)、フル検出回路16は、ストアバッファ回路12から出力されるアドレスアレイ121の各行の使用状況と、予め記憶している1行に記憶可能なアドレスの数とに基づいて、各行について、残り容量の有無(新たなアドレスおよびストアデータを記憶可能か否か)を判定し、残り容量が無いと判定した場合は、当該行を示すアドレスを含むエントリフル信号を追出制御回路15に出力する。
そして、ライトバッファ回路13は、ストアバッファ回路12から出力されたストア命令を一時的に記憶した後、主記憶装置70に出力する(シーケンスS434)。ライトバッファ回路から出力されたストア命令を受けた主記憶装置70は、当該ストア命令に従ってデータを更新する。
図15は、ストアバッファ回路12の処理手順を示すフローチャートである。ストアバッファ回路12は、同図の処理を随時繰り返し実行する。
まず、ストアバッファ制御回路123が、マージ回路11からストア命令が出力されたか否かを判定する(ステップS101)。ストア命令が出力されたと判定した場合、当該ストア命令をアレイ制御回路124と命令出力回路126とに出力する。
そして、データ出力回路128は、取得したストアデータを、マージ回路11に出力する(ステップS104)。
また、命令出力回路126は、ヒットしたアドレス値を含む開放要求信号をアレイ制御回路124に出力する。アレイ制御回路124は、アドレスアレイ121の、当該アドレス値に対応する領域(アドレスアレイ121の、当該アドレスを記憶している領域)に、アドレス値と識別可能な値を書き込む(ステップS104)。これにより、当該領域が空き領域となる。その後、同図の処理を終了する。
そして、アレイ制御回路124は、上述したストア命令の場合と同様に、当該ロード命令に含まれるアドレス値に対応する行の各領域のアドレスおよびストアデータを、読出回路125に出力するよう、アドレスアレイ121およびデータアレイ122を制御する。また、読出回路125の命令出力回路126は、上述したストア命令の場合と同様に、アドレスアレイ121から出力される各領域のデータのいずれかが、ストア命令に含まれるアドレス値にヒットするか否かを判定する(ステップS122)。
ヒットすると判定した場合(ステップS122:YES)、命令出力回路126は、ロード命令退避回路127にロード命令を書き込む(ステップS123)。
また、命令出力回路125は、ストア命令を示すコマンド名(例えば「S」)を予め記憶しておき、当該コマンド名と、ヒットしたアドレス値とに基づいてストア命令を生成する。そして、命令出力回路125は、生成したストア命令をライトバッファ回路13に出力する。また、データ出力回路128は、取得したストアデータをライトバッファ回路13に出力する(ステップS125)。
さらに、命令出力回路126は、ロード命令退避回路127からロード命令を読み出し、読み出したロード命令をライトバッファ回路13に出力する(ステップS127)。その後、同図の処理を終了する。
一方、ステップS122にて、ヒットしないと判定した場合(ステップS122:NO)、命令出力回路126は、ロード命令をライトバッファ回路13に出力する(ステップS131)。その後、同図の処理を終了する。
一方、ステップS141において、追出指示信号が出力されていないと判定した場合(ステップS141:NO)同図の処理を終了する。
図16は、ストアバッファ回路12が記憶するデータ量(ストア命令数)の変化を示すグラフである。線L131はストアバッファ回路12が記憶するデータ量の変化の例を示す。線L132は、追出制御回路15が、ライトバッファデータ数がデータ数設定値より大きい場合と、エントリフル信号が「1」の場合に追出指示信号として「1」を出力する場合に、ストアバッファ回路12が記憶するデータ量の変化を示すグラフである。
線L131が示すように、最初に命令が出力されてから一定時間は追出制御回路15が追出指示信号の出力を抑制することで、ストアバッファ回路12にストア命令が蓄積され、中央処理装置60からストア命令に対して、ストアバッファ回路12の記憶するストア命令がヒットする率が向上する。これにより、主記憶装置70へのアクセス頻度を抑えることが出来る。
また、最初の命令が出力されてから一定時間経過後は、ライトバッファ回路13の記憶するデータ数がデータ数設定値以下になった場合に、ストアバッファ回路12がストア命令の追い出しを行うので、ライトバッファ回路13の記憶するデータ数(ストア命令の数)の増大を防止でき、ライトバッファ回路が主記憶装置70にアクセスする際のスループット低下を防止できる。
図17は、タイマ回路の変形例を示す構成図である。同図において、タイマ回路24は、命令受付回路141と、レジスタ142および241と、OR回路143および148と、AND回路144、145および243と、カウンタ146と、カウント信号出力回路147と、大小比較回路242とを具備する。同図において、図8の各部と同様の機能を有する部分には同一の符号(141〜148)を付し、説明を省略する。
ここで、ストアバッファ回路12が蓄積するストア命令の数が増加した場合、ストアバッファ回路12が連続してストア命令を追い出し、ライトバッファ回路13に蓄積される命令の量が増大することが考えられる。この場合、ライトバッファ回路13から主記憶装置70への命令の出力に時間を要し、中央制御装置60がロード命令を出力した際にデータを取得するまでの待ち時間が増大するおそれがある。さらには、ライトバッファ回路13に空き領域がなくなった場合は、ライトバッファ回路13に空き領域が生じるまで、ストアバッファ回路12がストア命令の追出を待つ必要が生じ、処理の遅延につながる。
そこで、上記のように、ライトバッファ回路13が空のときにストアバッファ回路12がストア命令を蓄積することにより、ライトバッファ回路13に大量の命令が蓄積されることを防止でき、待ち時間による処理の遅延を抑制しうる。
また、「コンピュータシステム」は、WWWシステムを利用している場合であれば、ホームページ提供環境(あるいは表示環境)も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ROM、CD−ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
10 ストアマージ装置
11 マージ回路
12 ストアバッファ回路
13 ライトバッファ回路
14 タイマ回路
15 追出制御回路
16 フル検出回路
17 データ数検出回路
60 中央処理装置
70 主記憶装置
Claims (6)
- 複数のデータを記憶可能なストアバッファ回路と、
ストア命令の入力を受けると、前記ストアバッファ回路が記憶する前記複数のデータのいずれかと前記ストア命令のデータとをマージ処理可能か否か判定し、マージ処理可能なデータがあると判定したときは、前記ストアバッファ回路の記憶する複数のデータのうちマージ処理可能と判定した前記データを選択するマージ対象データ選択回路と、
前記マージ対象データ選択部が選択したデータと前記ストア命令のデータとをマージ処理し、マージ処理されたデータを前記ストアバッファ回路に書き戻すマージ回路と、
前記ストアバッファ回路が前記複数のデータのいずれかを出力するよう指示する追出指示信号を出力する追出制御回路と、
を具備することを特徴とするストアマージ装置。 - 前記追出制御回路は、中央処理装置からリセット信号が出力され、最初の命令が出力されてから所定時間経過した後に、前記追出指示信号を出力することを特徴とする請求項1に記載のストアマージ装置。
- 前記ストアバッファ回路が出力するデータを一時的に記憶して出力するライトバッファ回路を具備し、
前記追出制御回路は、前記ライトバッファ回路がデータを記憶していない状態から所定時間経過した後に、前記ライトバッファ回路の記憶するデータ数が所定数以下となると前記追出指示信号を出力することを特徴とする請求項1に記載のストアマージ装置。 - 複数のデータを記憶可能な主記憶装置と、
前記主記憶装置へのデータの書込命令であるストア命令を出力する中央処理装置と、
複数のデータを記憶可能なストアバッファ回路と、
前記中央処理装置から前記ストア命令が出力されると、前記ストアバッファ回路が記憶する前記複数のデータのいずれかと前記ストア命令のデータとをマージ処理可能か否か判定し、マージ処理可能なデータがあると判定したときは、前記ストアバッファ回路の記憶する複数のデータのうちマージ処理可能と判定した前記データを選択するマージ対象データ選択回路と、
前記マージ対象データ選択部が選択したデータと前記ストア命令のデータとをマージ処理し、マージ処理されたデータを前記ストアバッファ回路に書き戻すマージ回路と、
前記ストアバッファ回路が当該ストアバッファ回路の記憶するデータの前記主記憶装置への書込要求を出力するよう指示する追出指示信号を出力する追出制御回路と、
を具備することを特徴とする情報処理装置。 - 複数のデータを記憶可能なストアバッファ回路を具備するストアマージ装置のストアマージ方法であって、
マージ対象データ選択回路が、ストア命令の入力を受けると、前記ストアバッファ回路が記憶する前記複数のデータのいずれかと前記ストア命令のデータとをマージ処理可能か否か判定し、マージ処理可能なデータがあると判定したときは、前記ストアバッファ回路の記憶する複数のデータのうちマージ処理可能と判定した前記データを選択するマージ対象データ選択ステップと、
マージ回路が、前記マージ対象データ選択部が選択したデータと前記ストア命令のデータとをマージ処理し、マージ処理されたデータを前記ストアバッファ回路に書き戻すマージステップと、
追出制御回路が、前記ストアバッファ回路が前記複数のデータのいずれかを出力するよう指示する追出指示信号を出力する追出制御ステップと、
を具備することを特徴とするストアマージ方法。 - 複数のデータを記憶可能なストアバッファ回路を具備するストアマージ装置としてのコンピュータに
ストア命令の入力を受けると、前記ストアバッファ回路が記憶する前記複数のデータのいずれかと前記ストア命令のデータとをマージ処理可能か否か判定し、マージ処理可能なデータがあると判定したときは、前記ストアバッファ回路の記憶する複数のデータのうちマージ処理可能と判定した前記データを選択するマージ対象データ選択ステップと、
前記マージ対象データ選択部が選択したデータと前記ストア命令のデータとをマージ処理し、マージ処理されたデータを前記ストアバッファ回路に書き戻すマージステップと、
前記ストアバッファ回路が前記複数のデータのいずれかを出力するよう指示する追出指示信号を出力する追出制御ステップと、
を実行させるためのプログラム。
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