JPH05233421A - コンピュータ装置およびロード命令と記憶命令を発生し、実行するために記憶装置へ供給する方法 - Google Patents

コンピュータ装置およびロード命令と記憶命令を発生し、実行するために記憶装置へ供給する方法

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JPH05233421A
JPH05233421A JP4149015A JP14901592A JPH05233421A JP H05233421 A JPH05233421 A JP H05233421A JP 4149015 A JP4149015 A JP 4149015A JP 14901592 A JP14901592 A JP 14901592A JP H05233421 A JPH05233421 A JP H05233421A
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store
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ジャン−マルク・フレイロング
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ミシェル・セクレオフ
Michael Powell
マイケル・ポウェル
Eric Jensen
エリック・ジェンセン
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Abstract

(57)【要約】 （修正有） 【目的】 改良したメモリ・モデルを実現する。 【構成】 メモリ・モデルはトータル・ストア・オーダ
ーリング（ＴＳＯ）と、マルチプロセッサにより出され
るメモリ・オペレーションに部分順序をつけるパーシャ
ル・ストア・オーダーリング（ＰＳＯ）とを含む。ＴＳ
ＯはＳｔｏｒｅと、アトミックＬｏａｄ−Ｓｔｏｒｅの
各オペレーションのためのＦＩＦＯ記憶バッファ３１，
３２…を含む。ＬｏａｄオペレーションはＦＩＦＯ記憶
バッファには置かれず、ＦＩＦＯ記憶バッファ内の同じ
場所に記憶されている値を検査し、値がなければ、求め
られている値がメモリから戻される。ＰＳＯも記憶バッ
ファを含むが、ＦＩＦＯではなく、オペレーションは、
プロセッサにより出されたのとは異なる順序で実行でき
る。ＰＳＯでのＬｏａｄオペレーションは記憶バッファ
には置かれず、バッファ内の同じ場所に記憶されている
値をまず検査し、見つからないと、その値がメモリから
戻される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ用のメモリ
装置に関するものであり、更に詳しくいえば、マルチプ
ロセッサ・データ処理装置に使用するための改良したメ
モリ・モデルに関するものである。
【０００２】
【従来の技術】マルチプロセッサ装置はメモリ装置へ接
続されるいくつかのプロセッサを含む。プロセッサはア
トミックＬｏａｄ−ＳｔｏｒｅのようなＬｏａｄオペレ
ーション、Ｓｔｏｒｅオペレーションおよびその他の同
期化オペレーションを用いてメモリ装置と相互作用す
る。プログラムを走らせている時は、１つのレジスタの
内容を別のレジスタへ加えること、またはサブルーチン
の呼出しを実行すること、というような他のオペレーシ
ョンをプロセッサは実行できる。しかし、それらのオペ
レーションは、プロセッサから見たメモリ装置の挙動に
は影響しない。プロセッサにより見られるメモリ装置の
その挙動は「メモリ・モデル」と呼ばれる。
【０００３】メモリ・モデルの「仕様」はメモリ装置が
どのように挙動すべきかについての記述である。そのよ
うな仕様の主な目的は、ハードウェアの設計者およびプ
ログラマが独立に作業を行えるようにし、しかもその仕
様に適合するコンピュータ装置のどのような実現に対し
ても、どのようなプログラムも意図した通りに機能する
ようにすることである。理想的には、仕様に適合するこ
とをあるレベルで確認できるように、仕様は「形式が整
ったもの」でなければならない。しかし、実際には、多
くの場合に仕様は「形式が整っていない」か、存在すら
ない。その場合には特定のハードウェア実現がデフォー
ルトによりメモリ・モデルの仕様になる。
【０００４】メモリはＮポート装置としてモデル化され
る。ここに、Ｎはプロセッサの数である。このメモリ・
モデルは単一プロセッサ装置およびマルチプロセッサ装
置へ適用される（図１参照）。プロセッサは、メモリ・
オペレーションを生ずることにより、メモリ装置と通信
する。プロセッサはそれのそれぞれのポートを介してオ
ペレーションを生ずる。図１に示すように、プロセッサ
Ｐ１はそれのそれぞれのポート１１を介してメモリ装置
と通信する。同様に、プロセッサＰＮはポートＮを介し
てメモリ１０と通信する。
【０００５】メモリ・モデルは強い（または順次）一貫
性（Ｃｏｎｓｉｓｔｅｎｃｙ）から各種の弱い一貫性ま
でのどこにも及ぶことができる。強い一貫性は、ほとん
どのプログラマにとってなじみのメモリ・モデルであ
る。強い一貫性モデルにおいては、全てのプロセッサの
メモリ・オペレーションは、個々のプロセッサの発生順
序に適合する単一の全体的な順序で実行するように見え
る。このモデルは直観に訴えて、全体的に理解される
が、とくにコンピュータ装置が数多くのプロセッサを含
んでいる時に、そのモデルは性能が最悪のものでもあ
る。強い一貫性モデルについての詳細についてはＩＥＥ
Ｅ Ｔｒａｎｓ．ｏｎ Ｃｏｍｐｕｔｅｒｓ．１９７９
年９月号所載のラムポート（Ｌ．Ｌａｍｐｏｒｔ）の論
文「マルチプロセス・プログラムを正しく実行するマル
チプロセッサ・コンピュータをどのようにして製作する
か（Ｈｏｗ ｔｏ Ｍａｋｅａ Ｍｕｌｔｉｐｒｏｃｅ
ｓｓｏｒＣｏｍｐｕｔｅｒ Ｔｈａｔ Ｃｏｒｒｅｃｔ
ｌｙ Ｅｘｅｃｕｔｅｓ Ｍｕｌｔｉｐｒｏｃｅｓｓ
Ｐｒｏｇｒａｍｓ）」を参照されたい。
【０００６】より弱いメモリ・モデルは、スケール可能
な（ｓｃａｌａｂｌｅ）マルチプロセッサを一層効率良
く実現できるようにするために開発された。不幸なこと
に、弱いメモリ・モデルは強い一貫性モデルよりも理解
が困難であり、並列ソフトウェア・プログラムを書くこ
とができる方法を弱いメモリ・モデルは制約する。弱い
モデルの実現にはハードウェア設計者の側にかなり大き
な注意も要し、かつ、弱いメモリ・モデルの使用には、
強い一貫性により提供されるモデルを含むことを避ける
ためにプログラマの側に意識的な努力を必要とする。
【０００７】したがって、メモリ・モデルの選択には、
プログラミングにとって便利なことと、ハードウェアを
高性能にする潜在力をもたらすものとの間でトレードオ
フを行うことが含まれる。このトレードオフの詳細につ
いては、プログラミン言語およびオペレーティング・シ
ステムの構造的支持についてのシンポジウム議事録（Ｐ
ｒｏｃ．Ｓｙｍｐ．Ａｒｃｈｉｔｅｃｔｕｒａｌ Ｓｕ
ｐｐｏｒｔ ｆｏｒＰｒｏｇｒａｍｍｉｎｇ Ｌａｎｇ
ｕａｇｅｓ ａｎｄ ＯｐｅｒａｔｉｎｇＳｙｓｔｅ
ｍ）（１９８２）２〜１１ページ所載のヘネッシー
（Ｊ．Ｈｅｎｎｅｓｓｙ）他の論文「性能向上のための
ハードウェア／ソフトウェア・トレードオフ（Ｈａｒｄ
ｗａｒｅ／Ｓｏｆｔｗａｒｅ Ｔｒａｄｅｏｆｆｓ ｆ
ｏｒ Ｉｎｃｒｅａｓｅｄ Ｐｅｒｆｏｒｍａｎｃ
ｅ）」を参照されたい。後で説明するように、本発明は
２つの改良されたメモリ・モデルである、トータル・ス
トア・オーダーリング（Ｔｏｔａｌ Ｓｔｏｒｅ Ｏｒ
ｄｅｒｉｎｇ（ＴＳＯ）、およびパーシャル・ストア・
オーダーリング（Ｐａｒｔｉａｌ Ｓｔｏｒｅ Ｏｒｄ
ｅｒｉｎｇ（ＰＳＯ）についての正式な仕様について説
明する。それら２つのメモリ・モデルは、プログラムす
るために十分に「強く」、かつ、性能を高くするために
十分に「弱い」。
【０００８】
【発明が解決しようとする課題】トータル・ストア・オ
ーダーリング（ＴＳＯ）とパーシャル・ストア・オーダ
ーリング（ＰＳＯ）の２つの特定のモデルを有する改良
したメモリ・アーキテクチャを開示する。
【０００９】
【課題を解決するための手段】両方のメモリ・モデル
は、ＬｏａｄおよびＳｔｏｒｅのようなメモリ・オペレ
ーションの意味を定め、それらのオペレーションがプロ
セッサにより発せられる順序が、それらのオペレーショ
ンがメモリにより実行される順序に対してどのように関
連づけられるかを指定する。それらのモデルは単一プロ
セッサとメモリ共用マルチプロセッサの両方に適用され
る。強い一貫性のメモリ・モデルを実現する装置はＴＳ
ＯとＰＳＯの両方も支持する。というのは、強い一貫性
に対する要求が一層厳しいからである。ＰＳＯはＴＳＯ
のより高性能のものである。トータル・ストア・オーダ
ーリング（ＴＳＯ）メモリ・モデルは、全てのプロセッ
サによるＳｔｏｒｅオペレーション、Ｆｌｕｓｈオペレ
ーションおよびアトミックＬｏａｄ−Ｓｔｏｒｅオペレ
ーションが、「メモリ順序」と呼ばれる単一の順序でメ
モリにより直列に実行されることを保障する。更に、与
えられたプロセッサに対するメモリ順序におけるオペレ
ーションＳｔｏｒｅ、ＦｌｕｓｈおよびアトミックＬｏ
ａｄ−Ｓｔｏｒｅの順序は、プロセッサによりそれらの
オペレーションが出された順序と同じである。プロセッ
サにより出されたＳｔｏｒｅ、Ｆｌｕｓｈｅおよびアト
ミックＬｏａｄ−Ｓｔｏｒｅはプロセッサの専用ＦＩＦ
Ｏ記憶バッファに置かれる。
【００１０】Ｌｏａｄオペレーションの場合には、プロ
セッサの記憶バッファが同じメモリ場所に対するＳｔｏ
ｒｅを含むかどうかをまず決定する。プロセッサの記憶
バッファがそのようなＳｔｏｒｅを含むものとすると、
Ｌｏａｄオペレーションは最近のそのようなＳｔｏｒｅ
の値を戻し、含まなければＬｏａｄオペレーションはメ
モリへ直接行き、プロセッサは阻止される、すなわち、
Ｌｏａｄオペレーションが値を戻すまでそれ以上のメモ
リ・オペレーションを出すことを禁止される。
【００１１】アトミックＬｏａｄ−Ｓｔｏｒｅオペレー
ションはＬｏａｄおよびＳｔｏｒｅオペレーションのよ
うに挙動する。アトミックＬｏａｄ−Ｓｔｏｒｅオペレ
ーションは記憶バッファに置かれ（Ｓｔｏｒｅオペレー
ションのように）、アトミックＬｏａｄ−Ｓｔｏｒｅは
Ｌｏａｄオペレーションの場合におけるようにプロセッ
サを阻止する。いいかえると、アトミックＬｏａｄ−Ｓ
ｔｏｒｅオペレーションは、プロセッサの記憶バッファ
が空になるまでプロセッサを阻止し、それからＭｅｍｏ
ｒｙへ進む。
【００１２】パーシャル・ストア・オーダーリング（Ｐ
ＳＯ）メモリ・モデルは、全てのプロセッサのオペレー
ションであるＳｔｏｒｅ、Ｆｌｕｓｈ、およびアトミッ
クＬｏａｄ−Ｓｔｏｒｅがメモリ順序でメモリにより直
列に実行されることを保障する。しかし、与えられたプ
ロセッサに対するオペレーションであるＳｔｏｒｅ、Ｆ
ｌｕｓｈ、およびアトミックＬｏａｄ−Ｓｔｏｒｅは、
一般に、そのプロセッサによりそれらのオペレーション
が出された順序とは同じではない。出す順序とメモリ順
序の一致は、ＳＴＢＡＲと呼ばれる新しい命令を用いる
ことにより行われる。２つのオペレーションがＳＴＢＡ
Ｒによりプロセッサの出す順序で分離されるか、２つの
オペレーションが同じメモリ場所を基準にするものとす
ると、２つの対応するオペレーションのメモリ順序は出
す順序と同じである。
【００１３】プロセッサから出されるＳｔｏｒｅ、Ｆｌ
ｕｓｈ、アトミックＬｏａｄ−Ｓｔｏｒｅはプロセッサ
の専用の記憶バッファに置かれる。パーシャル・ストア
・オーダーリング・メモリ・モデルの記憶バッファはＦ
ＩＦＯではないが、プロセッサの記憶バッファは同じメ
モリ場所へのＳｔｏｒｅの順序とＬｏａｄ−Ｓｔｏｒｅ
の順序を保つ。さもないと、記憶バッファはＳＴＢＡＲ
命令によってのみ区分される。
【００１４】
【実施例】Ｌｏａｄ−Ｓｔｏｒｅアーキテクチャ・コン
ピュータ装置に使用するための特定の用途を有する改良
したメモリ・アーキテクチャを開示する。以下の説明に
おいては、本発明をより完全に説明するために、特定の
メモリ装置、アーキテクチャ、部品などのような数多く
の特定の詳細について説明する。しかし、それらの特定
の詳細なしで本発明を実施できることが当業者には明ら
かであろう。他の場合には、本発明をあいまいにしない
ようにするために、周知の回路は説明しなかった。
【００１５】基本メモリ・モデル 本発明のメモリ・アーキテクチャの仕様は、コンピュー
タ装置で走っているソフトウェア・プログラムにより観
察される挙動を指定するモデルである。実現がメモリ・
モデルに合致する限りは、ハードウェアは任意のやり方
で実現できる。メモリ・モデルの仕様によりソフトウェ
ア・プログラムとハードウェア実現を独立に開発できる
ようにされ、更に、ソフトウェア・プログラムを任意の
実現で走らすことができるようにされる。
【００１６】まず、従来の強い一貫性メモリ装置の概念
図が示されている図２を参照する。概念的には、単一ポ
ート・メモリ２０がプロセッサから「スイッチ」２１を
介してメモリ・オペレーションを受ける。各プロセッサ
はそのプロセッサの専用ポートを通じてメモリ・オペレ
ーションを出す。図２に示すように、それぞれのプロセ
ッサのポートが参照番号２２，２３，２４，２５により
示されている。メモリがオペレーションを実行する順序
は、スイッチがプロセッサのポートを選択する順序に一
致する。実際の選択法はポート２２と、ポート２３と、
ポート２４と、ポート２５の間を動くスイッチ２１によ
り概念的に示されている。
【００１７】次に、本発明の教示を含むメモリ・モデル
の概念図が示されている図３を参照する。前記のよう
に、各プロセッサはそれのポートを通じてメモリ・オペ
レーションを単一ポート・メモリ３０へ出す。プロセッ
サの各ポートは専用記憶バッファ、たとえば記憶バッフ
ァ３２，３３，３４または３５を有する。それらの各記
憶バッファはＳｔｏｒｅ、Ｆｌｕｓｈ、アトミックＬｏ
ａｄ−Ｓｔｏｒｅを保持する。概念的には、スイッチ３
１が単一ポート・メモリ３０を各メモリ・オペレーショ
ンの持続する間に１度にプロセッサの１つのポートへ接
続する。スイッチ３１が１つのポートから別のポートへ
動く順序はプログラムの立脚点からは決定的なものでは
なく、メモリ・オペレーションのメモリ順序を定める。
本発明のメモリ・モデルの構造および動作についてのこ
れ以上の詳細について以下に述べる。
【００１８】アトミックＬｏａｄ−Ｓｔｏｒｅ命令はア
トミック・シーケンス「Ｌｏａｄにより戻される値のあ
る任意の関数である値のＳｔｏｒｅに伴われるＬｏａ
ｄ」と定義される。たとえば、Ｓｗａｐ、Ｃｏｍｐａｒ
ｅ−ａｎｄ−Ｓｗａｐ、およびＦｅｔｃｈ−ａｎｄ−Ａ
ｄｄは全てアトミックＬｏａｄ−Ｓｔｏｒｅオペレーシ
ョンである。
【００１９】次に、プロセッサの概念図が示されている
図４を参照する。プロセッサ４０は理想化されたプロセ
ッサ（ＩＰ）４１と命令バッファ（ＩＢｕｆ）４３を含
む。理想化されたプロセッサ４１は命令を重ねずに１度
に１つ実行する。各命令に対して、理想化されたプロセ
ッサ４１は命令を命令バッファ４３から取出し、その命
令を実行し、任意のデータＬｏａｄおよびＳｔｏｒｅを
プロセッサのメモリ・ポートへ直接出す。命令が命令バ
ッファ４３に既になければ、命令バッファ４３は、理想
化されたプロセッサ４１により取出された各命令に対し
て、プロセッサのメモリ・ポートを通じて命令Ｌｏａｄ
を出す。命令バッファ４３は、理想化されたＰｒｏｃｅ
ｓｓｏｒ４１から取出された命令を待つよりは、メモリ
・ポートを通じて命令を予め取出すことができる。トー
タル・ストア・オーダーリング（ＴＳＯ）およびパーシ
ャル・ストア・オーダーリング（ＰＳＯ）と呼ばれる２
つのモデルを有する本発明のメモリ・アーキテクチャに
ついて説明する。
【００２０】トータル・ストア・オーダーリング（ＴＳ
Ｏ） ここで、本発明のトータル・ストア・オーダーリング
（ＴＳＯ）メモリ・モデルが概念的に線図で示されてい
る図５を参照する。プロセッサの各ポート専用のＦＩＦ
Ｏ記憶バッファ５１，５２，５３または５４を含む。プ
ロセッサはメモリ・オペレーションをプロセッサのそれ
ぞれのポートを通じて単一ポート・メモリ５０へ出す。
概念的には、各メモリ・オペレーションが行われている
間、スイッチ５５が単一ポート・メモリ５０を１度に１
つのポートへ接続する。プロセッサにより出されたＳｔ
ｏｒｅ、Ｆｌｕｓｈ、アトミックＬｏａｄ−Ｓｔｏｒｅ
はプロセッサのＦＩＦＯ記憶バッファに置かれる。ＴＳ
Ｏメモリ・モデルは、全てのプロセッサの命令Ｓｔｏｒ
ｅ，ＦｌｕｓｈおよびアトミックＬｏａｄ−Ｓｔｏｒｅ
が、単一ポート・メモリ５０により「メモリ順序」と呼
ばれるもので直列に実行されることを保障する。それら
のオペレーションのメモリ順序は、プロセッサのポート
が選択される順序に一致する。記憶バッファ５１，５
２，５３，５４を含むポートの間を動くスイッチ５５に
より選択法が概念的に示されている。したがって、与え
られたオペレーションに対して単一ポート・メモリ５０
がそれらのオペレーションを実行する順序は、それらの
オペレーションをプロセッサが出した順序と同じであ
る。
【００２１】プロセッサがＬｏａｄオペレーションを出
すと、記憶バッファが出されたＬｏａｄオペレーション
が含まれているメモリ場所と同じメモリ場所にＳｔｏｒ
ｅオペレーションを含むかどうかを判定するために、プ
ロセッサはそれの専用ＦＩＦＯ記憶バッファをまず調べ
る。プロセッサのＦＩＦＯ記憶バッファがその同じメモ
リ場所にＳｔｏｒｅオペレーションを含むものとする
と、Ｌｏａｄオペレーションは最近のＳｔｏｒｅオペレ
ーションの値を戻し、もし含まなければ、Ｌｏａｄオペ
レーションは単一ポート・メモリ５０へ直接行く。Ｌｏ
ａｄオペレーションが値を戻すまでは、プロセッサはＬ
ｏａｄの後はメモリ・オペレーションを出すことを禁止
される。
【００２２】アトミックＬｏａｄ−Ｓｔｏｒｅオペレー
ションはＬｏａｄおよびＳｔｏｒｅオペレーションのよ
うに挙動する。Ｓｔｏｒｅオペレーションと同様に、ア
トミックＬｏａｄ−Ｓｔｏｒｅオペレーションはプロセ
ッサのＦＩＦＯ記憶バッファに置かれる。アトミックＬ
ｏａｄ−Ｓｔｏｒｅオペレーションはプロセッサの阻止
も行う（Ｌｏａｄオペレーションと同様に）。いいかえ
ると、アトミックＬｏａｄ−Ｓｔｏｒｅオペレーション
は、プロセッサのＦＩＦＯ記憶バッファが空になるま
で、他のどのようなオペレーションを出すことも禁止
し、それから単一ポート・メモリ５０へ進む。Ｌｏａｄ
−Ｓｔｏｒｅオペレーションがプロセッサを阻止する
と、プロセッサにより出されたオペレーションをプロセ
ッサの専用ＦＩＦＯ記憶バッファに置かないことができ
る。単一ポート・メモリ５０はアトミックＬｏａｄ−Ｓ
ｔｏｒｅオペレーションを原子的に実行する、すなわ
ち、Ｌｏａｄ−ＳｔｏｒｅオペレーションのＬｏａｄと
Ｓｔｏｒｅの間に他のオペレーションを介在させなくで
きる。
【００２３】本発明のＴＳＯメモリ・モデルは強い一貫
性のメモリ・モデルよりも高い性能を与える。ＴＳＯモ
デルのために書かれたプログラムは、強い一貫性メモリ
・モデルを実現するコンピュータ装置でも走る。図５に
示す直観的モデルに加えて、Ｏｒｄｅｒ、Ａｔｏｍｉｃ
ｉｔｙ、Ｔｅｒｍｉｎａｔｉｏｎ、Ｖａｌｕｅ、Ｌｏａ
ｄＯｐおよびＳｔｏｒｅＳｔｏｒｅの６つの公理を用い
てＴＳＯモデルを公式に記述することもできる。この公
式な記述が付録Ａに現れる。
【００２４】パーシャル・ストア・オーダーリング（Ｐ
ＳＯ） 次に、本発明のパーシャル・ストア・オーダーリング
（ＰＳＯ）メモリ・モデルの概念が線図的に示されてい
る図６を参照する。ＰＳＯモデルはＴＳＯモデルおよび
強い一貫性モデルよりも高い性能を与える。更に、ＰＳ
Ｏモデルのために書かれたプログラムは、ＴＳＯモデル
を実現するコンピュータ装置または強い一貫性モデルを
実現するコンピュータ装置でも走る。ＴＳＯモデルと同
様に、プロセッサの各ポートは専用の記憶バッファを含
む。その記憶バッファには、プロセッサにより出された
オペレーションであるＳｔｏｒｅ、Ｆｌｕｓｈ、アトミ
ックＬｏａｄ−Ｓｔｏｒｅが置かれる。しかし、ＰＳＯ
モデル内の記憶バッファはＦＩＦＯでなく、ＳＴＢＡＲ
オペレーションおよびアドレス一致により順序づけられ
るから、記憶バッファ中の２つのオペレーションがプロ
セッサの出す順序でＳＴＢＡＲにより分離されるか、同
じアドレスへ出されるものとすると、それらのオペレー
ションは順序づけられるだけである。プロセッサにより
出されたＳｔｏｒｅ、Ｆｌｕｓｈ、アトミックＬｏａｄ
−Ｓｔｏｒｅはプロセッサの記憶バッファに置かれる。
メモリ・オペレーションの順序は、プロセッサのポート
が選択される順序に一致する。図６を再び参照して、各
メモリ・オペレーションの持続する間、単一ポート・メ
モリ８０を１度にプロセッサのポートの１つへ接続する
スイッチ８９により選択法が概念的に示されている。ス
イッチ８９が１つのポートから別のポートへ動く順序は
プログラムの観点からは決定論的ではなく、オペレーシ
ョンのメモリ順序を定める。
【００２５】プロセッサがＬｏａｄオペレーションを出
すと、プロセッサの記憶バッファがＳｔｏｒｅオペレー
ションを同じメモリ場所に含んでいるかどうかを判定す
るために、プロセッサはその記憶バッファをまず検査す
る。プロセッサの記憶バッファがＳｔｏｒｅオペレーシ
ョンを同じメモリ場所に含むものとすると、Ｌｏａｄオ
ペレーションが最近のＳｔｏｒｅオペレーションの値を
含み、他の場合にはＬｏａｄオペレーションは単一ポー
ト・メモリ８０（図６）へ直接行き、Ｌｏａｄオペレー
ションが値を戻すまでは、Ｌｏａｄオペレーションはプ
ロセッサがそれ以上のメモリ・オペレーションを出すこ
とを阻止もする。
【００２６】アトミックＬｏａｄ−Ｓｔｏｒｅオペレー
ションはＬｏａｄおよびＳｔｏｒｅオペレーションのよ
うに挙動する。アトミックＬｏａｄ−Ｓｔｏｒｅオペレ
ーションは記憶バッファに置かれ（Ｓｔｏｒｅオペレー
ションと同様に）、アトミックＬｏａｄ−Ｓｔｏｒｅオ
ペレーションはプロセッサの阻止も行う（Ｌｏａｄオペ
レーションと同様に）。単一ポート・メモリ８０はアト
ミックＬｏａｄ−Ｓｔｏｒｅをアトミックに実行する、
すなわち、アトミックＬｏａｄ−Ｓｔｏｒｅオペレーシ
ョンのＬｏａｄとＳｔｏｒｅの間に他のオペレーション
を介在させなくすることができるＰＳＯモデルは、Ｏｒ
ｄｅｒ、Ａｏｍｉｃｉｔｙ、Ｔｅｒｍｉｎａｔｉｏｎ、
Ｖａｌｕｅ、ＬｏａｄＯｐ、ＳｔｏｒｅＳｔｏｒｅおよ
びＳｔｏｒｅＳｔｏｒｅＥｑの７つの公理で形式的に記
述することもできる。この形式的な記述が付録Ａに現れ
る。ＦＬＵＳＨ命令の意味 Ｆｌｕｓｈを実行するプロセッサによるＦｌｕｓｈのタ
ーゲット（すなわち、Ｆｌｕｓｈによりアドレスされる
メモリ場所）への以後の命令取出しが、Ｆｌｕｓｈの前
にそのプロセッサにより出された任意のＬｏａｄ、Ｓｔ
ｏｒｅ、アトミックＬｏａｄ−Ｓｔｏｒｅの後で実行す
るように見えることがＦｌｕｓｈ命令により確保され
る。マルチプロセッサにおいては、Ｆｌｕｓｈの実行の
ある時間後に他の全てのプロセッサの命令取出しにＦｌ
ｕｓｈが見えるようになる前に、Ｆｌｕｓｈを実行する
プロセッサにより出されたＦｌｕｓｈのターゲットへの
記憶およびアトミックＬｏａｄ−ＳｔｏｒｅをＦｌｕｓ
ｈは確実にする。適切なＦｌｕｓｈ命令とＳＴＢＡＲ命
令（後の命令はＰＳＯためだけに必要とされる）が点在
している一連のＳｔｏｒｅおよびＬｏａｄ−Ｓｔｏｒｅ
をプロセッサが実行すると、全てのプロセッサの命令取
出しに現れる変化が、それらが生じさせられた順序で起
こる。
【００２７】次に、Ｆｌｕｓｈ命令を実行するプロセッ
サ９７が線図で概念的に示されている図７を参照する。
プロセッサ９７の命令Ｂｕｆｆｅｒ（ＩＢｕｆ）９６が
ローカル・フラッシュ（ｌｆｌｕｓｈ）遅延９５と、Ｉ
Ｂｕｆデータ９４と、遠隔フラッシュ（ｒｆｌｕｓｈ）
ＦＩＦＯ９２とを含む。フラッシュ遅延９５はある固定
された数（Ｋ）の命令によりローカルに発生されたＦｌ
ｕｓｈの実行を遅らせる。ＩＢｕｆデータ９４はＩＢｕ
ｆ９６のデータを含む。ｒｆｌｕｓｈ ＦＩＦＯ９２は
遠隔プロセッサ（たとえば９９，９９０，９９５）によ
り発生されたＦｌｕｓｈオペレーションを含む。
【００２８】プロセッサ９７は、ローカル・フラッシュ
（ｌｆｌｕｓｈ）オペレーションをＩＢｕｆ９６へ出
し、遠隔フラッシュ・オペレーション（ｒｆｌｕｓｈ）
を記憶バッファ９８に置くことによりＦｌｕｓｈ「Ａ」
オペレーションを実行する。ＩＢｕｆ９６は、ＩＢｕｆ
９６内のアドレス「Ａ」の内容を無効にすることによ
り、ある固定された数（Ｋ）の命令の遅れの後で、フラ
ッシュ・オペレーションを実行する。記憶バッファ９８
に置かれたｒｆｌｕｓｈオペレーションは、順序をつけ
る目的のためにＳｔｏｒｅオペレーションのように取扱
われる。すなわち、ｒｆｌｕｓｈオペレーションは、ス
イッチ９１を通って単一ポート・メモリ９０へ概念的に
行き、他のプロセッサのｒｆｌｕｓｈ ＦＩＦＯ内に置
かれることにより、大域メモリ順序で現れる。他のプロ
セッサのｒｆｌｕｓｈ ＦＩＦＯは番号９３，９９１，
９９６で示されている。ｒｆｌｕｓｈはメモリの内容に
何の影響も及ぼさない。遠隔プロセッサのＩＢｕｆは、
ｒｆｌｕｓｈがそのプロセッサのｒｆｌｕｓｈ ＦＩＦ
Ｏのヘッドに来た時に、メモリ・アドレス「Ａ」の内容
を無効にする。たとえば、ｒｆｌｕｓｈ ＦＩＦＯ９３
のヘッドへｒｆｌｕｓｈオペレーションが来た時に、遠
隔プロセッサ９９のＩＢｕｆ２がアドレス「Ａ」の内容
を無効にする。Ｆｌｕｓｈオペレーションの後でプロセ
ッサにより出された、Ｋ個またはそれ以上の命令である
アドレスへの命令Ｆｅｔｃｈは、プロセッサのＩＢｕｆ
には置かれず、プロセッサのポートに命令Ｌｏａｄとし
て出る順に現れることをｌｆｌｕｓｈオペレーションが
保障する。たとえば、プロセッサ９７により出されたＦ
ｌｕｓｈ「Ａ」オペレーションに応じて、Ｆｌｕｓｈ
「Ａ」オペレーションの後で少なくともＫ個の命令を出
したどのＩｎｓｔｒｕｃｔｉｏｎ Ｆｅｔｃｈも、ＩＢ
ｕｆ９６には置かれず、命令Ｌｏａｄとして出る順にプ
ロセッサ９７のポートに現れることをｌｆｌｕｓｈオペ
レーションは保障する。図７に示されている直観的なモ
デルに加えて、ＩＦｅｔｃｈＶａｌｕｅ、ＦｌｕｓｈＴ
ｅｒｍｉｎａｔｉｏｎ、およびＩＦｅｔｃｈＩＦｅｔｃ
ｈの３つの公理を用いて、ＦＬＵＳＨ命令を公式に記述
することもできる。
【００２９】好適な実施例 好適な実施例についての以下の説明は、本発明の教示を
含む主メモリへ結合されているマルチプロセッサ装置を
記述するものである。ここで、主メモリ１０９へ結合さ
れているマルチプロセッサ装置が線図で概念的に示され
ている図８を参照する。図示のように、プロセッサ１０
４がプロセッサ・バス１１０と外部キャッシュ１０３へ
結合される。外部キャッシュ１０３はメモリ・バス１０
１と１０２へ結合される。同様に、プロセッサ１０６が
プロセッサ・バス１１１と外部キャッシュ１０５へ結合
される。外部キャッシュ１０５はメモリ・バス１０１と
１０２へ結合される。図示のように、プロセッサ１０８
がプロセッサ・バス１１２と外部キャッシュ１０７へ結
合される。外部キャッシュ１０７はメモリ・バス１０１
と１０２へ結合される。主メモリ１０９はメモリ・バス
１０１と１０２へ結合される。この実施例においては、
帯域幅を広くするために、１つのメモリ・バスではなく
て２つのメモリ・バスが用いられる。こうすることによ
り装置をより多くのプロセッサで構成できる。各メモリ
・バスはそれ自身の独立仲裁器を有する。たとえば、メ
モリ・バス１０１は仲裁器１１６へ結合され、メモリ・
バス１０２は仲裁器１１７へ結合される。バス仲裁器の
詳細については、１９９０年１１月３０日に出願された
未決の米国特許出願 No.０７／６２１，１２３、「メモ
リ共用マルチプロセッサ用のバスを含めた、パケット切
替えバスの仲裁（Ａｒｂｉｔｒａｔｉｏｎ ｏｆ Ｐａ
ｃｋｅｔ Ｓｗｉｔｃｈｅｄ Ｂｕｓｅｓ， ｉｎｃｌ
ｕｄｉｎｇ Ｂｕｓｅｓ ｆｏｒ Ｓｈａｒｅｄ Ｍｅ
ｍｏｒｙ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）」を参照さ
れたい。各プロセッサの外部キャッシュ（たとえば、１
０３，１０５，１０７）はトランザクションをメモリ・
バスを介して主メモリ１０９へ送る。この好適な実施例
においては、メモリ・バス１０１と１０２はトランザク
ション・アドレスを基にして交錯させられる。
【００３０】各メモリ・バスは、ＲｅａｄＢｌｏｃｋト
ランザクションと、ＷｒｉｔｅＳｈａｒｅｄトランザク
ションと、アトミックＯｐ−Ｓｈａｒｅｄトランザクシ
ョンと、ＦｌｕｓｈＢｌｏｃｋトランザクションとの少
なくとも４つのトランザクションをサポートする。Ｒｅ
ａｄＢｌｏｃｋトランザクションは、外部キャッシュ
（たとえば１０３）に求められているデータが見つから
ない時に、主メモリ（たとえば１０９）から、または外
部キャッシュ（たとえば１０５）から、データのブロッ
クを読出すために、外部キャッシュ（たとえば１０３）
により出される。プロセッサ（たとえば１０４）がＳｔ
ｏｒｅオペレーションが共用バスへＳｔｏｒｅオペレー
ションを出す時に、他の全ての外部キャッシュ、たとえ
ば１０５，１０７、へ書込みをブロードキャストするた
めに、ＷｒｉｔｅＳｈａｒｅｄが外部キャッシュにより
出される。「共用」場所は、２つ以上の外部キャッシュ
に存在するメモリのブロックである。Ａｔｏｍｉｃ Ｏ
ｐ−Ｓｈａｒｅｄは外部キャッシュ、たとえば１０３、
により出されて、Ａｔｏｍｉｃ Ｌｏａｄ−Ｓｔｏｒｅ
オペレーションを共用場所へブロードキャストする。Ｆ
ｌｕｓｈＢｌｏｃｋが外部キャッシュ（たとえば１０
３）により出されて、データのブロックを主メモリ（た
とえば１０９）へ書込む。
【００３１】上記トランザクションのサポートに加え
て、特定のメモリ・オペレーションにおいて現れたアド
レスを有するメモリ・ブロックを外部キャッシュ（たと
えば１０３）が有するか、およびそのメモリ・ブロック
がその外部キャッシュのプロセッサ（たとえば１０４）
により最後に書込まれたか（これは「スヌーピング」と
も呼ばれる）、を他の外部キャッシュ（たとえば１０
５，１０７）へその外部キャッシュ（たとえば１０３）
が指示することを各メモリは許す。メモリ・ブロックが
外部キャッシュのプロセッサにより書込まれたとする
と、そのメモリ・ブロックはそのプロセッサにより「所
有されている」といわれる。メモリ・バスの詳細につい
ては、１９９０年１１月３０日付の未決の米国特許出願
No.０７／６２０，５０８、「共用メモリ・マルチプロ
セッサ用の一貫するパケット交換バス（Ｃｏｎｓｉｓｔ
ｅｎｔ Ｐａｃｋｅｔ Ｓｗｉｔｃｈｅｄ Ｂｕｓ ｆ
ｏｒ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｍｕｌｔｉｐｒｏ
ｃｅｓｓｏｒｓ）」を参照されたい。
【００３２】各プロセッサは、利用されているメモリ・
モデルがＴＳＯモデルであるか、ＰＳＯモデルであるか
を示すモード・ビットを有する。モード・ビットがＰＳ
Ｏモデルにセットされると、プロセッサはＰＳＯメモリ
・モデルの仕様に従ってメモリ・オペレーションを出
す。モード・ビットがＴＳＯモデルにセットされると、
プロセッサはＴＳＯメモリ・モデルの仕様に従ってメモ
リ・オペレーションを出す。Ｉｎｓｔｒｕｃｔｉｏｎ
ＦｅｔｃｈおよびＩｎｓｔｒｕｃｔｉｏｎ Ｅｘｅｃｕ
ｔｉｏｎ Ｕｎｉｔに加えて、プロセッサ（たとえば１
０４）は記憶バッファおよび内部キャッシュも含む。こ
こで、プロセッサ１０４の詳細な概念図が示されている
図９を参照する。プロセッサ１０４と、記憶バッファ１
１０２と、内部キャッシュ１１０４と、命令取出しおよ
び実行器１１００を含む。内部キャッシュ１１０４はプ
ロセッサ１０４の命令とデータを保持する。内部キャッ
シュ１１０４の内容はプロセッサ１０４のそれぞれの外
部キャッシュ（たとえば１０３）の内容のサブセットで
もある。プロセッサ１０４がＳｔｏｒｅオペレーション
を出すと、内部キャッシュ１１０４の内容がＳｔｏｒｅ
オペレーションにより参照された同じメモリ場所も含む
ものとすると、プロセッサ１０４は内部キャッシュ１１
０４の内容を更新し、もし含まなければ、プロセッサ１
０４は内部キャッシュ１１０４をバイパスする。内部キ
ャッシュ１１０４の内容とは無関係に、プロセッサ１０
４はＳｔｏｒｅオペレーションを、プロセッサ・バス１
１０（図８）を介して、プロセッサ１０４の外部キャッ
シュ１０３へ出す。記憶バッファ１１０２は、プロセッ
サ１０４により出されたＳｔｏｒｅとアトミックＬｏａ
ｄ−Ｓｔｏｒｅの各オペレーションがプロセッサ・バス
１１０を通って行く前に、それらのオペレーションをバ
ッファするＦＩＦＯ待ち行列である。
【００３３】次に、外部キャッシュ１０３の詳細な概念
図が示されている図１０を参照する。外部キャッシュ１
０３はキャッシュ記憶装置１２００と、制御論理１２０
２と、待ち行列１２０４，１２０６とを含む。制御論理
１２０２はプロセッサからオペレーションを受け、それ
らのオペレーションを外部キャッシュ１０３内で実行で
きるかどうかを判定する。オペレーションを外部キャッ
シュ１０３内で全面的に実行できるものとすると、制御
論理１２０２はオペレーションを出したプロセッサに従
って応答する。たとえば、プロセッサはロード・オペレ
ーションを外部キャッシュ１０３へ出すことができ、外
部キャッシュ１０３はそのロード・オペレーションによ
り求められたデータを含み、それから制御論理１２０２
はキャッシュ記憶装置１２００からのデータを決定し、
Ｌｏａｄオペレーションを出したプロセッサへデータを
戻す。Ｌｏａｄオペレーションにより求められたデータ
を外部キャッシュ１０３が含まないとすると、制御論理
１２０２は、アドレスのインターリーブに応じて待ち行
列１２０４または１２０６にＲｅａｄＢｌｏｃｋトラン
ザクションを置く。このＲｅａｄＢｌｏｃｋトランザク
ションは適切なバス（１０１または１０２）へ行き、あ
る時間後に主メモリ１０９または別のキャッシュ（たと
えば１０５，１０７）がＲｅａｄＢｌｏｃｋ（図８）に
応答する。応答が適切なメモリ・バスで受けられると、
制御論理１２０２は、Ｌｏａｄオペレーションを出した
プロセッサに応答し、ＲｅａｄＢｌｏｃｋからのデータ
をキャッシュ記憶装置１２００に書き込む。
【００３４】プロセッサがＳｔｏｒｅオペレーションを
共用メモリ場所へ出すと、制御論理１２０２はＳｔｏｒ
ｅオペレーションを受け、そのＳｔｏｒｅオペレーショ
ンを、アドレスに応じて待ち行列１２０４または１２０
６に置く。注目すべき重要な事は、それらの待ち行列
が、仲裁されたバス（すなわち、メモリ・バス１０１ま
たは１０２）へ独立に行くので、Ｓｔｏｒｅが最終的に
実行される順序が、プロセッサによりそれらが出された
順序と同じことが保障されないことである。実現により
その順序がどのようにして保障されるかについては、Ｓ
ｔｏｒｅオペレーションについての説明において述べる
ことにする。下記の例は、本発明の教示を利用する好適
な実施例の主メモリへプロセッサにより出されるメモリ
・オペレーションの実現を説明するものである。
【００３５】ＰＳＯモード・オペレーション 再び図９を参照する。プロセッサ１０４がＬｏａｄ命令
を実行すると、プロセッサの実行器１１００が要求され
ているデータについて内部キャッシュ１１０４を調べ
る。Ｌｏａｄ命令に応答して、求められているデータが
内部キャッシュ１１０４で見つかったとすると（これは
「ヒット」としても知られている）、実行器１１００は
内部キャッシュ１１０４からデータを読出す。求められ
ているデータが内部キャッシュ１１０４で見つからない
とすると（これは「ミス」としても知られている）、同
じメモリ場所に対するＳｔｏｒｅオペレーションがある
かを判定するために、プロセッサ１０４は記憶バッファ
１１０２を調べる。同じメモリ場所へのＳｔｏｒｅオペ
レーションがあれば、Ｌｏａｄオペレーションは最後の
そのＳｔｏｒｅオペレーションにより書かれた値を戻
し、もしなければ、プロセッサ１０４はＬｏａｄオペレ
ーションをプロセッサ・バス１１０を介して外部キャッ
シュ１０３へ出す。図８のように、Ｌｏａｄオペレーシ
ョンに応答して、求められているデータが外部キャッシ
ュ１０３で見つかったとすると、外部キャッシュ１０３
は求められているデータをプロセッサ・バス１１０を介
して戻す。求められているデータが外部キャッシュ１０
３で見つけられなければ、外部キャッシュ１０３はＲｅ
ａｄＢｌｏｃｋトランザクションを適切なメモリ・バス
（アドレスのインターリーブに応じてメモリ・バス１０
１または１０２）へ出し、応答を待つ。Ｌｏａｄオペレ
ーションのアドレスにより占められるキャッシュ場所が
現在は別の場所により占められており、そのアドレスが
外部キャッシュ１０３により「所有されている」と記さ
れているものとすると、データを主メモリ１０９に書込
むために外部キャッシュ１０３はＦｌｕｓｈＢｌｏｃｋ
トランザクションも出す。図１０を参照して、Ｒｅａｄ
Ｂｌｏｃｋに対する応答が受けられると、外部キャッシ
ュ１０３はデータをキャッシュ記憶装置１２００に置
き、プロセッサ・バスへのＬｏａｄオペレーションに応
じてデータを戻す。図９を再び参照する。プロセッサ１
０４がデータをプロセッサ・バス１１０を介して受ける
と、プロセッサ１０４はデータを内部キャッシュ１１０
４に置き、かつそのデータを実行器１１００へ戻す。
【００３６】Ｓｔｏｒｅオペレーションについての説明 プロセッサ１０４の実行器１１００により実行されるＳ
ｔｏｒｅ命令は、そのプロセッサの記憶バッファ１１０
２に直接置かれる（図９）。そのＳｔｏｒｅ命令に応じ
て、内部キャッシュ１１０４がアドレスされたメモリ場
所を含んでいるとすると、内部キャッシュ１１０４の内
容は更新もされる。したがって、プロセッサにより出さ
れた全てのＳｔｏｒｅ命令はそのプロセッサの外部キャ
ッシュへ送られる。
【００３７】プロセッサ１０４の外部キャッシュ１０３
が、そのＳｔｏｒｅオペレーションによりアドレスされ
たメモリ場所を含まないと、そのプロセッサの外部キャ
ッシュ１０３はＲｅａｄＢｌｏｃｋトランザクションを
適切なメモリ場所へ出し、メモリ・バスにおける応答を
待つ（図８）。Ｓｔｏｒｅオペレーションのアドレスに
より占められるキャッシュ場所が別のアドレスにより現
在占められており、そのアドレスが、その外部キャッシ
ュ１０３により「所有されている」として記されている
ならば、そのデータを主メモリ１０９へ書き戻すため
に、外部キャッシュ１０３はＦｌｕｓｈＢｌｏｃｋも出
す。外部キャッシュ１０３が、ＲｅａｄＢｌｏｃｋトラ
ンザクションに応答して適切なメモリ・バスから応答デ
ータを受けると、外部キャッシュ１０３はデータをその
外部キャッシュ１０３のキャッシュ記憶装置に置き、外
部キャッシュ１０３がＳｔｏｒｅオペレーションにより
アドレスされたメモリ場所を最初に持っていたかのよう
に、Ｓｔｏｒｅオペレーションに応答する。
【００３８】外部キャッシュ１０３が、Ｓｔｏｒｅオペ
レーションによりアドレスされたメモリ場所を含んでい
るとすると、キャッシュ場所が共用されているか否かを
制御論理１２０２は判定する。外部キャッシュ１０３内
のキャッシュ場所が共用されないとすると、制御論理１
２０２はキャッシュ記憶装置１２０２をＳｔｏｒｅオペ
レーションの値で更新する。外部キャッシュ１０３内の
キャッシュ場所が共用されているならば、制御論理１２
０２は適切なメモリ・バスにおけるＷｒｉｔｅＳｈａｒ
ｅｄトランザクションを主メモリ１０９へ送る。主メモ
リ１０９は、アドレスと、そのアドレスに存在していた
データ値とを含んでいるＷｒｉｔｅＳｈａｒｅｄトラン
ザクションへの応答を発生する。外部キャッシュ１０３
が主メモリ１０９から応答を受けると、外部キャッシュ
１０３はキャッシュ記憶装置１２００をＷｒｉｔｅＳｈ
ａｒｅｄの値で更新する。
【００３９】アトミックＬｏａｄ−Ｓｔｏｒｅオペレー
ションについての説明 実行器１１００により実行されるアトミックＬｏａｄ−
Ｓｔｏｒｅ命令は記憶バッファ１１０２に直接置かれる
（図９）。実行器１１００は、アトミックＬｏａｄ−Ｓ
ｔｏｒｅオペレーションが値を戻すまで停止する、すな
わち、アトミックＬｏａｄ−Ｓｔｏｒｅが値を戻すまで
それは別の命令を発生しない。プロセッサ１０４の内部
キャッシュ１１０４が、アトミックＬｏａｄ−Ｓｔｏｒ
ｅオペレーションによりアドレスされる場所を含まなけ
れば、内部キャッシュ１１０４の内容も、アトミックＬ
ｏａｄ−Ｓｔｏｒｅにより書込まれる値により更新され
る。したがって、全てのアトミックＬｏａｄ−Ｓｔｏｒ
ｅオペレーションも外部キャッシュ（たとえば、Ｓｔｏ
ｒｅオペレーションのように、１０３）へ送られる。
【００４０】求められているデータを、外部キャッシュ
１０３がアトミックＬｏａｄ−Ｓｔｏｒｅオペレーショ
ンに応答して含まないとすると、外部キャッシュ１０３
はＲｅａｄＢｌｏｃｋトランザクションを適切なメモリ
・バスへ出し、応答を待つ（図８）。アトミックＬｏａ
ｄ−Ｓｔｏｒｅ命令のアドレスにより占められるキャッ
シュ場所が別のアドレスにより現在占められており、そ
のアドレスが外部キャッシュ１０３により「所有されて
いる」ものとして記されているならば、その外部キャッ
シュ１０３はＲｅａｄＢｌｏｃｋトランザクションも出
して、現在のデータを主メモリ１０９へ書き戻す。外部
キャッシュ１０３がＲｅａｄＢｌｏｃｋに応答して適切
なメモリ・バスから応答データを受けると、外部キャッ
シュ１０３はそのデータをキャッシュ記憶装置１２００
（図１０）に置き、外部キャッシュ１０３が求められて
いるデータを最初から含んでいるかのように、アトミッ
クＬｏａｄ−Ｓｔｏｒｅオペレーションに応答する。
【００４１】アトミックＬｏａｄ−Ｓｔｏｒｅによりア
ドレスされる場所を外部キャッシュ１０３が含んでいる
ならば、キャッシュ場所が共用されているか否かを制御
論理１２０２は判定する。（図１０）。もし共用されて
いなければ、制御論理１２０２はその場所をアトミック
に読出し、読出しと書込みの間にＳｔｏｒｅが介在しな
いように、新しい値を書込む。外部キャッシュ１０３の
場所が共用されておれば、制御論理１２０２は適切なメ
モリ・バス上のアトミックＯｐ−Ｓｈａｒｅｄトランザ
クションを主メモリ１０９（図８）へ送る。アドレス
と、そのトランザクションの要求部分としての値とを含
んでいるアトミックＯｐ−Ｓｈａｒｅｄに対する応答を
主メモリ１０９は発生する。外部キャッシュ１０３が主
メモリ１０９からの応答を受けると、読出しと書込みの
間にＳｔｏｒｅオペレーションが介在しないように、外
部キャッシュ１０３はキャッシュ場所を読出し、新しい
データ値を書込む。最後に、外部キャッシュ１０３は、
キャッシュ場所から読出されたデータ値を、アトミック
Ｌｏａｄ−Ｓｔｏｒｅオペレーションをプロセッサ・バ
スを介して出したプロセッサへ戻す。たとえば、プロセ
ッサ１０４がアトミックＬｏａｄ−Ｓｔｏｒｅにより戻
されたデータ値を受けると、プロセッサ１０４はそのデ
ータ値を実行器１１００へ送り、それから実行器１１０
０は次の命令の実行へ進む（図９）。
【００４２】ＳＴＢＡＲオペレーションについての説明 実行器１１００により出されたＳＴＢＡＲオペレーショ
ンはプロセッサ１０４（図９）の記憶バッファに置かれ
る（Ｓｔｏｒｅオペレーションに類似する）。ＳＴＢＡ
Ｒオペレーションが記憶バッファ１１０２のヘッドに達
すると、プロセッサ１０４はＳＴＢＡＲを記憶バッファ
１１０２から除去し、ＳＴＢＡＲオペレーションより先
にプロセッサ１０４の外部キャッシュへ出された全ての
Ｓｔｏｒｅオペレーションが、以後のＳｔｏｒｅオペレ
ーションがプロセッサ・バスに現われることを許す前
に、実行を終わるまでプロセッサ１０４は待つ。プロセ
ッサによる待つ動作は、ＳＴＢＡＲ命令の前に出された
全てのＳｔｏｒｅ命令が、ＳＴＢＡＲ命令の後で出され
たどのＳｔｏｒｅ命令よりも前に実行を終わらなければ
ならないように、プロセッサがＰＳＯメモリ・モデルの
重要な順序づけ要求を満たすことを許す。ＳＴＢＡＲは
プロセッサの実行器（たとえば１１００）を阻止しない
ことに注目されたい。
【００４３】Ｆｌｕｓｈ命令についての説明 Ｆｌｕｓｈ命令は、プロセッサ１０４の命令取出しおよ
び実行器１１００に、内部命令バッファをパージさせ、
Ｆｌｕｓｈの後で出された命令を実行できる任意の内部
パイプライン段をフラッシュさせる。
【００４４】ＲｅａｄＢｌｏｃｋトランザクションにつ
いての説明 外部キャッシュ１０３がメモリ・バス（１０１または１
０２）からＲｅａｄＢｌｏｃｋトランザクションを受け
ると、ＲｅａｄＢｌｏｃｋトランザクションのアドレス
が外部キャッシュのキャッシュ記憶装置に存在するか、
およびそのアドレスがその外部キャッシュにより「所有
されている」かどうかを外部キャッシュ１０３は判定す
る（図８）。図１０を再び参照すれば、ＲｅａｄＢｌｏ
ｃｋトランザクションのアドレスがキャッシュ記憶装置
に存在し、そのアドレスがその外部キャッシュ１０３に
より「所有されている」ならば、その外部キャッシュ１
０３は、主メモリ１０９がＲｅａｄＢｌｏｃｋ要求に応
答することを禁止し、その外部キャッシュ１０３のキャ
ッシュ記憶装置から取出されたデータを含む応答を発生
する。
【００４５】ＷｒｉｔｅＳｈａｒｅｄトランザクション
についての説明 外部キャッシュ１０３がＷｒｉｔｅＳｈａｒｅｄを主メ
モリ１０９へ出し、応答を受けると、その外部キャッシ
ュ１０３は応答のデータをキャッシュ記憶装置１２００
（図１０）へ書込む。その後で、外部キャッシュ１０３
は所有されているキャッシュ場所にマークし、Ｓｔｏｒ
ｅが終わったことをプロセッサ１０４へ知らせる。再び
図８を参照する。外部キャッシュ１０５により出された
ＷｒｉｔｅＳｈａｒｅｄに対する応答を外部キャッシュ
１０３が主メモリ１０９から受けると、ＷｒｉｔｅＳｈ
ａｒｅｄによりアドレスされる場所がその外部キャッシ
ュ１０３に存在しなければ、外部キャッシュ１０３は何
も行わない。その場所が外部キャッシュ１０３に存在す
るならば、外部キャッシュ１０３はデータをその外部キ
ャッシュ１０３のキャッシュ記憶装置に書込み、所有さ
れていない場所をマークし、内部キャッシュにキャッシ
ュ場所が存在するならばそのキャッシュ場所を無効にす
るために、プロセッサ１０４の内部キャッシュへ要求を
送る。内部キャッシュ場所を無効にすることにより、内
部キャッシュの内容が外部キャッシュの内容のサブセッ
トであるために、プロセッサの外部キャッシュと内部キ
ャッシュの間のデータの一貫性が維持される。キャッシ
ュ・コヒーレンシーについての詳細は、１９９０年１１
月３０日付の米国特許出願Ｓｅｒｉａｌ Ｎｏ．０７／
６２０，４９６号、「メモリ共用マルチプロセッサ用の
一貫性プロトコル（Ｃｏｎｓｉｓｔｅｎｃｙ Ｐｒｏｔ
ｏｃｏｌｓ ｆｏｒ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｍ
ｕｌｔｉｐｒｏｃｅｓｓｏｒｓ）」を参照されたい。
【００４６】アトミックＯｐ−Ｓｈａｒｅｄトランザク
ションについての説明 外部キャッシュ１０３がアトミックＯｐ−Ｓｈａｒｅｄ
を主メモリ１０９へ出し、応答を受けると、その外部キ
ャッシュ１０３は所有されているキャッシュ場所をマー
クし、古い値をアトミックに読出し、新しい値をキャッ
シュ場所へ書込み、キャッシュ場所から読出した値をプ
ロセッサへ戻す（図８）。外部キャッシュ１０３が、別
の外部キャッシュ１０５により出されたアトミックＯｐ
−Ｓｈａｒｅｄに対する応答を主メモリ１０９から受け
ると、アトミックＯｐ−Ｓｈａｒｅｄによりアドレスさ
れる場所が外部キャッシュ１０３に存在しなければ、そ
の外部キャッシュ１０３は何もしない。アトミックＯｐ
−Ｓｈａｒｅｄによりアドレスされる場所が外部キャッ
シュ１０３に存在するならば、外部キャッシュ１０３は
古い値をアトミックに読出し、新しい値を外部キャッシ
ュ１０３のキャッシュ記憶装置へ書込み、所有されてい
ない場所にマークし、キャッシュ場所が内部キャッシュ
に存在するならば、そのキャッシュ場所を無効にするた
めの要求をプロセッサ１０４の内部キャッシュへ送る。
キャッシュ場所を無効にすることにより、プロセッサの
外部キャッシュと内部キャッシュの間でデータの一貫性
が維持される。ＦｌｕｓｈＢｌｏｃｋトランザクションについての説明 外部キャッシュはメモリ・バスにおけるＦｌｕｓｈＢｌ
ｏｃｋトランザクションを無視する。
【００４７】ＴＳＯモード・オペレーション Ｌｏａｄオペレーションについての説明 ＴＳＯモードにおけるＬｏａｄオペレーションの説明は
ＰＳＯモードにおけるのと同じである（２１ページ参
照）。Ｓｔｏｒｅオペレーションについての説明 ＴＳＯモードにおけるＳｔｏｒｅオペレーションの説明
はＰＳＯモードにおける説明（２２ページ参照）と同じ
である。ただし、プロセッサ１０４により以前に出され
たＳｔｏｒｅオペレーションが終わっていなければ、同
じプロセッサ１０４はＳｔｏｒｅオペレーションをプロ
セッサ・バス１１０に出さない点は異なる。アトミックＬｏａｄ−Ｓｔｏｒｅオペレーションについ
ての説明 ＴＳＯモードにおけるアトミックＬｏａｄ−Ｓｔｏｒｅ
オペレーションについての説明は、ＰＳＯモードにおけ
る説明（２３ページ参照）。ＳＴＢＡＲオペレーションについての説明 プロセッサは、ＴＳＯモードで実行する時は、ＳＴＢＡ
Ｒオペレーションを無視する。いいかえると、ＳＴＢＡ
Ｒオペレーションは零オペレーション（「ＮＯＰ」）と
して実行される。Ｆｌｕｓｈ命令についての説明 ＴＳＯモードでのＦｌｕｓｈ命令についての説明はＰＳ
Ｏモードでの説明（２５ページ参照）と同じである。ＲｅａｄＢｌｏｃｋトランザクションについての説明 ＴＳＯモードでのＲｅａｄＢｌｏｃｋトランザクション
についての説明はＰＳＯモードでの説明（２５ページ参
照）と同じである。ＷｒｉｔｅＳｈａｒｅｄトランザクションについての説
明 ＴＳＯモードでのＷｒｉｔｅＳｈａｒｅｄトランザクシ
ョンについての説明はＰＳＯモードでの説明（２６ペー
ジ参照）と同じである。アトミックＯｐ−Ｓｈａｒｅｄトランザクションについ
ての説明 ＴＳＯモードでのアトミックＯｐ−Ｓｈａｒｅｄトラン
ザクションについての説明はＰＳＯモードでの説明（２
７ページ参照）と同じである。ＦｌｕｓｈＢｌｏｃｋトランザクションについての説明 ＴＳＯモードでのＦｌｕｓｈＢｌｏｃｋトランザクショ
ンについての説明はＰＳＯモードでの説明（２７ページ
参照）と同じである。
【００４８】付 録Ａ 下記の詳しい説明は、コンピュータ装置におけるメモリ
・オペレーションのアーキテクチャおよび記号表現に関
して主として行ったものである。それらのアーキテクチ
ャと記号的な記述および記号表現は、データ処理技術に
おける専門家が自己の業績を、同じ技術の他の専門家へ
最も効果的に伝えるために用いる１つの手段である。下
記の公理的な記述は、ＴＳＯ実現とＰＳＯ実現のために
本発明の前記メモリ・モデルを一層定義するために行っ
たものである。
【００４９】本発明はメモリ・モデルを記述するもので
あることを記憶すべきである。この正式な記述は、任意
のコンピュータ装置で実現できるソフトウェア・プログ
ラムとハードウェア実現との間のインターフェイスを指
定するものである。以下に、公理において用いる記法に
ついて説明する。
【００５０】データＬｏａｄオペレーションをＬ．で示
す。ＳｔｏｒｅオペレーションをＳ．で示す。アトミッ
クＬｏａｄ−Ｓｔｏｒｅを［Ｌ；Ｓ］で示す。ここに、
大括弧［］はアトミシティを表わす。ＳＴＢＡＲをＳ
(-) で示す。命令ＦｌｕｓｈをＦ．で示す。命令Ｆｅｔ
ｃｈをＩＦ．で示す。命令ＬｏａｄをＩＬ．で示す。Ｌ
ｏａｄ、命令Ｆｅｔｃｈ、または命令Ｌｏａｄ、あるい
はＳｔｏｒｅオペレーションにより戻される値を［Ｖａ
ｌ］で示す。Ｌ、Ｓ、Ｓ(-) 、Ｆ、ＩＦ、ＩＬの上付き
記号はプロセッサ番号を指す。それらのオペレーション
Ｌ、Ｓ、Ｓ(-) 、Ｆ、ＩＦ、ＩＬの下付き記号はメモリ
場所を指す。＃の後の数字はＳｔｏｒｅオペレーション
により書かれた値を示す。たとえば、Ｓi a＃０ プロセ
ッサｉにより出された場所「ａ」への「０」のＳｔｏｒ
ｅを示す。Ｌi a プロセッサｉにより出された場所
「ａ」からのＬｏａｄを示す。［Ｌi a；Ｓi a］ プロセ
ッサｉにより出された場所「ａ」へのアトミックＬｏａ
ｄ−Ｓｔｏｒｅを示す。Ｓ(-)i プロセッサｉにより出
されたＳＴＢＡＲを示す。ＩＬi a プロセッサｉにより
出された場所「ａ」からの命令Ｌｏａｄを示す。Ｆi a
プロセッサｉにより出された場所「ａ」への命令Ｆｌｕ
ｓｈを示す。ＩＦi a プロセッサｉにより出された場所
「ａ」からのの命令Ｆｅｔｃｈを示す。Ｖａｌ［Ｌi a］
Ｌi a命令により戻された値を示す。Ｖａｌ［Ｓi a］
Ｓi aにより記憶された直後の場所「ａ」における値を示
す。ＳＯｐ ＳまたはＦの速記記法を示す。Ｏｐ Ｌ．
ＳまたはＦの速記記法を示す。（Ｏｐ；）∞ Ｏｐの無
限列を示す。
【００５１】ＴＳＯ公理 ＴＳＯメモリ・モデルの意味をＯｒｄｅｒ、Ａｔｏｍｉ
ｃｉｔｙ、Ｔｅｒｍｉｎａｔｉｏｎ、Ｖａｌｕｅ、Ｌｏ
ａｄＯｐ、ＳｔｏｒｅＳｔｏｒｅの６つの公理で説明す
る。Ｏｒｄｅｒ公理は、全てのＳｔｏｒｅとＦｌｕｓｈ
ｅｓに対して部分順序（≦）が存在することを述べる。
Ｏｒｄｅｒ公理は （ＳＯｐi a≦ＳＯｐj b）Ｖ（ＳＯｐj b≦ＳＯｐi a） と定められる。Ａｔｏｍｉｃｉｔｙ公理は、アトミック
Ｌｏａｄ−ＳｔｏｒｅオペレーションがＳｔｏｒｅの前
にＬｏａｄを出す、すなわち、Ｌｏａｄ−Ｓｔｏｒｅオ
ペレーションのＬｏａｄ部が、部分順序（≦）において
Ｓｔｏｒｅより前に現われること、およびＬｏａｄとＳ
ｔｏｒｅの間にメモリ順序の他のＳｔｏｒｅを存在させ
ることができないことを述べる。Ａｔｏｍｉｃｉｔｙ公
理は
【００５２】
【数１】
【００５３】と定められる。Ｔｅｒｍｉｎａｔｉｏｎ公
理は、全てのＳｔｏｒｅオペレーションとアトミックＬ
ｏａｄ−Ｓｔｏｒｅオペレーションが最後には終わるこ
とを述べる。これは、１つのプロセッサがＳｔｏｒｅオ
ペレーションを出し、別のプロセッサが、Ｓｔｏｒｅオ
ペレーションが出すのと同じメモリ場所へＬｏａｄオペ
レーションをくり返えし出すならば、部分順序（≦）で
Ｓｔｏｒｅオペレーションの後であるＬｏａｄオペレー
ションが存在することを示すことにより、形式化され
る。Ｔｅｒｍｉｎａｔｉｏｎ公理は下記のように定めら
れる。
【００５４】
【数２】
【００５５】Ｖａｌｕｅ公理は、データＬｏａｄの値が
最近のＳｔｏｒｅオペレーションによりそのメモリ場所
へ書込まれた値であることを述べる。このＶａｌｕｅ公
理は下記のように定められる。
【００５６】
【数３】
【００５７】ＬｏａｄＯｐ公理は、Ｌｏａｄオペレーシ
ョンの後で出されたオペレーション中に、メモリ部分順
序（≦）で後に現われることを述べる。この公理は、後
の任意のオペレーションを出す前にＬｏａｄオペレーシ
ョンが終わるのをプロセッサが待つことを示す。Ｌｏａ
ｄＯｐ公理は下記のように定められる。 Ｌi a；Ｏｐi b=>Ｌiａ≦Ｏｐj b ＳｔｏｒｅＳｔｏｒｅ公理は、プロセッサにより出され
たＳｔｏｒｅオペレーションとＦｌｕｓｈオペレーショ
ンが、メモリ部分順序（≦）で同じ順序で現われること
を述べる。この公理は、プロセッサがＳｔｏｒｅとＦｌ
ｕｓｈのオペレーションを出した順序と同じ順序で、メ
モリがそれらのオペレーションを実行する事実を反映す
る。ＳｔｏｒｅＳｔｏｒｅ公理は下記のように定められ
る。 ＳＯｐi a；ＳＯｐi b=>ＳＯｐi a≦ＳＯｐi b
【００５８】ＰＳＯ公理 ＰＳＯメモリ・モデルはＯｒｄｅｒ、Ａｔｏｍｉｃｉｔ
ｙ、Ｔｅｒｍｉｎａｔｉｏｎ、Ｖａｌｕｅ、ＬｏａｄＯ
ｐ、ＳｔｏｒｅＳｔｏｒｅ、ＳｔｏｒｅＳｔｏｒｅＥｑ
の７つの公理により記述される。それらの公理は次のや
り方で定められる。Ｏｒｄｅｒ公理は、全てのＳｔｏｒ
ｅおよびＦｌｕｓｈｅｓに対して部分順序（≦）が存在
することを述べる。Ｏｒｄｅｒ公理は下記のように定め
られる。 （ＳＯｐi a≦ＳＯｐj b）Ｖ（ＳＯｐj b≦ＳＯｐi a） Ａｔｏｍｉｃｉｔｙ公理は、アトミックＬｏａｄ−Ｓｔ
ｏｒｅオペレーションがＳｔｏｒｅの前にロードを出
す、すなわち、Ｌｏａｄ−Ｓｔｏｒｅオペレーションの
ロード部が、部分順序（≦）でＳｔｏｒｅより前に現わ
れること、およびＬｏａｄとＳｔｏｒｅの間にメモリ順
序での他のＳｔｏｒｅが存在できないことを述べる。こ
の公理は下記のように定められる。
【００５９】
【数４】
【００６０】Ｔｅｒｍｉｎａｔｉｏｎ公理は、全てのＳ
ｔｏｒｅオペレーションとＬｏａｄ−Ｓｔｏｒｅオペレ
ーションが最後には終わることを述べる。１つのプロセ
ッサがＳｔｏｒｅオペレーションを行い、別のプロセッ
サがＳｔｏｒｅオペレーションと同じメモリ場所に対し
てＬｏａｄオペレーションをくり返えし行うものとする
と、Ｓｔｏｒｅオペレーションの後であるＬｏａｄオペ
レーションが存在することを示すことにより、この公理
は形式化される。Ｔｅｒｍｉｎａｔｉｏｎ公理は下記の
ように定められる。
【００６１】
【数５】
【００６２】Ｖａｌｕｅ公理は、データ・ロードの値が
最近のＳｔｏｒｅオペレーションによりそのメモリ場所
へ書込まれた値であることを述べる。Ｖａｌｕｅ公理は
下記のように定められる。
【００６３】
【数６】
【００６４】ＬｏａｄＯｐ公理は、Ｌｏａｄオペレーシ
ョンの後で出されたオペレーションにおいて、メモリ部
分順序（≦）で後の方で現われることを述べる。この公
理は、後の任意のオペレーションを出す前にロード・オ
ペレーションが終わるのをプロセッサが待つことを示
す。ＬｏａｄＯｐ公理は下記のように定められる。 Ｌi a；Ｏｐi b=>Ｌi a≦Ｏｐi b
【００６５】ＳｔｏｒｅＳｔｏｒｅ公理は、プロセッサ
の実行順序でＳＴＢＡＲにより分離された全てのオペレ
ーションが、メモリ部分順序（≦）における同じ順序で
現われることを述べる。この公理は、プロセッサがＳｔ
ｏｒｅオペレーションとＦｌｕｓｈオペレーションをＳ
ＴＢＡＲにより分離するとした場合のみ、プロセッサが
それらのオペレーションを出すのと同じ順序でメモリは
それらのオペレーションを実行することを示す。Ｓｔｏ
ｒｅＳｔｏｒｅ公理は下記のように定められる。 ＳＯｐi a；Ｓ(-)；ＳＯｐi b=>ＳＯｐi a≦ＳＯｐi b
【００６６】ＳｔｏｒｅＳｔｏｒｅＥｑ公理は、与えら
れたメモリ場所へプロセッサにより出されたＳｔｏｒｅ
オペレーションとＦｌｕｓｈオペレーションが、メモリ
部分順序（≦）での同じ順序で現われることを述べる。
この公理は、プロセッサがＳｔｏｒｅオペレーションを
ＳＴＢＡＲで分離しなかったとしても、それらのオペレ
ーションがプロセッサにより出された順序と同じ順序
で、メモリがそれらのオペレーションを同じメモリ場所
へ記憶することを示す。ＳｔｏｒｅＳｔｏｒｅＥｑ公理
は下記のように定められる。 ＳＯｐi a；ＳＯｐ′i a=>ＳＯｐj a≦ＳＯｐ′j a
【００６７】Ｆｌｕｓｈ公理 Ｆｌｕｓｈ命令は、Ｆｌｕｓｈを出すプロセッサの命令
取出しを、そのプロセッサのＬｏａｄｓ、Ｓｔｏｒｅ、
アトミックＬｏａｄ−Ｓｔｏｒｅｓに同期させ、他の全
てのプロセッサの命令取出しに、Ｆｌｕｓｈより先にＦ
ｌｕｓｈターゲットに対して行われた任意のＳｔｏｒｅ
を観察させる。Ｆｌｕｓｈの意味がＩＦｅｔｃｈＶａｌ
ｕｅ、ＦｌｕｓｈＴｅｒｍｉｎａｔｉｏｎ、ＩＦｅｔｃ
ｈｌＦｅｔｃｈの３つの公理により記述される。ＩＦｅ
ｔｃｈＶａｌｕｅ公理においては、Ｋ個またはそれ以上
の命令の任意の列を示すために記号「<Ｋ>」が用いられ
る。ＩＦｅｔｃｈＶａｌｕｅは、命令取出しの値が、最
近の（Ｓ；Ｆ）シーケンスによりその場所へ書込まれた
値であることを述べる。最近のそのようなシーケンスを
定めるために２つの項を組合わせる。第１の項は他のプ
ロセッサによるシーケンスに対応し、第２の項はＬｏａ
ｄを出したプロセッサによるシーケンスに対応する。第
１のシーケンスセットにおいては、ＳｔｏｒｅとＦｌｕ
ｓｈを異なるプロセッサで出すことができることに注目
されたい。また、第２のシーケンスセットにおいて、Ｆ
ｌｕｓｈの後には、Ｆｌｕｓｈのターゲットへの命令取
出しの前のいくつかの仲裁命令が続かねばならないこと
にも注目されたい。ＩＦｅｔｃｈＶａｌｕｅ公理は下記
のように定められる。
【００６８】
【数７】
【００６９】ＦｌｕｓｈＴｅｒｍｉｎａｔｉｏｎ公理
は、１つのプロセッサにより行われたＳ；Ｆシーケンス
が、全てのプロセッサの命令取出しにより最後には観察
されることを述べる。ＦｌｕｓｈＴｅｒｍｉｎａｔｉｏ
ｎ公理は下記のように定められる。
【００７０】
【数８】
【００７１】ＩＦｅｔｃｈＩＦｅｔｃｈ公理は、プロセ
ッサにより出された２つの命令取出しが部分順序（≦）
での同じ順序で現われることを述べる。ＩＦｅｔｃｈＩ
Ｆｅｔｃｈ公理は下記のように定められる。 ＩＦi a；ＩＦi b=>ＩＦi a≦ＩＦi b 以上、好適な実施例と公理に関連して本発明を説明した
が、以上の説明から、数多くの代替、変更等が当業者に
は明らかであろう。
【図面の簡単な説明】
【図１】本発明の教示を含むメモリ装置へ結合された従
来のマルチプロセッサのブロック図である。
【図２】従来の強い一貫性メモリ・モデルの概念図であ
る。
【図３】本発明の教示を用いるメモリ・モデルの概念図
である。
【図４】プロセッサの概念図である。
【図５】本発明の教示を利用するトータル・ストア・オ
ーダーリング（ＴＳＯ）メモリ・モデルの概念図であ
る。
【図６】本発明の教示を利用するパーシャル・ストア・
オーダーリング（ＰＳＯ）の概念図である。
【図７】プロセッサのＦｌｕｓｈ命令オペレーションの
図である。
【図８】本発明の教示を用いる好適な実施例を示すマル
チプロセッサ装置の概念図である。
【図９】プロセッサのより詳しい概念図である。
【図１０】外部キャッシュの概念図である。
【符号の説明】 １０ メモリ装置 ２０，３０，５０，８０，９０ 単一ポート・メモリ ４０，１０４，１０６，１０８ プロセッサ ４１ 理想化したメモリ ５１，５２，５３，５４，８５，８６，８７，９８，８
８０ 記憶バッファ ５５，８９，９１ スイッチ １０３，１０５，１０７ 外部キャッシュ １０９ 主メモリ １１６，１１７ 仲裁器 １１０４ 内部キャッシュ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 プラディープ・シンドゥ アメリカ合衆国 94040 カリフォルニア 州・マウンテン ビュー・モンタルト ド ライブ・1557 (72)発明者 ミシェル・セクレオフ アメリカ合衆国 94043 カリフォルニア 州・マウンテン ビュー・ライト アヴェ ニュ ナンバー902・928 (72)発明者 マイケル・ポウェル アメリカ合衆国 94301 カリフォルニア 州・パロ アルト・エマーソン ストリー ト・2305 (72)発明者 エリック・ジェンセン アメリカ合衆国 94550 カリフォルニア 州・リバーモア・パーシェロン ロード・ 2192

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 メモリ装置へ結合され、メモリ・アドレ
    スと記憶すべきデータを有するＬｏａｄ命令と、メモリ
    ・アドレスを有するＳｔｏｒｅ命令とを発生し、それら
    の命令を実行するためにそれらの命令を前記メモリ装置
    へ供給する少なくとも１つのプロセッサを含むコンピュ
    ータ装置において、前記メモリ装置は、 ユーザーが前記Ｓｔｏｒｅ命令を指定された順序で実行
    することを希望した時に、前記Ｓｔｏｒｅ命令の実行順
    序を確実にする順序手段を含み、前記Ｓｔｏｒｅ命令を
    記憶する記憶バッファ手段と、 データを記憶するための複数のアドレスを含み、前記記
    憶バッファ手段へ結合されて、前記Ｓｔｏｒｅ命令を前
    記記憶バッファ手段から受けてそれらのＳｔｏｒｅ命令
    を実行するメモリと、 前記記憶バッファ手段および前記プロセッサへ結合され
    て、前記プロセッサにより供給されたロード命令を検出
    し、前記ロード命令のメモリ・アドレスがＳｔｏｒｅ命
    令のメモリ・アドレスと一致するならば、前記ロード命
    令に応答して前記Ｓｔｏｒｅ命令のデータが前記プロセ
    ッサへ戻され、もし一致しなければ、前記ロード命令が
    実行のために前記メモリへ結合されるように、前記ロー
    ド命令のメモリ・アドレスを前記記憶バッファ手段内の
    Ｓｔｏｒｅ命令のメモリ・アドレスと比較する検出手段
    と、を備えるコンピュータ装置。
  2. 【請求項２】 メモリ装置へ結合され、メモリ・アドレ
    スと記憶すべきデータを有するアトミックＬｏａｄ命令
    と、メモリ・アドレスを有するアトミックＳｔｏｒｅ命
    令を発生し、それらの命令を実行するためにそれらの命
    令を前記メモリ装置へ供給する少なくとも１つのプロセ
    ッサを含むコンピュータ装置において、前記メモリ装置
    は、 ユーザーが前記アトミックＬｏａｄ命令と前記アトミッ
    クＳｔｏｒｅ命令を指定された順序で実行することを希
    望した時に、前記アトミックＬｏａｄ命令と前記アトミ
    ックＳｔｏｒｅ命令の実行順序を確実にする順序手段を
    含み、前記アトミックＬｏａｄ命令と前記アトミックＳ
    ｔｏｒｅ命令を記憶する記憶バッファ手段と、 データを記憶するための複数のアドレスを含み、前記記
    憶バッファ手段へ結合されて、前記アトミックＬｏａｄ
    命令と前記アトミックＳｔｏｒｅ命令を前記記憶バッフ
    ァ手段から受けてそれらのＳｔｏｒｅ命令を実行するメ
    モリと、 前記記憶バッファ手段および前記プロセッサへ結合され
    て、前記プロセッサにより供給された前記アトミック・
    ロード命令と前記アトミックＳｔｏｒｅ命令を検出し、
    前記アトミック・ロード命令と前記アトミックＳｔｏｒ
    ｅ命令のメモリ・アドレスが前記アトミック・ロード命
    令と前記アトミックＳｔｏｒｅ命令のメモリ・アドレス
    と一致するならば、前記アトミック・ロード命令に応答
    して前記Ｓｔｏｒｅ命令のデータが前記プロセッサへ戻
    され、もし一致しなければ、前記アトミック・ロード命
    令が実行のために前記メモリへ結合されるように、前記
    アトミック・ロード命令と前記アトミックＳｔｏｒｅ命
    令とのメモリ・アドレスを前記記憶バッファ手段内の前
    記アトミック・ロード命令と前記アトミック・Ｓｔｏｒ
    ｅ命令のメモリ・アドレスと比較する検出手段と、を備
    えるコンピュータ装置。
  3. 【請求項３】 メモリ装置へ結合され、メモリ・アドレ
    スと記憶すべきデータを有するＬｏａｄ命令と、メモリ
    ・アドレスを有するＳｔｏｒｅ命令とを発生し、それら
    の命令を実行するためにそれらの命令を前記メモリ装置
    へ供給する複数のプロセッサを含むコンピュータ装置に
    おいて、前記メモリ装置は、 前記Ｓｔｏｒｅ命令を記憶するために各前記プロセッサ
    へ結合される記憶バッファ手段と、 データを記憶するための複数のアドレスを含み、前記記
    憶バッファ手段へ結合されて、前記Ｓｔｏｒｅ命令を前
    記記憶バッファ手段から受けてそれらのＳｔｏｒｅ命令
    を実行するメモリと、 前記記憶バッファ手段および前記プロセッサへ結合され
    て、前記プロセッサにより供給されたロード命令を検出
    し、前記Ｌｏａｄ命令のメモリ・アドレスがＳｔｏｒｅ
    命令のメモリ・アドレスと一致するならば、前記Ｌｏａ
    ｄ命令に応答して前記Ｓｔｏｒｅ命令のデータが前記プ
    ロセッサへ戻され、もし一致しなければ、前記Ｌｏａｄ
    命令が実行のために前記メモリへ結合されるように、前
    記ロード命令のメモリ・アドレスを前記記憶バッファ手
    段内のＳｔｏｒｅ命令のメモリ・アドレスと比較する検
    出手段と、 前記記憶バッファ手段からの前記Ｓｔｏｒｅ命令を実行
    のために前記メモリへ送るために前記記憶バッファ手段
    と前記メモリへ結合され、かつ前記Ｌｏａｄ命令を実行
    のために前記メモリへ送るために前記検出手段へ結合さ
    れるスイッチング手段と、を備えるコンピュータ装置。
  4. 【請求項４】 メモリ装置へ結合され、メモリ・アドレ
    スと記憶すべきデータを有するＬｏａｄ命令と、メモリ
    ・アドレスを有するＳｔｏｒｅ命令とを発生し、それら
    の命令を実行するためにそれらの命令を前記メモリ装置
    へ供給する複数のプロセッサを含むコンピュータ装置に
    おいて、前記メモリ装置は、 前記Ｓｔｏｒｅ命令を所定の順序で記憶するために各前
    記プロセッサへ結合される記憶バッファ手段と、 データを記憶するための複数のアドレスを含み、前記記
    憶バッファ手段へ結合されて、前記Ｓｔｏｒｅ命令を前
    記記憶バッファ手段から受けてそれらのＳｔｏｒｅ命令
    を実行するメモリと、 前記記憶バッファ手段および前記プロセッサへ結合され
    てＬｏａｄ命令を検出し、前記Ｌｏａｄ命令のメモリ・
    アドレスがＳｔｏｒｅ命令のメモリ・アドレスと一致す
    るならば、前記Ｌｏａｄ命令に応答して前記Ｓｔｏｒｅ
    命令のデータが前記プロセッサへ戻され、もし一致しな
    ければ、前記Ｌｏａｄ命令が実行のために前記メモリへ
    結合されるように、前記Ｌｏａｄ命令のメモリ・アドレ
    スを前記記憶バッファ手段内のＳｔｏｒｅ命令のメモリ
    ・アドレスと比較する検出手段と、 前記記憶バッファ手段からの前記Ｓｔｏｒｅ命令を実行
    のために前記メモリへ送るために前記記憶バッファ手段
    と前記メモリへ結合され、かつ前記Ｌｏａｄ命令を実行
    のために前記メモリへ送るために前記検出手段へ結合さ
    れるスイッチング手段と、を備えるコンピュータ装置。
  5. 【請求項５】 メモリ装置へ結合され、メモリ・アドレ
    スと記憶すべきデータを有するＬｏａｄ命令と、メモリ
    ・アドレスを有するＳｔｏｒｅ命令とを発生し、それら
    の命令を実行するためにそれらの命令を前記メモリ装置
    へ供給する複数のプロセッサを含むコンピュータ装置に
    おいて、前記メモリ装置は、 ユーザーが前記Ｓｔｏｒｅ命令を指定された順序で実行
    することを希望した時に、前記Ｓｔｏｒｅ命令の実行順
    序を確実にする順序手段を含み、前記Ｓｔｏｒｅ命令を
    記憶する記憶バッファ手段と、 データを記憶するための複数のアドレスを含み、前記記
    憶バッファ手段へ結合されて、前記Ｓｔｏｒｅ命令を前
    記記憶バッファ手段から受けてそれらのＳｔｏｒｅ命令
    を実行するメモリと、 前記記憶バッファ手段および前記プロセッサへ結合され
    てＬｏａｄ命令を検出し、前記Ｌｏａｄ命令のメモリ・
    アドレスがＳｔｏｒｅ命令のメモリ・アドレスと一致す
    るならば、前記Ｌｏａｄ命令に応答して前記Ｓｔｏｒｅ
    命令のデータが前記プロセッサへ戻され、もし一致しな
    ければ、前記Ｌｏａｄ命令が実行のために前記メモリへ
    結合されるように、前記Ｌｏａｄ命令のメモリ・アドレ
    スを前記記憶バッファ手段内のＳｔｏｒｅ命令のメモリ
    ・アドレスと比較する検出手段と、 前記記憶バッファ手段からの前記Ｓｔｏｒｅ命令を実行
    のために前記メモリへ送るために前記記憶バッファ手段
    と前記メモリへ結合され、かつ前記Ｌｏａｄ命令を実行
    のために前記メモリへ送るために前記検出手段へ結合さ
    れるスイッチング手段と、を備えるコンピュータ装置。
  6. 【請求項６】 メモリ装置へ結合される少なくとも１つ
    のプロセッサを有するコンピュータ装置のメモリ・アド
    レスと記憶すべきデータを有するＬｏａｄ命令と、メモ
    リ・アドレスを有するＳｔｏｒｅ命令を発生し、それら
    の命令を実行するためにそれらの命令を前記メモリ装置
    へ供給する方法において、 ユーザーが前記Ｓｔｏｒｅ命令を指定された順序で実行
    することを希望した時に、前記Ｓｔｏｒｅ命令の実行順
    序を確実にするようにＳｔｏｒｅ命令を記憶バッファ手
    段に記憶する過程と、 データを記憶するための複数のアドレスを含み、前記記
    憶バッファ手段へ結合されているメモリ内に前記Ｓｔｏ
    ｒｅ命令を受けて、それらのＳｔｏｒｅ命令を実行する
    過程と、 前記プロセッサにより供給されたロード命令を検出する
    過程と、 を備え、この検出過程は、 前記Ｌｏａｄ命令のメモリ・アドレスを前記記憶バッフ
    ァ手段内の前記Ｓｔｏｒｅ命令のメモリ・アドレスと比
    較する過程と、 前記Ｌｏａｄ命令のメモリ・アドレスが記憶命令のメモ
    リ・アドレスと一致する時に、前記Ｌｏａｄ命令に応答
    して前記Ｓｔｏｒｅ命令のデータを前記プロセッサへ戻
    す過程と、 前記Ｌｏａｄ命令のメモリ・アドレスが記憶命令のメモ
    リ・アドレスと一致しなければ、前記ロード命令を前記
    データで実行する過程と、を備える方法。
  7. 【請求項７】 メモリ装置へ結合され少なくとも１つの
    プロセッサを含むコンピュータ装置のメモリ・アドレス
    と記憶すべきデータを有するＬｏａｄ命令と、メモリ・
    アドレスを有するＳｔｏｒｅ命令を発生し、それらの命
    令を実行するためにそれらの命令を前記メモリ装置へ供
    給する方法において、 前記Ｓｔｏｒｅ命令を各前記プロセッサへ結合された記
    憶バッファ手段に記憶する過程と、 データを記憶するための複数のアドレスを有して前記記
    憶バッファ手段へ結合されたメモリ内の前記Ｓｔｏｒｅ
    命令を受けて、それらのＳｔｏｒｅ命令を実行する過程
    と、 前記プロセッサにより供給されたロード命令を検出手段
    で検出する過程と、を備え、この検出過程は、 前記Ｌｏａｄ命令のメモリ・アドレスを前記記憶バッフ
    ァ手段内の前記Ｓｔｏｒｅ命令のメモリ・アドレスと比
    較する過程と、 前記Ｌｏａｄ命令のメモリ・アドレスが記憶命令のメモ
    リ・アドレスと一致する時に、前記Ｌｏａｄ命令に応答
    して前記Ｓｔｏｒｅ命令の前記データを前記プロセッサ
    へ戻す過程と、 前記Ｌｏａｄ命令のメモリ・アドレスが記憶命令のメモ
    リ・アドレスと一致しなければ、前記記憶手段からの前
    記Ｓｔｏｒｅ命令を実行のために前記メモリへ送り、前
    記検出手段からの前記Ｌｏａｄ命令を実行のために前記
    メモリへ送る過程と、を備える方法。
JP4149015A 1991-05-17 1992-05-18 コンピュータ装置およびロード命令と記憶命令を発生し、実行するために記憶装置へ供給する方法 Pending JPH05233421A (ja)

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