JP3431850B2 - 同期化するための処理を行う方法およびデータ処理システム - Google Patents

同期化するための処理を行う方法およびデータ処理システム

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JP3431850B2
JP3431850B2 JP03144599A JP3144599A JP3431850B2 JP 3431850 B2 JP3431850 B2 JP 3431850B2 JP 03144599 A JP03144599 A JP 03144599A JP 3144599 A JP3144599 A JP 3144599A JP 3431850 B2 JP3431850 B2 JP 3431850B2
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にはマルチプロ
セッサ・システムにおける処理の同期に関し、より詳細
にはマルチプロセッサ・システム・バス上への同期バス
操作の送出に関する。さらに詳細には、本発明は、履歴
命令実行情報に基づいて不要な同期バス動作をシステム
・バス上に送出する前にフィルタ遮断することによる選
択的同期に関する。
【０００２】
【従来の技術】マルチプロセッサ・データ処理システム
上で実行するソフトウェアを作成するプログラマは、命
令実行の流れの中で処理境界として機能し、後続のコー
ド・セグメント内のあらゆる命令が実行される前に第１
のコード・セグメント内のすべての命令が完全に実行さ
れるように保証する点を設ける必要や希望を有すること
が多い。マルチプロセッサ・システムが、アウト・オブ
・オーダー（非プログラム順）命令実行と弱いメモリ・
コンシステンシをサポートするスーパースカラ・プロセ
ッサを備える場合は特にそうである。一般に普及してい
るほとんどの市販プロセッサがサポートする命令セット
は、このような処理境界を設定する命令を備える。たと
えばPowerPC（商標）プロセッサ・ファミリでは、プロ
グラマが処理境界を設定するために使用することができ
る命令は「同期（sync）」命令である。同期命令は、命
令実行の作用を順序づける。同期命令より前に開始され
た命令はすべて、同期命令が完了する前に完了している
ように見え、同期命令が完了するまでどの後続命令も開
始されないように見える。したがって、同期命令によっ
て２つの重要な効果を持つ境界が作られる。第一に、命
令ストリーム内で同期命令の後の命令は、命令ストリー
ム内で同期命令に先行するすべての命令が完了するまで
実行されない。第二に、命令ストリーム内で同期命令の
後の命令は、同期命令に先行する命令に対してアウト・
オブ・オーダー実行されるようには再命令されない。
【０００３】PowerPC（商標）デバイス・ファミリで
は、アーキテクテッド論理待ち行列を使用して、対応す
るプロセッサによって発行されたがまだ実行されていな
い「アーキテクテッド」命令を保留にする。本明細書で
は、アーキテクテッド命令とはシステム内の他の装置
（他のプロセッサ、キャッシュなど）にとって記憶階層
に影響を与える可能性がある命令である。このような命
令には、キャッシュ可能メモリ空間へのロード／ストア
を除く、記憶階層に影響を与えるあらゆる命令が本質的
に含まれる。PowerPC（商標）デバイス・ファミリの場
合の例としては、tlbi（変換索引緩衝機構無効化）、tl
bsync（変換索引緩衝機構同期）、dcbf（データ・キャ
ッシュ・ブロック・フラッシュ）、dcbst（データ・キ
ャッシュ・ブロック・ストア）、icbi（命令キャッシュ
・ブロック無効化）、およびキャッシュ不能メモリ空間
へのロード／ストア（たとえばメモリ・マップ装置）な
どがある。
【０００４】同期命令は、キャッシュ可能操作（通常の
ロードおよびストア）とアーキテクテッド操作の両方と
の間で相互に影響を与え合う。保留中のキャッシュ可能
操作を発行したプロセッサは、保留キャッシュ可能操作
が完了する（プロセッサはこの完了を適切なデータが返
されることによって確認することができる）まで同期命
令を出さない。プロセッサは本質的に、保留中のキャッ
シュ可能操作があればそれが完了するまで同期命令を停
止する。
【０００５】ローカル・プロセッサから受け取ったアー
キテクテッド操作は、そのアーキテクテッド操作を実行
するために必要な資源が使用可能になるまでアーキテク
テッド論理待ち行列に入れることができる。アーキテク
テッド論理待ち行列が空でないときに同期命令を受け取
ると、その同期命令は待ち行列が空になるまで再試行さ
れる。ローカル・アーキテクテッド論理待ち行列が空に
されると、同期命令はまだ操作を完了させることができ
ない他の装置のためにシステム・バスに送出される。し
たがって、現行のアーキテクチャでは、同期命令は常に
システム・バス上に送出される。ローカル・プロセッサ
から同期命令を受け取る発行側装置はアーキテクテッド
操作を発行したがかどうかを判断するための、その装置
自体の過去の操作に関する履歴情報を持っておらず、シ
ステム・バスからのそのようなアーキテクテッド操作を
スヌープする装置内のアーキテクテッド操作の状況に関
する情報もないため、同期命令は常にシステム・バス上
で可視にされる。このようなスヌープ装置は、アーキテ
クテッド論理操作を受け取ると、アーキテクテッド操作
が実際に待ち行列に入れられた（ポストされた）ときに
そのアーキテクテッド操作が完了したという標識を返す
ことができる。さらに、アーキテクテッド操作は一般に
データを返さないが、「アドレスのみ」操作を含む。し
たがって、発行側装置には不要な同期操作をフィルタ除
外するための拠り所がない。これは、ローカル・プロセ
ッサから同期命令を受け取ったときに発行側装置自体の
アーキテクテッド待ち行列が空になった場合でさえも、
発行側装置はメモリ階層内の他の装置がスヌープされて
いるアーキテクテッド操作を保留にしているかどうかを
判断する手段がないためである。したがって、（アーキ
テクテッド操作が発生する頻度は比較的低いため）アー
キテクテッド待ち行列は大部分の時間、比較的空のまま
であるにもかかわらず、システム・バス上に多くの同期
操作が現れる。現行のアーキテクチャでは、同期型操作
によって１００システム・バス・サイクルごとに１サイ
クルも使われることがある。
【０００６】同期命令は技術の進歩に比例しては進歩し
ないため、不要な同期操作をフィルタリングする必要が
大きい。技術の進歩、特に装置サイズの向上に伴い、デ
ータ処理システムのパフォーマンスが向上する。たとえ
ば、プロセッサ内の実行ユニットの数が増えて、より多
くの命令を並列実行することが可能になる。より大きな
キャッシュを実装することができるようになることによ
って、キャッシュ・ヒットが増え、キャッシュ・ミスが
少なくなる。一方、同期命令はそれに比例せず、それど
ころか技術の進歩につれて同期操作に伴うペナルティが
ひどくなる。同期命令がすべての実行時命令のうちの一
定の割合を保つ場合でも、並列実行される命令が増える
ため、同期命令は使用可能なプロセッサ・サイクルおよ
び帯域幅のより多くの部分を使用するようになる。さら
に、メモリ階層（そのすべての階層が同期命令の影響を
受ける）が深くなると、単一の同期命令に付随するパフ
ォーマンス・ペナルティが大きくなる。
【０００７】したがって、マルチプロセッサ・システム
・バス上に不要な同期操作が送出されないようにフィル
タリングする機構を設けることが望ましいであろう。ま
た、この機構が、命令のタイプまたは同期命令を受け取
る装置によって実行された操作の履歴あるいはその両方
に基づいて選択的な同期を可能にすればさらに望ましい
であろう。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、マルチプロセッサ・システムにおける処理を同
期化する改良された方法および装置を提供することであ
る。
【０００９】本発明の他の目的は、マルチプロセッサ・
システム・バス上に同期化バス操作を選択的に送出する
方法および装置を提供することである。
【００１０】本発明の他の目的は、履歴命令実行情報に
基づいて不要な同期バス操作をシステム・バス上に送出
する前にフィルタ遮断することによる選択的同期化の方
法および装置を提供することである。
【００１１】
【課題を解決するための手段】上記の目的は、以下に述
べるようにして達成される。マルチプロセッサ・システ
ムに含まれる各プロセッサに対応し、システム・バスに
接続されるメモリ・コヒーレント装置のアーキテクテッ
ド論理待ち行列に付随するレジスタは、システム・バス
上に発行されるべきアーキテクテッド操作（システム内
の他の装置にとって記憶階層に影響を与える可能性のあ
る命令）が、上記装置のアーキテクテッド論理待ち行列
に入ると設定されるフラグを含む。このフラグは、アー
キテクテッド論理待ち行列が空にされた後でも設定され
たままになっており、同期命令（PowerPC（商標）デバ
イス・ファミリがサポートする「sync（同期）」命令な
ど）をローカル・プロセッサから受け取ったときにのみ
リセットされる。したがってこのフラグの状態は、シス
テム・バスからスヌープされた後でシステム内の他の装
置で保留になっている可能性があるアーキテクテッド操
作に関する履歴情報を提供する。この履歴情報を使用し
て、同期操作をシステム・バスに載せるべきかどうかを
判断し、それによって不要な同期操作をフィルタ遮断す
ることができ、追加のシステム・バス・サイクルを他の
目的のために使用できるようにすることができる。ロー
カル・プロセッサがアーキテクテッド論理待ち行列を管
理する装置に同期命令を出すと、その命令はアーキテク
テッド論理待ち行列が空のときには通常、受け入れられ
る。空でない場合、アーキテクテッド論理待ち行列が空
になるまで、そのアーキテクテッド操作がローカル・プ
ロセッサに戻されて再試行される。ローカル・プロセッ
サからの同期命令が受け入れられたときにフラグが設定
されていると、その命令はシステム・バス上に送出され
る。ローカル・プロセッサからの同期命令が受け取られ
たときにフラグが設定されていない場合、同期操作は不
要であり、システム・バス上には送出されない。
【００１２】
【発明の実施の形態】図面、特に図１を参照すると、本
発明の好ましい実施形態によるマルチプロセッサ・デー
タ処理システムが図示されている。データ処理システム
１００は、複数のプロセッサ１０２および１０４を含む
対称マルチプロセッサ（ＳＭＰ）システムであり、プロ
セッサは米国ニューヨーク州アーモンクのインターナシ
ョナル・ビジネス・マシーンズ・コーポレイションから
入手可能なPowerPC（商標）ファミリのプロセッサの１
つを含むことができる。例示の実施形態では２つのプロ
セッサしか図示されていないが、当業者なら本発明によ
るマルチプロセッサ・データ処理システムで追加のプロ
セッサも使用可能であることがわかるであろう。
【００１３】各プロセッサ１０２および１０４は、それ
ぞれレベル１（Ｌ１）データ・キャッシュ１０６および
１０８と、それぞれＬ１命令キャッシュ１１０および１
１２を含む。例示の実施形態では２つに分かれた命令キ
ャッシュとデータ・キャッシュとして図示されている
が、当業者なら単一の統合されたＬ１キャッシュも実装
可能であることがわかるであろう。データ・アクセス待
ち時間を最小限にするために、データ処理システム１０
０内にレベル２（Ｌ２）キャッシュ１１４および１１
６、レベル３（Ｌ３）キャッシュ１１８および１１９な
どの１つまたは複数の追加のレベルのキャッシュ・メモ
リを実装することもできる。より下位のキャッシュ・レ
ベル（Ｌ２およびＬ３）はＬ１キャッシュにデータをス
テージングするために使用され、一般には記憶容量が累
進的に大きくなるが、アクセス待ち時間がより長くな
る。たとえば、データ・キャッシュ１０６および１０８
と命令キャッシュ１１０および１１２はそれぞれ３２Ｋ
Ｂの記憶容量と約１〜２プロセッサ・サイクルのアクセ
ス待ち時間を有する。Ｌ２キャッシュ１１４および１１
６は、５１２ＫＢの記憶容量を有するがアクセス待ち時
間は５プロセッサ・サイクルであり、Ｌ３キャッシュ１
１８および１１９は記憶容量が４ＭＢであるがアクセス
待ち時間は１５プロセッサ・サイクルを超える。したが
って、Ｌ２キャッシュ１１４および１１６とＬ３キャッ
シュ１１８および１１９は、プロセッサ１０２および１
０４と、一般に記憶容量ははるかに大きいがアクセス待
ち時間は５０プロセッサ・サイクルを超えるシステム・
メモリ１２０との間の中間記憶域の役割を果たす。
【００１４】データ処理システム１００で使用されるキ
ャッシュ階層内のレベルの数とキャッシュ階層構成はい
ずれも様々に異なる。図の例のＬ２キャッシュ１１４お
よび１１６は、それぞれのプロセッサ１０２および１０
４とシステム・メモリ１２０との間に（システム・バス
１２２を介して）接続された専用キャッシュである。Ｌ
３キャッシュ１１８および１１９は、Ｌ２キャッシュ１
１４および１１６と論理的に垂直のルックアサイド・キ
ャッシュとして図示されている。その結果、データまた
は命令はＬ２キャッシュ１１４または１１６のいずれか
一方と、Ｌ３キャッシュ１１８および１１９のいずれか
一方とで同時に参照することができるが、Ｌ３キャッシ
ュ１１８または１１９がヒットすると同時にそれぞれの
Ｌ２キャッシュ１１４または１１６がミスした場合、デ
ータまたは命令はＬ３キャッシュ１１８または１１９の
みから取り出される。当業者なら、図のレベルおよび構
成の様々な置換えを実施できることがわかるであろう。
【００１５】Ｌ２キャッシュ１１４および１１６とＬ３
キャッシュ１１８および１１９はシステム・バス１２２
を介してシステム・メモリ１２０に接続されている。シ
ステム・バス１２２には、表示装置（図示せず）を接続
するためのグラフィクス・アダプタなどのおよび入出力
（Ｉ／Ｏ）バス・ブリッジ１２６などのメモリ・マップ
装置１２４も接続することができる。Ｉ／Ｏバス・ブリ
ッジ１２６はシステム・バス１２２をＩ／Ｏバス１２８
に結合し、Ｉ／Ｏバス１２８によってＩ／Ｏ装置１３０
および不揮発性メモリ１３２に接続することができる。
したがって、システム・バス１２２、Ｉ／Ｏバス・ブリ
ッジ１２６、およびＩ／Ｏバス１２８は接続装置を結合
する相互接続機構を形成し、その様々な代替実施態様は
当技術分野で周知である。Ｉ／Ｏ装置１３０は、キーボ
ード、マウスやトラックボールなどのグラフィカル・ポ
インティング・デバイス、表示装置、およびプリンタを
含む、従来のアダプタを介してＩ／Ｏバス１２８とイン
タフェースする従来の周辺装置を含む。不揮発性メモリ
１３２は、ハード・ディスク・ドライブを含むことがで
き、システム１００の動作を制御するオペレーティング
・システムおよびその他のソフトウェアを記憶し、これ
らのオペレーティング・システムおよびソフトウェアは
システム１００に電源が投入されるとそれに応答して揮
発性システム・メモリ１２０にロードされる。当業者な
ら、データ処理システム１００は、シリアル・ポート、
パラレル・ポート、ネットワークまたはその他の接続装
置への接続機構、システム・メモリ１２０へのアクセス
を制御するメモリ・コントローラなど、図１に示されて
いない多くの追加の構成要素も含むことができることが
わかるであろう。このような修正および変形態様は本発
明の趣旨および範囲に含まれる。
【００１６】システム・バス１２２上での典型的な通信
トランザクションには、トランザクション、アドレス、
またはデータのソースを示すソース・タグが含まれる。
システム・バス１２２に接続された各装置は、システム
・バス１２２上のすべての通信トランザクションをスヌ
ープし、必要な場合には他の宛先に宛てられた通信トラ
ンザクションに介入し、実行可能かつ適切な場合にはそ
の装置内で複製されたシステム・メモリ・データの変更
を複製することが好ましい。本発明によると、データ処
理システム１００内の少なくとも下位レベルのキャッシ
ュは常にメモリ・コヒーレントであることが好ましく、
さもなければ他のキャッシュに操作を完了する機会を与
えるためにシステム・バス上に同期操作を送出する必要
が生じることになる。
【００１７】図２を参照すると、本発明の好ましい実施
形態によるアーキテクテッド論理待ち行列の図が示され
ている。アーキテクテッド論理待ち行列２００は、たと
えば図１に示すＬ２キャッシュ１１４または１１６内で
実施されている。アーキテクテッド論理待ち行列２００
は、待ち行列構造２０２を含み、この待ち行列構造２０
２はアーキテクテッド命令を入れることができる従来の
先入れ先出し（ＦＩＦＯ）待ち行列とすることができ
る。前述のように、アーキテクテッド命令とは、基本的
に、キャッシュ可能メモリ空間へのロード／ストアを除
くあらゆるメモリ関連命令を含む、メモリ記憶階層に影
響を与える命令である。PowerPC（商標）デバイス・フ
ァミリの場合、アーキテクテッド命令にはtlbi、tlbsyn
c、dcbf（フラッシュ）、dcbst（クリア）、icbi、およ
びキャッシュ不能メモリ空間へのロード／ストア（キャ
ッシュ禁止ロードおよびストア）が含まれる。アーキテ
クテッド操作とは、アーキテクテッド命令を受け取ると
それに応答して装置によって開始されるバス操作であ
る。
【００１８】アーキテクテッド論理待ち行列２００は、
フラグｘが入ったレジスタ２０４も含む。フラグｘは、
システム・バス上へ次に続く同期操作の送出が必要にな
るその後に続くアーキテクテッド命令に関する履歴情報
を提供する。フラグｘはシステムの電源投入／リセット
（ＰＯＲ）中にリセットされる。その後、フラグｘはア
ーキテクテッド操作が待ち行列２０２に入れられると
（ローカル・プロセッサが次に続く同期操作をシステム
・バスへの送出が必要になる命令を出すと）設定され、
ローカル・プロセッサからの同期操作が受け取られると
リセットされる。ローカル・プロセッサから受け取られ
た後続の命令は、同期操作が完了するまでその装置によ
って再試行される。代替実施形態では、フラグｘは、ス
ヌープしている装置が、待ち行列２０２を含む装置によ
って開始されたアーキテクテッド操作がスヌープしてい
る装置内のスヌープ待ち行列内でポストされたことを示
す応答コードを出すと設定され、同期命令をローカル・
プロセッサから受け取ったときにリセットされる。フラ
グｘの設定またはリセットには、多くともアーキテクテ
ッド命令および同期命令に付随する１ビットしか必要と
しない。したがって、PowerPC（商標）デバイス・ファ
ミリでは、フラグｘは、命令コードの認識に基づいて、
またはライトスルー／ライトバック（Ｗ）、キャッシュ
禁止（Ｉ）、およびメモリ・コヒーレンシ（Ｍ）属性の
認識パターン、より一般的に「ＷＩＭビット」と呼ばれ
るビットから、あるいはアーキテクテッド操作の開始後
に受け取った応答コードに基づいて変更することができ
る。フラグｘの状態変化を下の表１にまとめる。
【表１】
【００１９】フラグｘの状態によってシステム・バスへ
の同期操作の送出が制御される。フラグｘが設定されて
いるときに同期命令を受け取ると、同期操作がシステム
・バス上に送出される。これは、同期命令を受け取った
時点でアーキテクテッド論理待ち行列２００が空になる
ためである。キャッシュ可能ロードおよびストアの完了
を保証するためにローカル・プロセッサからの同期命令
をシステム・バス上に送出する必要がないように、シス
テム・バスに接続されている装置はメモリ・コヒーレン
トであることが好ましい。しかし、フラグｘはアーキテ
クテッド操作に関する履歴情報を提供し、設定されてい
る場合、最後の同期命令を受け取ってからアーキテクテ
ッド操作が待ち行列に入れられたことを示す。アーキテ
クテッド操作は、システム階層内の他の装置によってシ
ステム・バスからスヌープされており、そのような他の
装置で保留になっている場合がある。保留になっている
可能性のある操作が後続命令の実行の前に完了すること
ができるように、同期操作をシステム・バス上に載せな
ければならない。
【００２０】フラグｘが設定されていないときに同期命
令を受け取った場合、同期操作はシステム・バス上に送
出されない。フラグｘ＝０の状態は、最後の同期命令を
受け取ってから（実施態様に応じてローカル・アーキテ
クテッド論理待ち行列またはリモート・スヌープ待ち行
列で）待ち行列化されているアーキテクテッド操作がな
かったことを示す。したがって、システム階層内の他の
装置で保留になっているアーキテクテッド操作は、同期
命令を出すプロセッサからは発行されなかった。同期命
令はリモート・プロセッサによって出された命令ストリ
ームには影響を与えない。したがって、同期操作はシス
テム・バス上に送出する必要はなく、実施的に無視する
ことができる。システム・バスへの同期操作送出のフラ
グｘへの依存関係を以下の表２にまとめる。
【表２】
【００２１】フラグｘは、ローカル装置のアーキテクテ
ッド論理待ち行列またはリモート装置のスヌープ待ち行
列にアーキテクテッド操作が入れられると設定され、ト
リガしたアーキテクテッド操作が完了した後でも設定さ
れたままになっている。フラグｘは次の同期命令を受け
取るまでリセットされない。したがって、フラグｘは、
最後の同期操作以降にアーキテクテッド操作の発行また
はポストが行われたことを示す。しかし、フラグｘはシ
ステム・バス上に同期操作が送出される状況にのみ影響
を与える。従来技術のアーキテクチャではすべての同期
命令によってシステム・バス上に同期操作が送出された
が、上述のように本発明ではそうではない。それとは異
なり、システム・バス上に送出された同期操作の作用は
フラグｘの状態に影響されない。システム階層内のリモ
ート装置は、そのスヌープ論理回路を介してシステム・
バス上の同期操作を検出し、同期命令を発行した同じプ
ロセッサから出されたアーキテクテッド操作がそのスヌ
ープ待ち行列で保留になっているかどうかを判断し、保
留になっている場合は同期操作を再試行する。したがっ
て、本発明はシステム・バス上に同期操作を載せた結果
を変えず、単に同期操作をシステム・バス上に送出する
かどうかを決定する基準を介在させるだけで、不要な同
期操作をフィルタリングすることができるようにする。
【００２２】次に図３を参照すると、本発明の好ましい
実施形態によるアーキテクテッド論理待ち行列を管理す
るプロセスの高水準フローチャートが図示されている。
このプロセスは、図１に示すＬ２キャッシュ１１４およ
び１１６など、図２に示すタイプのアーキテクテッド論
理待ち行列を維持する装置内で実行することができる。
プロセスはシステムの電源投入／リセットに対応するス
テップ３０２から始まり、次に、ステップ３０４に進
み、アーキテクテッド論理待ち行列内で維持され、最後
の同期操作以降にアーキテクテッド操作が待ち行列に入
れられたかどうかを示すフラグ（すなわちフラグｘ）を
リセットする。プロセスは次にステップ３０６に進み、
装置によって受け取られた命令を検査し、次にステップ
３０８でその命令がアーキテクテッド命令であるかどう
かを判断する。アーキテクテッド命令の場合、プロセス
はステップ３１０に進み、上述のフラグを設定し、アー
キテクテッド操作を待ち行列に入れる。プロセスは次に
ステップ３０６に戻り、装置によって受け取られた次の
命令を検査する。
【００２３】装置によって受け取られた命令がアーキテ
クテッド命令でない場合、プロセスはステップ３１２に
進み、受け取った命令が同期（sync）命令であるかどう
かを判断する。同期命令でない場合、プロセスはステッ
プ３０６に戻り、前述のように次の命令を検査する。し
かし同期命令の場合、プロセスはステップ３１４に進
み、現在フラグが設定されているかどうかを判断する。
フラグが設定されている場合、プロセスはステップ３１
６に進み、同期操作をシステム・バス上に送出するため
に待ち行列に入れ、フラグをリセットする。この同期操
作が完了するまで後続の命令は受け入れられない。
【００２４】再びステップ３１６を参照すると、同期操
作はシステム・バス上に送出するために待ち行列に入れ
られる。同期操作がシステム・バス上に送出されて完了
すると、プロセスはステップ３０６に戻り、次に受け取
った命令を検査する。
【００２５】再びステップ３１４を参照して、同期命令
を受け取った時点でフラグが設定されていない場合、プ
ロセスはステップ３０６に戻り、次に受け取った命令を
検査する。同期命令を実質的に無視する効果は「ステッ
プ」３１８に図示されている。ステップ３０６から３１
８に図示されているプロセス・ループは、システムの電
源を切るなどしてプロセスを強制終了させるまで、ロー
カル・プロセッサから受け取った命令について継続され
る。
【００２６】図４を参照すると、本発明の好ましい実施
形態によるアーキテクテッド論理待ち行列を管理する代
替プロセスの高水準フローチャートが図示されている。
この実施形態では、フラグｘによってより精密な履歴情
報が示され、同期操作をシステム・バス上に送出するか
どうかを判断するために使用される。前述のように、先
行するすべてのキャッシュ可能操作が完了しない限り、
プロセッサは同期命令を発行しない。ローカル・アーキ
テクテッド論理待ち行列が空でない場合、ローカル・プ
ロセッサに対して同期操作が再試行される。したがっ
て、このような状況でローカル・プロセッサから同期操
作が装置によって受け入れられた場合、その同期操作を
無視することによる唯一のリスクは、その装置によって
前に開始されたアーキテクテッド操作がリモートのスヌ
ープ装置のスヌープ待ち行列で保留になる可能性がある
ことだけである。
【００２７】前述のように、アーキテクテッド操作はま
れにしか起こらず、キャッシュ可能操作がデータを返す
ことによって行うように、操作の完了時点を判断するた
めの本質的な機構を発行側装置に提供しない。さらに、
システム・バスからのアーキテクテッド操作のスヌープ
時、スヌープ装置は操作が実際にスヌープ待ち行列にポ
ストされるときに操作が完了したことを示す応答コード
を返すことができる。したがって、ローカル・プロセッ
サによって発行され、装置によって受け入れられた同期
命令を無視することによる原理上のリスクは、同期命令
を発行する同じプロセッサによって発行されたアーキテ
クテッド操作がリモートのスヌープ装置でまだ保留中で
ある可能性があることである。ここで説明するこの代替
実施形態では、スヌープ装置に操作がポストされること
を示す応答コードをアーキテクテッド操作に対して返さ
せることによってこのリスクをなくす。
【００２８】このプロセスはやはりシステムの電源投入
／リセットに対応するステップ４０２から始まり、次に
ステップ４０４に進み、アーキテクテッド論理待ち行列
レジスタで維持されている、最後の同期操作以降にアー
キテクテッド操作がリモート・スヌープ待ち行列内でポ
ストされたかどうかを示すフラグ（すなわちフラグｘ）
をリセットする。プロセスは次にステップ４０６に進
み、装置によって受け取られた命令を検査し、次にステ
ップ４０８に進んで命令がアーキテクテッド命令である
かどうかを判断する。アーキテクテッド命令の場合、プ
ロセスはステップ４１０に進み、システム・バス上で操
作を開始し、１つまたは複数の応答コードを受け取った
かどうかを調べる。プロセスは次のステップ４１２に進
み、受け取った応答コードから、アーキテクテッド操作
がリモート・スヌープ待ち行列でポストされたかどうか
を判断する。スヌープ装置はアーキテクテッド操作を再
試行するか、または操作がポストされたかどうかを示す
応答コードとともに操作を受け入れる。操作がリモート
・スヌープ待ち行列でポストされなかった場合、プロセ
スはステップ４０６に戻り、装置によって受け取られた
次の命令を検査する。
【００２９】再びステップ４１２を参照して、装置によ
って開始されたアーキテクテッド操作がリモート装置の
スヌープ待ち行列でポストされた場合、プロセスはステ
ップ４１４に進みアーキテクテッド操作がリモートでポ
ストされたかどうかを示すフラグが設定され、次にステ
ップ４０６に戻って受け取った次の命令を検査する。
【００３０】再びステップ４０８を参照して、装置によ
って受け取られた命令がアーキテクテッド命令でない場
合、プロセスはステップ４１６に進み、受け取った命令
が同期（sync）命令であるかどうかを判断する。同期命
令でない場合、プロセスはステップ４０６に戻り、前述
のように次の命令を検査する。しかし同期命令の場合
は、プロセスはステップ４１８に進み、現在フラグが設
定されているかどうかを判断する。フラグが設定されて
いる場合、プロセスはステップ４２０に進み、同期操作
をシステム・バス上に送出するために待ち行列に入れ、
フラグをリセットする。同期操作がシステム・バス上に
送出するために待ち行列に入れられると、プロセスはス
テップ４０６に戻って次に受け取った命令を検査する。
【００３１】再びステップ４１８を参照して、同期命令
を受け取った時点でフラグが設定されていない場合、プ
ロセスはステップ４０６に戻り、次に受け取った命令を
検査する。この同期命令を無視する作用は「ステップ」
４２２に図示されている。
【００３２】本発明は、システム・バスへの同期操作の
送出が必要になるアーキテクテッド操作に関する履歴情
報を維持する手段を提供する。この情報を使用して、不
要な同期操作をフィルタ遮断し、そのような不要な操作
がシステム・バスに送られるのを防ぐ。従来の技術とは
異なり、すべての同期命令の結果としてシステム・バス
上に同期操作が送出されるわけではない。第１の実施形
態では、システム・バス上に同期操作が送出されるの
は、最後の同期操作以降にキャッシュ不能メモリへのロ
ードおよびストアを含めてアーキテクテッド操作がアー
キテクテッド論理待ち行列に入れられた場合にのみであ
る。代替実施形態では、最後の同期操作以降にリモート
・スヌープ装置でアーキテクテッド操作がポストされた
場合にのみ、システム・バス上に同期操作が送出され
る。いずれの実施形態でも、システム階層内でシステム
・バスからアーキテクテッド操作をスヌープした他の装
置でアーキテクテッド操作が依然として保留になってい
る可能性がある。システム・バスから同期操作をスヌー
プする装置のスヌープ待ち行列に、同期操作を発行した
のと同じプロセッサから発行されたアーキテクテッド操
作が入っている場合、その同期操作は従来の技術により
再試行される。
【００３３】本発明により他の同期操作をフィルタリン
グすることによって、システム・バス上の同期操作の周
期的出現を、１０，０００システム・バス・サイクルに
１回という低さに削減することができる。さらに、本発
明によるアーキテクテッド論理待ち行列を管理する装置
内では、同期命令がキャッシュ・コントローラには見え
ず、アーキテクテッド論理回路にしか見えない。したが
って、キャッシュ・コントローラの論理回路も他の目的
のために解放される。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３５】（１）マルチプロセッサ・システムにおい
て命令同期を容易にする方法であって、ローカル・プロ
セッサから操作を受け取るステップと、前記システム内
で前記ローカル・プロセッサから受け取った操作をシス
テム・バス上に送出するために待ち行列に入れるステッ
プと、前記システム内の他の装置におけるデータ記憶に
影響を与える可能性のある操作を前記ローカル・プロセ
ッサから受け取るとそれに応答して、前記待ち行列に関
連づけられ、前記操作が受け取られたことを示すフラグ
を設定するステップと、前記ローカル・プロセッサから
同期命令を受け取るとそれに応答して前記フラグの状態
を検査するステップとを含む方法。 （２）前記フラグが設定されていると判断するとそれに
応答して前記同期命令に対応する同期操作を前記システ
ム・バス上に送出するステップをさらに含む、上記
（１）に記載の方法。 （３）前記フラグが設定されていないと判断するとそれ
に応答して前記同期命令を無視するステップをさらに含
む、上記（１）に記載の方法。 （４）前記フラグが設定されている間に前記ローカル・
プロセッサから前記同期命令を受け取るとそれに応答し
て前記フラグをリセットするステップをさらに含む、上
記（１）に記載の方法。 （５）前記フラグを設定した後、他の装置における記憶
に影響を与える可能性のある操作が前記待ち行列に入っ
ているかどうかに関係なく前記フラグを設定状態に維持
するステップをさらに含む、上記（１）に記載の方法。 （６）マルチプロセッサ・システムにおいてシステム・
バスから不要な同期操作をフィルタリングする方法であ
って、ローカル・プロセッサから命令を受け取るステッ
プと、受け取った前記命令が、前記システム内の他の装
置におけるデータ記憶に影響を与える可能性があるシス
テム・バス操作を促すアーキテクテッド命令であるかど
うかを判断するステップと、受け取った前記命令がアー
キテクテッド命令であると判断するとそれに応答して、
前記ローカル・プロセッサから受け取った命令によって
促されたシステム・バス操作の発行元である待ち行列に
関連づけられ、前記ローカル・プロセッサから同期命令
を最後に受け取って以来前記ローカル・プロセッサから
アーキテクテッド命令を受け取ったかどうかを示すフラ
グを設定するステップとを含む方法。 （７）受け取った前記命令がアーキテクテッド命令では
ないと判断するとそれに応答して、前記命令が同期命令
であるかどうかを判断するステップをさらに含む、上記
（６）に記載の方法。 （８）受け取った前記命令が同期命令であると判断する
とそれに応答して、前記フラグが設定されているかどう
かを判断するステップをさらに含む、上記（７）に記載
の方法。 （９）前記同期命令を受け取ったときに前記フラグが設
定されていると判断するとそれに応答して同期操作を前
記システム・バス上に送出するために待ち行列に入れ、
前記フラグをリセットするステップをさらに含む、上記
（８）に記載の方法。 （１０）前記同期命令を受け取ったときに前記フラグが
設定されていないと判断するとそれに応答して前記同期
命令を無視するステップをさらに含む上記（８）に記載
の方法。 （１１）前記フラグが設定されている間に前記同期命令
を受け取った後で前記ローカル・プロセッサからアーキ
テクテッド命令を受け取るとそれに応答して、前記同期
命令に対応する同期操作が完了するまで前記アーキテク
テッド命令を再試行するステップをさらに含む、上記
（８）に記載の方法。 （１２）前記同期命令を受け取ったときに前記フラグが
設定されていると判断するとそれに応答して、同期操作
を前記システム・バス上に送出するために待ち行列に入
れ、前記フラグをリセットするステップをさらに含む、
上記（８）に記載の方法。 （１３）前記同期操作を発行したプロセッサから発行さ
れ、完了していない少なくとも１つのアーキテクテッド
操作がスヌープ待ち行列に入っている間に前記システム
・バス上で同期操作を検出するとそれに応答して、前記
同期操作を再試行するステップをさらに含む、上記
（８）に記載の方法。 （１４）システム・バスに接続された複数のプロセッサ
と、前記システム・バス上に送出する操作を保持する待
ち行列と、前記待ち行列に関連づけられ、ローカル・プ
ロセッサから前記待ち行列によって同期命令が最後に受
け取られて以来前記システム内の他の装置におけるデー
タ記憶に影響を与える可能性のあるシステム・バス操作
を促す命令であるアーキテクテッド命令が前記ローカル
・プロセッサから前記待ち行列によって受け取られたこ
とを示す第１の状態を有するフラグとを含むデータ処理
システム。 （１５）前記フラグが、前記ローカル・プロセッサから
前記待ち行列によって同期命令が最後に受け取られて以
来前記ローカル・プロセッサから前記待ち行列によって
アーキテクテッド命令が受け取られなかったことを示す
第２の状態を有する、上記（１４）に記載のデータ処理
システム。 （１６）前記フラグが第１の状態にある間に前記ローカ
ル・プロセッサから前記待ち行列によってアーキテクテ
ッド命令が受け取られると前記フラグが前記第１の状態
から前記第２の状態に遷移する、上記（１５）に記載の
データ処理システム。 （１７）前記フラグが前記第２の状態にある間に前記ロ
ーカル・プロセッサから前記待ち行列によって同期命令
が受け取られると前記フラグが前記第２の状態から前記
第１の状態に変化する、上記（１５）に記載のデータ処
理システム。 （１８）前記フラグが前記第２の状態にある間に前記ロ
ーカル・プロセッサから同期命令が受け取られると前記
待ち行列に同期操作を入れる論理回路待ち行列をさらに
含む、上記（１５）に記載のデータ処理システム。 （１９）前記フラグが第１の状態にある間に前記ローカ
ル・プロセッサから受け取った同期命令をノーオペレー
ション化する論理回路をさらに含む、上記（１５）に記
載のデータ処理システム。 （２０）同期操作を発行したプロセッサからアーキテク
テッド操作が発行された場合にスヌープ待ち行列内の前
記アーキテクテッド操作が完了していない間に前記シス
テム・バス上で検出された前記同期操作を再試行する論
理回路をさらに含む、上記（１５）に記載のデータ処理
システム。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態によるマルチプロセ
ッサ・データ処理システムを示す図である。
【図２】本発明の好ましい実施形態によるアーキテクテ
ッド論理待ち行列を示す図である。
【図３】本発明の好ましい実施形態によるアーキテクテ
ッド論理待ち行列を管理するプロセスを示す高水準フロ
ーチャートである。
【図４】本発明の好ましい実施形態によるアーキテクテ
ッド論理待ち行列を管理する代替プロセスを示す高水準
フローチャートである。
【符号の説明】
１００ マルチプロセッサ・データ処理システム １０２ プロセッサ １０４ プロセッサ １０６ レベル１データ・キャッシュ １０８ レベル１データ・キャッシュ １１０ レベル１命令キャッシュ １１２ レベル１命令キャッシュ １１４ レベル２キャッシュ １１６ レベル２キャッシュ １１８ レベル３キャッシュ １１９ レベル３キャッシュ １２０ システム・メモリ １２２ システム・バス １２４ メモリ・マップ装置 １２６ 入出力バス・ブリッジ １２８ 入出力バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スティーブン・ドッドソン アメリカ合衆国78660 テキサス州フル ーガービル ベル・ロック・サークル 1205 (72)発明者 デレク・エドワード・ウィリアムズ アメリカ合衆国78728 テキサス州オー スチン シングル・トレース 14723 (72)発明者 ジェリー・ドン・ルイス アメリカ合衆国78681 テキサス州ラウ ンドロック アローヘッド・サークル 3409 (56)参考文献 特開 平５−134991（ＪＰ，Ａ) 特開 平６−12384（ＪＰ，Ａ) 特開 平８−234981（ＪＰ，Ａ) 特開 平９−62580（ＪＰ，Ａ) 特開 平９−269935（ＪＰ，Ａ) 特開 平10−307754（ＪＰ，Ａ) 特開 平10−333986（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓ ｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒ ｐ．著、日本アイ・ビー・エム株式会社 監訳，ＰｏｗｅｒＰＣアーキテクチャ, 日本，1995年12月20日，Ｐ．288 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16 - 15/177 G06F 9/46

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】各々が待ち行列を維持する装置を間に挟ん
    でシステム・バスに接続される、複数のプロセッサを含
    むマルチプロセッサ・システムにおいて同期化するため
    の処理を行う方法であって、前記装置において、対応する ローカル・プロセッサから
    操作を受け取るステップと、前 記ローカル・プロセッサから受け取った前記操作を前
    記システム・バス上に送出するために前記装置の待ち行
    列に入れるステップと、前記操作が 、前記マルチプロセッサ・システム内の他の
    装置におけるデータ記憶に影響を与える可能性のあるア
    ーキテクテッド操作である場合に、前記待ち行列に含ま
    れるレジスタ内のフラグであって、前記アーキテクテッ
    ド操作が受け取られたことを示すフラグを設定するステ
    ップと、前記装置において 前記ローカル・プロセッサから同期命
    令を受け取るとそれに応答して、前記フラグの状態を検
    査するステップと、前記フラグが設定されていると判断するとそれに応答し
    て前記同期命令に対応する同期操作を前記システム・バ
    ス上に送出し、前記フラグをリセットするステップ とを
    含む方法。
  2. 【請求項２】前記フラグが設定されていないと判断する
    とそれに応答して前記同期命令を無視するステップをさ
    らに含む、請求項１に記載の方法。
  3. 【請求項３】各々が待ち行列を維持する装置を間に挟ん
    でシステム・バスに接続される、複数のプロセッサを含
    むマルチプロセッサ・システムにおいて同期化するため
    の処理を行う方法であって、前記装置において、対応する ローカル・プロセッサから
    命令を受け取るステップと、 受け取った前記命令が、前記マルチプロセッサ・システ
    ム内の他の装置におけるデータ記憶に影響を与える可能
    性があるシステム・バス操作を促すアーキテクテッド命
    令であるかどうかを判断するステップと、 受け取った前記命令がアーキテクテッド命令であると判
    断するとそれに応答して、前記ローカル・プロセッサか
    ら受け取った命令によって促されたシステム・バス操作
    の発行元である前記装置の前記待ち行列に含まれるレジ
    スタ内のフラグであって、前記ローカル・プロセッサか
    ら同期命令を最後に受け取って以来前記ローカル・プロ
    セッサからアーキテクテッド命令を受け取ったかどうか
    を示すフラグを設定するステップと、 受け取った前記命令がアーキテクテッド命令ではないと
    判断するとそれに応答して、前記命令が同期命令である
    かどうかを判断するステップと、 受け取った前記命令が同期命令であると判断するとそれ
    に応答して、前記フラグが設定されているかどうかを判
    断するステップと、前記フラグが設定されていると判断するとそれに応答し
    て同期操作を前記システム・バス上に送出するために前
    記装置の前記待ち行列に入れ、前記フラグをリセットす
    るステップ とを含む方法。
  4. 【請求項４】前記同期命令を受け取ったときに前記フラ
    グが設定されていないと判断するとそれに応答して前記
    同期命令を無視するステップをさらに含む請求項３に記
    載の方法。
  5. 【請求項５】前記フラグが設定されている間に前記同期
    命令を受け取った後で前記ローカル・プロセッサからア
    ーキテクテッド命令を受け取るとそれに応答して、前記
    同期命令に対応する同期操作が完了するまで前記アーキ
    テクテッド命令を再試行するステップをさらに含む、請
    求項３に記載の方法。
  6. 【請求項６】前記同期操作を発行したプロセッサから発
    行され、完了していない少なくとも１つのアーキテクテ
    ッド操作が前記マルチプロセッサ・システム内の他のス
    ヌープしている装置内のスヌープ待ち行列で保留されて
    いる間に前記システム・バス上で同期操作を検出すると
    それに応答して、前記同期操作を再試行するステップを
    さらに含む、請求項３に記載の方法。
  7. 【請求項７】各々が装置を間に挟んでシステム・バスに
    接続される、複数のプロセッサと、対応するローカル・プロセッサから操作を受け取る前記
    装置によって維持され、当該操作を 前記システム・バス
    上に送出するために保持する待ち行列と、 前記待ち行列に含まれるレジスタ内のフラグであって、
    前記ローカル・プロセッサから前記待ち行列によって同
    期命令が最後に受け取られて以来前記システム内の他の
    装置におけるデータ記憶に影響を与える可能性のあるシ
    ステム・バス操作を促す命令であるアーキテクテッド命
    令が前記ローカル・プロセッサから前記待ち行列によっ
    て受け取られたことを示す第１の状態と、前記ローカル
    ・プロセッサから前記待ち行列によって前記同期命令が
    最後に受け取られて以来前記ローカル・プロセッサから
    前記待ち行列によってアーキテクテッド命令が受け取ら
    れなかったことを示す第２の状態とを有するフラグとを
    含み、前記フラグが第２の状態にある間に前記ローカル・プロ
    セッサから前記待ち行列によってアーキテクテッド命令
    が受け取られると前記フラグが前記第２の状態から前記
    第１の状態に遷移し、前記フラグが前記第１の状態にあ
    る間に前記ローカル・プロセッサから前記待ち行列によ
    って同期命令が受け取られると前記フラグが前記第１の
    状態から前記第２の状態に変化する 、データ処理システ
    ム。
  8. 【請求項８】前記フラグが前記第１の状態にある間に前
    記ローカル・プロセッサから同期命令が受け取られると
    前記待ち行列に同期操作を入れる論理回路待ち行列をさ
    らに含む、請求項７に記載のデータ処理システム。
  9. 【請求項９】前記フラグが第２の状態にある間に前記ロ
    ーカル・プロセッサから受け取った同期命令をノーオペ
    レーション化する論理回路をさらに含む、請求項７に記
    載のデータ処理システム。
  10. 【請求項１０】同期操作を発行したプロセッサからアー
    キテクテッド操作が発行された場合に前記アーキテクテ
    ッド操作が前記システム内の他のスヌープしている装置
    内のスヌープ待ち行列内で保留され完了していない間に
    前記システム・バス上で検出された前記同期操作を再試
    行する論理回路をさらに含む、請求項７に記載のデータ
    処理システム。
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