JP2002532779A - キューに基づくメモリコントローラ - Google Patents
キューに基づくメモリコントローラInfo
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- JP2002532779A JP2002532779A JP2000587266A JP2000587266A JP2002532779A JP 2002532779 A JP2002532779 A JP 2002532779A JP 2000587266 A JP2000587266 A JP 2000587266A JP 2000587266 A JP2000587266 A JP 2000587266A JP 2002532779 A JP2002532779 A JP 2002532779A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
コンピュータメモリ（７０）のためのメモリコントローラ（２３０）はメモリ要求を個々の基本メモリ動作にデコードし次いでそれらを別個の動作キュー（３４０、３５０、３６０）に入れる。動作キュー（３４０、３５０、３６０）は独立してそれらのキューに入れられた基本メモリ動作をメモリ（７０）に対して出すことによりそのメモリ要求を開始する。動作キュー（３４０、３５０、３６０）はキューに入っている基本メモリ動作と既にメモリ（７０）に送信された基本メモリ動作との間のタイミングおよび順序付け従属性を監視し、固守する。一旦基本メモリ動作がメモリに送信されるとそれは対応の動作キュー（３４０、３５０、３６０）から外される。制御キュー（３６５）はメモリ（７０）に送信された基本メモリ動作の進行状況を監視し、開始されたメモリ要求を完了し、タイミングおよび順序付け従属性データを動作キュー（３４０、３５０、３６０）に与える。
Description
【０００１】
この発明は、コンピュータシステムに関し、より特定的にはコンピュータシス
テム内で用いられるメモリ制御メカニズムおよび技術に関する。この発明はまた
、コンピュータシステムに関するメモリ制御メカニズムの性能向上および最適化
に関する。
テム内で用いられるメモリ制御メカニズムおよび技術に関する。この発明はまた
、コンピュータシステムに関するメモリ制御メカニズムの性能向上および最適化
に関する。
【０００２】
コンピュータシステムの全体的な処理速度を高めるために、種々の技術が開発
されている。サブミクロン処理能力といった集積回路処理技術の改良により、集
積回路そのものの大幅な高速化が可能になっているが、これ以外の、コンピュー
タシステムのアーキテクチャおよびバス転送メカニズムの進歩も、性能の改良に
つながっている。こうした進歩の例には、キャッシュメモリサブシステムの組込
みおよびコンピュータシステム内での符号先取りメカニズムが含まれる。
されている。サブミクロン処理能力といった集積回路処理技術の改良により、集
積回路そのものの大幅な高速化が可能になっているが、これ以外の、コンピュー
タシステムのアーキテクチャおよびバス転送メカニズムの進歩も、性能の改良に
つながっている。こうした進歩の例には、キャッシュメモリサブシステムの組込
みおよびコンピュータシステム内での符号先取りメカニズムが含まれる。
【０００３】 実際、典型的なコンピュータシステムにおけるメモリアクセス（読出または書
込）は、離散的動作からなる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ
）（代わりとしては同期ＤＲＡＭ（ＳＤＲＡＭ）またはＳｙｎｃｈＤＲＡＭ）へ
のメモリアクセスの一例を以下で説明する。ＣＰＵは、何らかのデータをメモリ
に書込むまたはメモリから読出す必要があると判断する。なお、ＤＲＡＭに基づ
くメモリは、チップ選択（ＣＳ）、バンクおよび行で組織される。ＣＳ信号は、
メモリにおけるアクセスのために特定のメモリチップ群を活性化する唯一の信号
である。バンクおよび行は、チップそのものの物理的設計／組織のことである。
どんなアクセスでも、特定のＣＳ、バンクおよび行（この組合せはページとして
も知られている）を選択することにより行なわれなければならない。さらに、Ｄ
ＲＡＭ型のメモリチップは、現在アクセスされているデータを保持する行バッフ
ァ（バンク１つにつき１つ）を設ける。この例の説明を続けると、ＣＰＵは、要
求をアドレスとともにメモリ制御論理にディスパッチし、所望のデータを取出す
。メモリ制御論理は、以下で述べるように、このアドレスをＣＳ、バンクおよび
行からなる物理的記憶場所に変換してメモリアクセスを開始する。
込）は、離散的動作からなる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ
）（代わりとしては同期ＤＲＡＭ（ＳＤＲＡＭ）またはＳｙｎｃｈＤＲＡＭ）へ
のメモリアクセスの一例を以下で説明する。ＣＰＵは、何らかのデータをメモリ
に書込むまたはメモリから読出す必要があると判断する。なお、ＤＲＡＭに基づ
くメモリは、チップ選択（ＣＳ）、バンクおよび行で組織される。ＣＳ信号は、
メモリにおけるアクセスのために特定のメモリチップ群を活性化する唯一の信号
である。バンクおよび行は、チップそのものの物理的設計／組織のことである。
どんなアクセスでも、特定のＣＳ、バンクおよび行（この組合せはページとして
も知られている）を選択することにより行なわれなければならない。さらに、Ｄ
ＲＡＭ型のメモリチップは、現在アクセスされているデータを保持する行バッフ
ァ（バンク１つにつき１つ）を設ける。この例の説明を続けると、ＣＰＵは、要
求をアドレスとともにメモリ制御論理にディスパッチし、所望のデータを取出す
。メモリ制御論理は、以下で述べるように、このアドレスをＣＳ、バンクおよび
行からなる物理的記憶場所に変換してメモリアクセスを開始する。
【０００４】 メモリの特定の行にアクセスするには、もしこの行がまだ活性でなければ（以
下参照）、その行を含むバンクをプリチャージしなければならない。実際は、プ
リチャージにより、全ビット線（各バンクの行を行バッファに接続するワイヤ）
が論理１を表わす電圧に上昇する。ページが活性化されると（またはビット線に
接続される）、このページ中の論理０を含むビットによりそれぞれのビット線が
論理０に降下する。こうして、ビット線を論理０に初期化しページ中の論理１を
表わすビットがそれぞれのビット線を昇圧する時間が省かれる。また、プリチャ
ージ動作により、以前のバンクアクセスから現在活性である行が行バッファから
メモリアレイに書戻されるので、データが失われれない（以下参照）。ＣＳまた
はバンクのプリチャージにはいくつかの方法がある。メモリが初期化されると、
プリチャージは、ＣＳに対するリフレッシュがあるとき、または、メモリ制御論
理がプリチャージ動作をそのＣＳまたはバンクにディスパッチするときは常に発
生する。バンクが現在プリチャージされていない場合、メモリ制御論理は、所望
のＣＳにプリチャージ動作を発行し、そのＣＳの所望のバンク（またはすべての
バンクの場合もある）のビット線をプリチャージする。
下参照）、その行を含むバンクをプリチャージしなければならない。実際は、プ
リチャージにより、全ビット線（各バンクの行を行バッファに接続するワイヤ）
が論理１を表わす電圧に上昇する。ページが活性化されると（またはビット線に
接続される）、このページ中の論理０を含むビットによりそれぞれのビット線が
論理０に降下する。こうして、ビット線を論理０に初期化しページ中の論理１を
表わすビットがそれぞれのビット線を昇圧する時間が省かれる。また、プリチャ
ージ動作により、以前のバンクアクセスから現在活性である行が行バッファから
メモリアレイに書戻されるので、データが失われれない（以下参照）。ＣＳまた
はバンクのプリチャージにはいくつかの方法がある。メモリが初期化されると、
プリチャージは、ＣＳに対するリフレッシュがあるとき、または、メモリ制御論
理がプリチャージ動作をそのＣＳまたはバンクにディスパッチするときは常に発
生する。バンクが現在プリチャージされていない場合、メモリ制御論理は、所望
のＣＳにプリチャージ動作を発行し、そのＣＳの所望のバンク（またはすべての
バンクの場合もある）のビット線をプリチャージする。
【０００５】 次に、所望のＣＳおよびバンクに、活性化動作が行アドレスとともに送られ、
特定のページをビット線上に活性化しデータのページをバンクの行バッファに転
送する。なお、ＤＲＡＭメモリの性質上、活性化動作は、メモリアレイのある行
の内容を、この内容を行バッファに移動させるプロセス中に、破壊する。この内
容をメモリアレイに戻して置換え、この内容が失われないようにするには、プリ
チャージ動作（先に述べたもの）を、別の行を行バッファに活性化する前に行な
うことが必要である。行バッファにページが入ると、適切な読出または書込動作
を、読出すまたは書込むビットを識別する列アドレスとともにディスパッチでき
る。これらの動作によりメモリ要求が開始される。次に、メモリ要求は、データ
をメモリにまたはメモリから転送することにより終了する。なお、行が一旦活性
化されると、行バッファで、メモリ制御論理はその行に対し、さらなるプリチャ
ージまたは活性化動作を行なわずに、数多くの読出および書込を行なうことがで
きる。
特定のページをビット線上に活性化しデータのページをバンクの行バッファに転
送する。なお、ＤＲＡＭメモリの性質上、活性化動作は、メモリアレイのある行
の内容を、この内容を行バッファに移動させるプロセス中に、破壊する。この内
容をメモリアレイに戻して置換え、この内容が失われないようにするには、プリ
チャージ動作（先に述べたもの）を、別の行を行バッファに活性化する前に行な
うことが必要である。行バッファにページが入ると、適切な読出または書込動作
を、読出すまたは書込むビットを識別する列アドレスとともにディスパッチでき
る。これらの動作によりメモリ要求が開始される。次に、メモリ要求は、データ
をメモリにまたはメモリから転送することにより終了する。なお、行が一旦活性
化されると、行バッファで、メモリ制御論理はその行に対し、さらなるプリチャ
ージまたは活性化動作を行なわずに、数多くの読出および書込を行なうことがで
きる。
【０００６】 この例からわかるように、メモリへのアクセス開始は、プリチャージ、活性化
および読出／書込という基本動作に分割できる。一旦開始されると、メモリへの
またはメモリからのデータ転送を完了しなければならない。すなわち、読出につ
いてはデータをメモリから取込んでリクエスタに戻さねばならず、書込について
は書込むべきデータをメモリに送らねばならない。
および読出／書込という基本動作に分割できる。一旦開始されると、メモリへの
またはメモリからのデータ転送を完了しなければならない。すなわち、読出につ
いてはデータをメモリから取込んでリクエスタに戻さねばならず、書込について
は書込むべきデータをメモリに送らねばならない。
【０００７】 当該技術では、ステートマシン論理を構成してアクセスのデコード、基本動作
のディスパッチ、およびデータ転送終了の制御を効率的に行なうことにより、メ
モリの使用を最適化できることは周知である。しかしながら、こうした動作を行
ない、動作間の従属性を追跡し、動作を並列にディスパッチおよび終了するのに
必要なステートマシン論理は、複雑なことが多い。結果として、より多くのゲー
トを実現することが必要でかつ理解および検証が困難な複雑な設計になる。
のディスパッチ、およびデータ転送終了の制御を効率的に行なうことにより、メ
モリの使用を最適化できることは周知である。しかしながら、こうした動作を行
ない、動作間の従属性を追跡し、動作を並列にディスパッチおよび終了するのに
必要なステートマシン論理は、複雑なことが多い。結果として、より多くのゲー
トを実現することが必要でかつ理解および検証が困難な複雑な設計になる。
【０００８】 さらに、通常複雑な設計は動作が遅い。コンピュータ論理は典型的に、コンピ
ュータ内の動作の同期を保つクロック信号を中心として設計される。典型的な設
計には論理段があり、各段は入力ラッチ、出力ラッチおよび組合せ論理を含む。
入力ラッチは組合せ論理の入力に接続される。入力ラッチは入力信号をラッチし
これを定常に保ち、一方、組合せ論理はこれらに対して動作を行なう。出力ラッ
チは組合せ論理の出力をラッチする。入力ラッチおよび出力ラッチはクロック信
号にも接続される。組合せ論理は、論理関数を実施するように配置および接続さ
れたＮＡＮＤまたはＮＯＲゲートなどの論理ゲートからなる。
ュータ内の動作の同期を保つクロック信号を中心として設計される。典型的な設
計には論理段があり、各段は入力ラッチ、出力ラッチおよび組合せ論理を含む。
入力ラッチは組合せ論理の入力に接続される。入力ラッチは入力信号をラッチし
これを定常に保ち、一方、組合せ論理はこれらに対して動作を行なう。出力ラッ
チは組合せ論理の出力をラッチする。入力ラッチおよび出力ラッチはクロック信
号にも接続される。組合せ論理は、論理関数を実施するように配置および接続さ
れたＮＡＮＤまたはＮＯＲゲートなどの論理ゲートからなる。
【０００９】 クロック信号の各パルスで、入力ラッチは、入力信号をラッチしてこの入力信
号を組合せ論理が利用できるようにし、出力ラッチは、組合せ論理の出力をラッ
チする。論理段は、組合せ論理のゲートを構成する回路の伝搬遅延により、入力
信号がラッチされる時と組合せ論理関数の結果が計算される時との間に遅延が生
じることを利用する。論理段は、組合せ論理が、（すべての信号が伝搬した）計
算を、次のクロックパルスが出力ラッチにヒットする前に終えるように設計され
る。このようにして、各クロックパルスで、組合せ論理への入力が変化し、出力
ラッチが先行する入力の結果をラッチする。出力ラッチは次の論理段のための入
力ラッチも形成するため、データは論理のある段から次の段へと移動する。
号を組合せ論理が利用できるようにし、出力ラッチは、組合せ論理の出力をラッ
チする。論理段は、組合せ論理のゲートを構成する回路の伝搬遅延により、入力
信号がラッチされる時と組合せ論理関数の結果が計算される時との間に遅延が生
じることを利用する。論理段は、組合せ論理が、（すべての信号が伝搬した）計
算を、次のクロックパルスが出力ラッチにヒットする前に終えるように設計され
る。このようにして、各クロックパルスで、組合せ論理への入力が変化し、出力
ラッチが先行する入力の結果をラッチする。出力ラッチは次の論理段のための入
力ラッチも形成するため、データは論理のある段から次の段へと移動する。
【００１０】 なお、論理段の入力および出力ラッチ間に置くことができるゲートの数は一部
がコンピュータのクロック周波数の関数である。クロック周波数が速いほど、信
号がゲートを伝搬するのに残される時間は短い。設計が複雑になるほど、入力お
よび出力ラッチ間により多くのゲートが必要であり、より遅いクロックを要する
。したがって、設計者は、高速クロックおよび複雑な論理設計の兼合いを図らな
ければならないことが多い。
がコンピュータのクロック周波数の関数である。クロック周波数が速いほど、信
号がゲートを伝搬するのに残される時間は短い。設計が複雑になるほど、入力お
よび出力ラッチ間により多くのゲートが必要であり、より遅いクロックを要する
。したがって、設計者は、高速クロックおよび複雑な論理設計の兼合いを図らな
ければならないことが多い。
【００１１】 このように、メモリへのアクセスの性能を最適化し向上させる一方で、メモリ
制御論理の設計を単純化することが必要である。さらに、メモリ制御論理の論理
的な複雑性を減じ、結果としてゲートの総数、設計時間／コストおよび設計誤り
の数を減じる必要がある。これはさらに論理段間のゲート遅延数の減少を見込ん
でおり、その結果全体として動作が高速化されるであろう。
制御論理の設計を単純化することが必要である。さらに、メモリ制御論理の論理
的な複雑性を減じ、結果としてゲートの総数、設計時間／コストおよび設計誤り
の数を減じる必要がある。これはさらに論理段間のゲート遅延数の減少を見込ん
でおり、その結果全体として動作が高速化されるであろう。
【００１２】
上記の問題点は、この発明に従う、メモリ要求をコンピュータメモリ（７０）
に送るための装置および方法により解決される。この発明の１局面においてメモ
リコントローラ（２３０）が与えられ、このメモリコントローラは、メモリ要求
を受けて基本メモリ動作にデコードする要求デコーダ（３１０）と、要求デコー
ダ（３１０）に結合され基本メモリ動作を格納するよう動作する動作キュー（３
４０、３５０、３６０）とを含む。メモリコントローラ（２３０）はマルチプレ
クサ（３７０）をさらに含み、このマルチプレクサは、キュー（３４０、３５０
、３６０）およびコンピュータメモリ（７０）に結合され、キュー（３４０、３
５０、３６０）から１つの基本メモリ動作を選択し選択した動作をコンピュータ
メモリ（７０）に送ってメモリ要求を開始するよう動作する。キュー（３４０、
３５０、３６０）はさらに、選択された基本メモリ動作がマルチプレクサ（３７
０）により送られると、この選択された基本メモリ動作をクリアするよう動作す
る。メモリコントローラ（２３０）はまた、動作キュー（３４０、３５０、３６
０）およびコンピュータメモリ（７０）に結合され、コンピュータメモリ（７０
）において開始されているメモリ要求を終了させる制御キュー（４５０、４５５
）を含む。
に送るための装置および方法により解決される。この発明の１局面においてメモ
リコントローラ（２３０）が与えられ、このメモリコントローラは、メモリ要求
を受けて基本メモリ動作にデコードする要求デコーダ（３１０）と、要求デコー
ダ（３１０）に結合され基本メモリ動作を格納するよう動作する動作キュー（３
４０、３５０、３６０）とを含む。メモリコントローラ（２３０）はマルチプレ
クサ（３７０）をさらに含み、このマルチプレクサは、キュー（３４０、３５０
、３６０）およびコンピュータメモリ（７０）に結合され、キュー（３４０、３
５０、３６０）から１つの基本メモリ動作を選択し選択した動作をコンピュータ
メモリ（７０）に送ってメモリ要求を開始するよう動作する。キュー（３４０、
３５０、３６０）はさらに、選択された基本メモリ動作がマルチプレクサ（３７
０）により送られると、この選択された基本メモリ動作をクリアするよう動作す
る。メモリコントローラ（２３０）はまた、動作キュー（３４０、３５０、３６
０）およびコンピュータメモリ（７０）に結合され、コンピュータメモリ（７０
）において開始されているメモリ要求を終了させる制御キュー（４５０、４５５
）を含む。
【００１３】 この発明はさらに、コンピュータメモリ（７０）へのメモリ要求をメモリコン
トローラ（２３０）を用いて実行するための方法を意図しており、この方法は、
メモリ要求発生器からのメモリ要求を受付けるステップ（５２０）と、このメモ
リ要求を１つ以上の基本メモリ動作にデコードするステップ（５３０）と、この
基本メモリ動作を１つ以上の動作キューに入れるステップ（５８０、５９０、６
００）と、キューに入れられた基本メモリ動作のうち１つを選択してメモリ（７
０）に送るステップと、キューに入れられた基本メモリ動作をメモリ（７０）に
送りメモリ要求を開始するステップと、キューに入れられた基本メモリ動作を、
基本メモリ動作がメモリ（７０）に送られたときにキューから出すステップと、
制御データを１つ以上の制御キュー（４５０、４５５）に入れ、これによりコン
ピュータメモリ（７０）におけるメモリ要求を終了するステップと、メモリ要求
が終了すると制御データをキューから出すステップとを含む。
トローラ（２３０）を用いて実行するための方法を意図しており、この方法は、
メモリ要求発生器からのメモリ要求を受付けるステップ（５２０）と、このメモ
リ要求を１つ以上の基本メモリ動作にデコードするステップ（５３０）と、この
基本メモリ動作を１つ以上の動作キューに入れるステップ（５８０、５９０、６
００）と、キューに入れられた基本メモリ動作のうち１つを選択してメモリ（７
０）に送るステップと、キューに入れられた基本メモリ動作をメモリ（７０）に
送りメモリ要求を開始するステップと、キューに入れられた基本メモリ動作を、
基本メモリ動作がメモリ（７０）に送られたときにキューから出すステップと、
制御データを１つ以上の制御キュー（４５０、４５５）に入れ、これによりコン
ピュータメモリ（７０）におけるメモリ要求を終了するステップと、メモリ要求
が終了すると制御データをキューから出すステップとを含む。
【００１４】 この発明の結果、メモリアクセスが最適化され、メインメモリの性能が向上す
る。これらの利点が得られる一方で、メモリアクセス制御論理の設計が簡素化さ
れその論理的複雑度が減少する。これが結果としてゲートの総数、設計時間／コ
ストおよび設計誤り数の減少につながる。加えて、論理段間のゲート遅延数が減
少する結果、全体的に動作が高速化される。この発明はまた、種々のタイプのメ
モリに使用でき、適応し易い構造を提供する。
る。これらの利点が得られる一方で、メモリアクセス制御論理の設計が簡素化さ
れその論理的複雑度が減少する。これが結果としてゲートの総数、設計時間／コ
ストおよび設計誤り数の減少につながる。加えて、論理段間のゲート遅延数が減
少する結果、全体的に動作が高速化される。この発明はまた、種々のタイプのメ
モリに使用でき、適応し易い構造を提供する。
【００１５】
次に図面を参照して、図１は、具体例としてのコンピュータシステム１０の選
択された構成要素を示し、この構成要素は、マザーボード２０、中央処理装置（
ＣＰＵ）３０、アドバンスドグラフィックスポート（ＡＧＰ）４０、チップセッ
ト４５、メモリ７０、ＣＰＵバス８０、ＡＧＰバス９０、メモリバス１００およ
びＰＣＩバス１１０を含む。ＣＰＵ３０、バス９０、１００、１１０およびマザ
ーボード２０は当該技術で周知であることが理解されるであろう。さらに、ＡＧ
Ｐ４０はコンピュータシステム１０に含まれる典型的な入出力（Ｉ／Ｏ）装置の
一例にすぎず、コンピュータシステム１０が当該技術では周知の種々の入出力装
置を含み得ることが理解されるであろう。
択された構成要素を示し、この構成要素は、マザーボード２０、中央処理装置（
ＣＰＵ）３０、アドバンスドグラフィックスポート（ＡＧＰ）４０、チップセッ
ト４５、メモリ７０、ＣＰＵバス８０、ＡＧＰバス９０、メモリバス１００およ
びＰＣＩバス１１０を含む。ＣＰＵ３０、バス９０、１００、１１０およびマザ
ーボード２０は当該技術で周知であることが理解されるであろう。さらに、ＡＧ
Ｐ４０はコンピュータシステム１０に含まれる典型的な入出力（Ｉ／Ｏ）装置の
一例にすぎず、コンピュータシステム１０が当該技術では周知の種々の入出力装
置を含み得ることが理解されるであろう。
【００１６】 チップセット４５は、コンピュータシステム１０の上記構成要素すべてを相互
接続する。好ましい実施例では、チップセット４５は、当該産業で「ノースブリ
ッジ（Northbridge）」６０および「サウスブリッジ（Southbridge）」５０とし
て知られている２つのチップを含む。その代わりとして、チップセット４５が他
のチップを含むことが可能で、かつ、ノースブリッジ６０およびサウスブリッジ
５０それ自体が２つ以上のチップを含むことが可能である。例として挙げたノー
スブリッジ６０は、カリフォルニア州サニーベイルのＡＭＤが製造するアイロン
ゲートノースブリッジ（Irongate Northbridge）チップである。例として挙げた
ノースブリッジ６０は、マザーボード２０のシステムバスクロック速度１００Ｍ
Ｈｚで働くように設計されているが、より高速のクロック速度を用いることが可
能である。ノースブリッジ６０は、コンピュータシステム１０においてメモリ７
０をメモリ７０にアクセスする必要がある他のデバイスと相互接続するように設
計されている。典型的には、これらのデバイスは、ＣＰＵ３０、および、ＡＧＰ
４０またはサウスブリッジ５０を含めＰＣＩバス１１０に接続された入出力装置
などの、新規技術の入出力装置を含む。これらデバイスは、メモリリクエスタ２
１０としても知られており、ノースブリッジ６０に対しメモリ要求を行ないノー
スブリッジ６０はこのメモリ７０への要求を実行し終了する（詳細は以下で説明
する）。サウスブリッジ５０は、通常古い技術による入出力デバイスとの遺産互
換性を与えるように設計され、これらのデバイスおよびＰＣＩバス１１０間をイ
ンターフェイスする。例として挙げたノースブリッジ６０は、ＣＰＵバス８０を
用いてＣＰＵ３０に接続し、専用ＡＧＰバス９０を用いてＡＧＰ４０に接続し、
専用メモリバス１００を用いてメモリ７０に接続し、ＰＣＩバス１１０を用いて
その他すべてのデバイスに接続するように設計される。ノースブリッジが他のバ
ストポロジを利用してマザーボード２０上の種々の構成要素と相互接続できるこ
とがわかるであろう。
接続する。好ましい実施例では、チップセット４５は、当該産業で「ノースブリ
ッジ（Northbridge）」６０および「サウスブリッジ（Southbridge）」５０とし
て知られている２つのチップを含む。その代わりとして、チップセット４５が他
のチップを含むことが可能で、かつ、ノースブリッジ６０およびサウスブリッジ
５０それ自体が２つ以上のチップを含むことが可能である。例として挙げたノー
スブリッジ６０は、カリフォルニア州サニーベイルのＡＭＤが製造するアイロン
ゲートノースブリッジ（Irongate Northbridge）チップである。例として挙げた
ノースブリッジ６０は、マザーボード２０のシステムバスクロック速度１００Ｍ
Ｈｚで働くように設計されているが、より高速のクロック速度を用いることが可
能である。ノースブリッジ６０は、コンピュータシステム１０においてメモリ７
０をメモリ７０にアクセスする必要がある他のデバイスと相互接続するように設
計されている。典型的には、これらのデバイスは、ＣＰＵ３０、および、ＡＧＰ
４０またはサウスブリッジ５０を含めＰＣＩバス１１０に接続された入出力装置
などの、新規技術の入出力装置を含む。これらデバイスは、メモリリクエスタ２
１０としても知られており、ノースブリッジ６０に対しメモリ要求を行ないノー
スブリッジ６０はこのメモリ７０への要求を実行し終了する（詳細は以下で説明
する）。サウスブリッジ５０は、通常古い技術による入出力デバイスとの遺産互
換性を与えるように設計され、これらのデバイスおよびＰＣＩバス１１０間をイ
ンターフェイスする。例として挙げたノースブリッジ６０は、ＣＰＵバス８０を
用いてＣＰＵ３０に接続し、専用ＡＧＰバス９０を用いてＡＧＰ４０に接続し、
専用メモリバス１００を用いてメモリ７０に接続し、ＰＣＩバス１１０を用いて
その他すべてのデバイスに接続するように設計される。ノースブリッジが他のバ
ストポロジを利用してマザーボード２０上の種々の構成要素と相互接続できるこ
とがわかるであろう。
【００１７】 ノースブリッジチップはメモリコントローラ（ＭＣＴ）２００を含み、ＭＣＴ
２００は、メモリバス１００上でのメモリリクエスタ２１０およびメモリ７０間
のデータの流れを制御し指示する。ＭＣＴ２００は、メモリ要求アービタ（ＭＲ
Ａ）２２０およびＳＤＲＡＭメモリコントローラ（ＳＭＣ）２３０を含む。ＭＣ
Ｔ２００は、メモリ７０に対する動作の発生、優先度決定および管理を処理する
（以下で説明）。本明細書に引用により援用する、同時係属中で同一の譲受人に
譲渡される、１９９８年１２月４日出願の出願番号第０９／２０５，４５６号「
METHOD AND APPARATUS FOR OPTIMIZING MEMORY PERFORMANCE WITH OPPORTUNISTI
C PRE-CHARGING」および１９９８年１２月４日出願の出願番号第０９／２０５，
９７８号「METHOD AND APPARATUS FOR OPTIMIZING MEMORY PERFORMANCE WITH OP
PORTUNISTIC REFRESHING」には、メモリ要求を完了させるためのＭＣＴ２００の
動作についてさらに説明されている。
２００は、メモリバス１００上でのメモリリクエスタ２１０およびメモリ７０間
のデータの流れを制御し指示する。ＭＣＴ２００は、メモリ要求アービタ（ＭＲ
Ａ）２２０およびＳＤＲＡＭメモリコントローラ（ＳＭＣ）２３０を含む。ＭＣ
Ｔ２００は、メモリ７０に対する動作の発生、優先度決定および管理を処理する
（以下で説明）。本明細書に引用により援用する、同時係属中で同一の譲受人に
譲渡される、１９９８年１２月４日出願の出願番号第０９／２０５，４５６号「
METHOD AND APPARATUS FOR OPTIMIZING MEMORY PERFORMANCE WITH OPPORTUNISTI
C PRE-CHARGING」および１９９８年１２月４日出願の出願番号第０９／２０５，
９７８号「METHOD AND APPARATUS FOR OPTIMIZING MEMORY PERFORMANCE WITH OP
PORTUNISTIC REFRESHING」には、メモリ要求を完了させるためのＭＣＴ２００の
動作についてさらに説明されている。
【００１８】 好ましくは、メモリ７０は、デュアルインラインメモリモジュール（ＤＩＭＭ
）７４を受けるためにマザーボード２０に装着された数個のソケット７２を含む
。好ましい実施例では、マザーボード２０は、各々が１つのＤＩＭＭ７４を保持
できる３つのソケット７２を含む。その代わりとして、単体のインラインメモリ
モジュールまたは他の形式のメモリキャリアを用いることができる。このソケッ
ト７２により、ＤＩＭＭ７４およびメモリバス１００間が接続される。メモリバ
ス１００は、メモリ７０をノースブリッジ６０と相互接続する。各ＤＩＭＭ７４
は、各側に１つ以上のメモリチップがはんだ付けされたプリント回路板を含む。
好ましい実施例では、これらメモリチップは同期ダイナミックランダムアクセス
メモリ（ＳＤＲＡＭ）チップを含むが、他のタイプのＤＲＡＭメモリチップを用
いることができる。ＤＩＭＭ７４の各側を以降ＣＳ７６と呼ぶ。
）７４を受けるためにマザーボード２０に装着された数個のソケット７２を含む
。好ましい実施例では、マザーボード２０は、各々が１つのＤＩＭＭ７４を保持
できる３つのソケット７２を含む。その代わりとして、単体のインラインメモリ
モジュールまたは他の形式のメモリキャリアを用いることができる。このソケッ
ト７２により、ＤＩＭＭ７４およびメモリバス１００間が接続される。メモリバ
ス１００は、メモリ７０をノースブリッジ６０と相互接続する。各ＤＩＭＭ７４
は、各側に１つ以上のメモリチップがはんだ付けされたプリント回路板を含む。
好ましい実施例では、これらメモリチップは同期ダイナミックランダムアクセス
メモリ（ＳＤＲＡＭ）チップを含むが、他のタイプのＤＲＡＭメモリチップを用
いることができる。ＤＩＭＭ７４の各側を以降ＣＳ７６と呼ぶ。
【００１９】 ＳＤＲＡＭチップは、当該技術においてはＤＲＡＭ型メモリの派生形として知
られている。ＳＤＲＡＭチップはその動作をコンピュータシステム１０の残り部
分に同期させることによって、従来のＤＲＡＭよりも高速のクロックで実行でき
る。さらに、ＳＤＲＡＭチップはバーストアクセスモードも提供し、これによっ
てメモリ７０へのアクセス時間がより速くなるという利点が得られる。バースト
アクセスモードでは、ノースブリッジ６０はより多くのデータを各アクセスでメ
モリ７０から取出すことができる。これによって、メモリ７０に送る必要のある
要求の数が減少し、メモリバス１００上の帯域幅が減じられる。ＳＤＲＡＭチッ
プは、所望のバーストデータサイズに初期化可能なモードレジスタを含む。モー
ドレジスタが一旦セットされると、メモリ７０への各アクセスによってＳＤＲＡ
Ｍチップが設定量のデータをダンプする。たとえば、好ましい実施例において、
メモリバス７０は６４ビット幅である。バーストデータサイズが８クワッドワー
ド（ＱＷ）または６４バイトに設定されていれば、ノースブリッジ６０は第１の
ＱＷのアドレスをディスパッチし次に後続の８クロックサイクル期間でメモリ７
０は１サイクル当り１ＱＷをメモリバス１００で送り、ノースブリッジ６０から
のさらなる要求なしで要求を満たすことができる。
られている。ＳＤＲＡＭチップはその動作をコンピュータシステム１０の残り部
分に同期させることによって、従来のＤＲＡＭよりも高速のクロックで実行でき
る。さらに、ＳＤＲＡＭチップはバーストアクセスモードも提供し、これによっ
てメモリ７０へのアクセス時間がより速くなるという利点が得られる。バースト
アクセスモードでは、ノースブリッジ６０はより多くのデータを各アクセスでメ
モリ７０から取出すことができる。これによって、メモリ７０に送る必要のある
要求の数が減少し、メモリバス１００上の帯域幅が減じられる。ＳＤＲＡＭチッ
プは、所望のバーストデータサイズに初期化可能なモードレジスタを含む。モー
ドレジスタが一旦セットされると、メモリ７０への各アクセスによってＳＤＲＡ
Ｍチップが設定量のデータをダンプする。たとえば、好ましい実施例において、
メモリバス７０は６４ビット幅である。バーストデータサイズが８クワッドワー
ド（ＱＷ）または６４バイトに設定されていれば、ノースブリッジ６０は第１の
ＱＷのアドレスをディスパッチし次に後続の８クロックサイクル期間でメモリ７
０は１サイクル当り１ＱＷをメモリバス１００で送り、ノースブリッジ６０から
のさらなる要求なしで要求を満たすことができる。
【００２０】 物理的には、コンピュータシステムのメインメモリは典型的に各ＣＳにより分
割される。各ＣＳ７６は、メモリバス１００上のチップセレクト（ＣＳ）信号に
接続され、ノースブリッジ６０はＣＳ信号を用いてそのメモリチップのみを活性
化する。ノースブリッジ６０が個別に各ＣＳ７６をアドレス指定できるようにす
るため、各ＣＳ７６に対するＣＳ信号は１つのみである。ＣＳ７６がアクセスさ
れると、そのＣＳの一部であるすべてのメモリチップがあたかも単体であるかの
ように同時にアクセスされる。これはインタリーブアクセスを見込んだもので、
１つのＣＳ７６がある要求の処理中であれば、ノースブリッジ６０は別の要求を
別のＣＳ７６に送ることができ、最初の要求の終了を待つ必要はない。
割される。各ＣＳ７６は、メモリバス１００上のチップセレクト（ＣＳ）信号に
接続され、ノースブリッジ６０はＣＳ信号を用いてそのメモリチップのみを活性
化する。ノースブリッジ６０が個別に各ＣＳ７６をアドレス指定できるようにす
るため、各ＣＳ７６に対するＣＳ信号は１つのみである。ＣＳ７６がアクセスさ
れると、そのＣＳの一部であるすべてのメモリチップがあたかも単体であるかの
ように同時にアクセスされる。これはインタリーブアクセスを見込んだもので、
１つのＣＳ７６がある要求の処理中であれば、ノースブリッジ６０は別の要求を
別のＣＳ７６に送ることができ、最初の要求の終了を待つ必要はない。
【００２１】 より高いメモリ帯域幅にするために、各ＣＳ７６は典型的に、独立アクセス可
能な別々のバンクに分割される。これは、特定のＣＳ７６内でのインタリーブさ
れたメモリアクセスを見込んでいる。バンクの数は、ＤＩＭＭ７４で用いられる
メモリチップの製造者次第である。各メモリチップの各バンク内のメモリ記憶回
路の物理的なレイアウトは通常、格子配置（行／列）であり、ＳＤＲＡＭは、こ
の格子へのアクセスのために行アドレスおよび列アドレスのための入力を設けて
いる。したがって、メモリ７０内のどの場所にアクセスするにしても、コンピュ
ータシステム１０は、特定のＣＳ、バンク、行アドレスおよび列アドレスを選択
するだけでよい。好ましい実施例では、各ＤＩＭＭ７４は２つのＣＳ７６を備え
、各ＣＳ７６は４個までのバンク、８１９２（８Ｋ）までの行および２０４８（
２Ｋ）までの列を備える。特定のＣＳ７６、バンクおよび行を特定するための組
合せは、本明細書においてページとも呼ばれる。
能な別々のバンクに分割される。これは、特定のＣＳ７６内でのインタリーブさ
れたメモリアクセスを見込んでいる。バンクの数は、ＤＩＭＭ７４で用いられる
メモリチップの製造者次第である。各メモリチップの各バンク内のメモリ記憶回
路の物理的なレイアウトは通常、格子配置（行／列）であり、ＳＤＲＡＭは、こ
の格子へのアクセスのために行アドレスおよび列アドレスのための入力を設けて
いる。したがって、メモリ７０内のどの場所にアクセスするにしても、コンピュ
ータシステム１０は、特定のＣＳ、バンク、行アドレスおよび列アドレスを選択
するだけでよい。好ましい実施例では、各ＤＩＭＭ７４は２つのＣＳ７６を備え
、各ＣＳ７６は４個までのバンク、８１９２（８Ｋ）までの行および２０４８（
２Ｋ）までの列を備える。特定のＣＳ７６、バンクおよび行を特定するための組
合せは、本明細書においてページとも呼ばれる。
【００２２】 加えて、ＳＤＲＡＭメモリチップは、ＳＤＲＡＭ行バッファ（行バッファ）と
呼ばれるバッファ記憶を設ける。通常１バンク当り１つの行バッファがある。ペ
ージが選択されると（活性化動作としても知られている）、ＳＤＲＡＭは選択さ
れた行をバンクの行バッファに移動させる。行バッファから、列アドレスを用い
て、所望のデータを読出または書込動作のために選択する。ある行が行バッファ
に活性化されると、メモリ制御論理は、行バッファの内容が、異なる行を行バッ
ファに移動させる前に、必ずメモリアレイに戻って格納されるようにしなければ
ならない（これについては以下で説明する）。
呼ばれるバッファ記憶を設ける。通常１バンク当り１つの行バッファがある。ペ
ージが選択されると（活性化動作としても知られている）、ＳＤＲＡＭは選択さ
れた行をバンクの行バッファに移動させる。行バッファから、列アドレスを用い
て、所望のデータを読出または書込動作のために選択する。ある行が行バッファ
に活性化されると、メモリ制御論理は、行バッファの内容が、異なる行を行バッ
ファに移動させる前に、必ずメモリアレイに戻って格納されるようにしなければ
ならない（これについては以下で説明する）。
【００２３】 例として挙げたノースブリッジ６０について、メモリ７０へのメモリ要求は３
つのシナリオに分類できる。また、これらのシナリオを用いて、ＭＣＴ２００が
要求開始のためにメモリ７０に送らねばならない基本動作（プリチャージ、活性
化および読出／書込）を識別する。第１のシナリオは、メモリ要求が特定のＣＳ
７６およびバンクの行バッファにおいて既に活性化されているページに向けられ
ているときの、ページヒット（ＰＨ）と呼ばれる。このタイプのトランザクショ
ンのレイテンシは最も低い。なぜなら、読出／書込動作および適切な列アドレス
のみをディスパッチしてメモリ要求を開始すればよいからである。ここで生じる
唯一の遅延は、メモリ７０の、要求を終了させるために適切なデータを返送する
またはデータを行バッファに書込むためのターンアラウンドタイム（送受反転時
間）である。
つのシナリオに分類できる。また、これらのシナリオを用いて、ＭＣＴ２００が
要求開始のためにメモリ７０に送らねばならない基本動作（プリチャージ、活性
化および読出／書込）を識別する。第１のシナリオは、メモリ要求が特定のＣＳ
７６およびバンクの行バッファにおいて既に活性化されているページに向けられ
ているときの、ページヒット（ＰＨ）と呼ばれる。このタイプのトランザクショ
ンのレイテンシは最も低い。なぜなら、読出／書込動作および適切な列アドレス
のみをディスパッチしてメモリ要求を開始すればよいからである。ここで生じる
唯一の遅延は、メモリ７０の、要求を終了させるために適切なデータを返送する
またはデータを行バッファに書込むためのターンアラウンドタイム（送受反転時
間）である。
【００２４】 第２のシナリオはページコンフリクト（ＰＣ）と呼ばれる。ＰＣは、メモリ要
求の対象のＣＳ７６およびバンクの行バッファに現在活性ページがあるがこの要
求が異なる行に向けられているときに発生する。このシナリオは最長レイテンシ
を伴う。その理由は、バンクをプリチャージし、次に、新たなページを、読出／
書込動作をディスパッチして要求を開始できるようになる前に、行バッファに活
性化しなければならないからである。加えて、現在のページを行バッファに入れ
る要求がまだ終了していない場合、さらなる遅延が生じる。この場合、新たなペ
ージに対する要求を停止しなければならない。ＰＣが発生すると、ＭＣＴ２００
はＳＤＲＡＭにプリチャージ、活性化および読出／書込動作をディスパッチする
必要がある。
求の対象のＣＳ７６およびバンクの行バッファに現在活性ページがあるがこの要
求が異なる行に向けられているときに発生する。このシナリオは最長レイテンシ
を伴う。その理由は、バンクをプリチャージし、次に、新たなページを、読出／
書込動作をディスパッチして要求を開始できるようになる前に、行バッファに活
性化しなければならないからである。加えて、現在のページを行バッファに入れ
る要求がまだ終了していない場合、さらなる遅延が生じる。この場合、新たなペ
ージに対する要求を停止しなければならない。ＰＣが発生すると、ＭＣＴ２００
はＳＤＲＡＭにプリチャージ、活性化および読出／書込動作をディスパッチする
必要がある。
【００２５】 第３のシナリオはページミス（ＰＭ）と呼ばれる。ＰＭは、現在の要求が向け
られたバンクのＳＤＲＡＭバッファに現在活性ページがないときに生じる。ＰＭ
には２つのタイプがある。第１のタイプはＰＭｃであり、現在の要求は最も最近
アクセスされたＣＳ７６と異なるＣＳ７６に向けられている。第２のタイプはＰ
Ｍｂであり、現在の要求は最も最近アクセスされたＣＳ７６に向けられているが
そのＣＳ７６で既に活性であるバンクと異なるバンクに向けられている。ＰＭで
は、ＭＣＴ２００は、活性動作をディスパッチして所望のページを行バッファに
移動させ、続けて読出／書込動作を行ない要求を開始するだけでよい。ＰＭｃに
ついては、活性の行をメモリアレイに書戻すために、プリチャージ動作も最後に
アクセスされたバンクに送られる。なお、この態様でのプリチャージにより、Ｐ
Ｍが既にプリチャージされたバンクに対するものであることが保証される。バン
クがまだプリチャージされていなければ、行バッファに既に活性の行があること
を意味し、ＰＣシナリオとなる。
られたバンクのＳＤＲＡＭバッファに現在活性ページがないときに生じる。ＰＭ
には２つのタイプがある。第１のタイプはＰＭｃであり、現在の要求は最も最近
アクセスされたＣＳ７６と異なるＣＳ７６に向けられている。第２のタイプはＰ
Ｍｂであり、現在の要求は最も最近アクセスされたＣＳ７６に向けられているが
そのＣＳ７６で既に活性であるバンクと異なるバンクに向けられている。ＰＭで
は、ＭＣＴ２００は、活性動作をディスパッチして所望のページを行バッファに
移動させ、続けて読出／書込動作を行ない要求を開始するだけでよい。ＰＭｃに
ついては、活性の行をメモリアレイに書戻すために、プリチャージ動作も最後に
アクセスされたバンクに送られる。なお、この態様でのプリチャージにより、Ｐ
Ｍが既にプリチャージされたバンクに対するものであることが保証される。バン
クがまだプリチャージされていなければ、行バッファに既に活性の行があること
を意味し、ＰＣシナリオとなる。
【００２６】 さらに、例として挙げたコンピュータシステム１０では、プリチャージ、活性
化および読出／書込動作には、終了に一定の時間が必要である。特定のＣＳ７６
への別の動作のディスパッチは、先行する動作が完了するまで待たなければなら
ない。これらの遅延はタイミング従属性とも呼ばれる。たとえば、具体例として
ミクロンテクノロジー社（Micron Technology, Inc.）のＳＤＲＡＭを利用する
と、ＣＳ７６への典型的なプリチャージ動作は３０ナノ秒（または１００ＭＨｚ
システムバスで３サイクル）を要する。この遅延はＴｒｐとも呼ばれる。これは
、ＭＣＴ２００が、後続の活性化動作をＣＳ７６に送るまでＴｒｐ待たなければ
ならないことを意味する。さらに、活性化動作が送られると、行がＳＤＲＡＭ行
バッファに移動するのに３０ナノ秒（または１００ＭＨｚシステムバスで３サイ
クル）かかる。この遅延はＴｒｃｄと呼ばれる。このことは、ＭＣＴ２００が、
読出または書込動作をディスパッチするのにＴｒｃｄ待たなければならないこと
を意味する。なお、活性化に続く次の動作がプリチャージであれば、プリチャー
ジを送る前の遅延はＴｄｐｌと呼ばれ、Ｔｒｃｄとは異なるかもしれない。さら
に、１つのＣＳ７６の１つのバンクのみが所与の時間にデータをメモリバス１０
０で送るまたは受けることができる。バンクがＭＣＴ２００へのデータ送信また
はＭＣＴ２００からのデータ受信を開始すると、いずれかのＣＳ７６への後続の
読出および書込動作（他のバンクへの活性化またはプリチャージではない）は、
データ転送の完了を待たなければならない。こうした動作／タイミング従属性は
、１つのＣＳ７６および／またはバンクでのみ生じる。２つ以上のＣＳ７６また
は異なるバンクへの要求は、並列にまたはインタリーブの態様でディスパッチで
きる。
化および読出／書込動作には、終了に一定の時間が必要である。特定のＣＳ７６
への別の動作のディスパッチは、先行する動作が完了するまで待たなければなら
ない。これらの遅延はタイミング従属性とも呼ばれる。たとえば、具体例として
ミクロンテクノロジー社（Micron Technology, Inc.）のＳＤＲＡＭを利用する
と、ＣＳ７６への典型的なプリチャージ動作は３０ナノ秒（または１００ＭＨｚ
システムバスで３サイクル）を要する。この遅延はＴｒｐとも呼ばれる。これは
、ＭＣＴ２００が、後続の活性化動作をＣＳ７６に送るまでＴｒｐ待たなければ
ならないことを意味する。さらに、活性化動作が送られると、行がＳＤＲＡＭ行
バッファに移動するのに３０ナノ秒（または１００ＭＨｚシステムバスで３サイ
クル）かかる。この遅延はＴｒｃｄと呼ばれる。このことは、ＭＣＴ２００が、
読出または書込動作をディスパッチするのにＴｒｃｄ待たなければならないこと
を意味する。なお、活性化に続く次の動作がプリチャージであれば、プリチャー
ジを送る前の遅延はＴｄｐｌと呼ばれ、Ｔｒｃｄとは異なるかもしれない。さら
に、１つのＣＳ７６の１つのバンクのみが所与の時間にデータをメモリバス１０
０で送るまたは受けることができる。バンクがＭＣＴ２００へのデータ送信また
はＭＣＴ２００からのデータ受信を開始すると、いずれかのＣＳ７６への後続の
読出および書込動作（他のバンクへの活性化またはプリチャージではない）は、
データ転送の完了を待たなければならない。こうした動作／タイミング従属性は
、１つのＣＳ７６および／またはバンクでのみ生じる。２つ以上のＣＳ７６また
は異なるバンクへの要求は、並列にまたはインタリーブの態様でディスパッチで
きる。
【００２７】 次に図２を参照して、ＭＲＡ２２０およびＳＭＣ２３０のより詳細な図が示さ
れる。ＭＲＡ２２０は、キュー制御論理３００および要求デコーダ３１０を含む
。ＳＭＣ２３０は、活性化動作キュー（ＡＱ）３４０、プリチャージ動作キュー
（ＰＱ）３５０、読出／書込動作キュー（ＲＷＱ）３６０、読出／書込制御キュ
ー（ＲＷＣＱ）３６５、ＳＤＲＡＭ優先度マルチプレクサ（ＳＰＭ）３７０、お
よびデータ経路制御論理３８０を含む。ＳＭＣ２３０はまた、ＭＲＡ２２０にお
ける要求デコーダ３１０からの、次のメモリ要求を構成するデコードされた基本
メモリ動作を受けるための次要求入力４００を含む。さらに、ＳＭＣ２３０は、
ＭＲＡ２２０に対し、ＡＱ３４０、ＰＱ３５０またはＲＷＱ３６０に利用可能な
エントリがあるかどうかを示す、キュー状態出力４２０を含む。ＳＭＣ２３０は
また、メモリバス１００に接続されたＳＤＲＡＭコマンドバス出力４３０および
データ経路制御論理３８０に接続されたデータバス制御出力４３５を含む。例と
して挙げたＳＭＣ２３０において、ＡＱ３４０およびＰＱ３５０は各々１エント
リキューであり、ＲＷＱ３６０は３エントリキューである。なお、ＰＱ３５０は
また、さらなる２つのキューエントリ４７５を有し、これは、最後に発行された
２つのプリチャージ動作を記憶している。これらのエントリを用いて、以下で説
明し図４−１３に詳細に示すようにタイミング従属性を決定する。
れる。ＭＲＡ２２０は、キュー制御論理３００および要求デコーダ３１０を含む
。ＳＭＣ２３０は、活性化動作キュー（ＡＱ）３４０、プリチャージ動作キュー
（ＰＱ）３５０、読出／書込動作キュー（ＲＷＱ）３６０、読出／書込制御キュ
ー（ＲＷＣＱ）３６５、ＳＤＲＡＭ優先度マルチプレクサ（ＳＰＭ）３７０、お
よびデータ経路制御論理３８０を含む。ＳＭＣ２３０はまた、ＭＲＡ２２０にお
ける要求デコーダ３１０からの、次のメモリ要求を構成するデコードされた基本
メモリ動作を受けるための次要求入力４００を含む。さらに、ＳＭＣ２３０は、
ＭＲＡ２２０に対し、ＡＱ３４０、ＰＱ３５０またはＲＷＱ３６０に利用可能な
エントリがあるかどうかを示す、キュー状態出力４２０を含む。ＳＭＣ２３０は
また、メモリバス１００に接続されたＳＤＲＡＭコマンドバス出力４３０および
データ経路制御論理３８０に接続されたデータバス制御出力４３５を含む。例と
して挙げたＳＭＣ２３０において、ＡＱ３４０およびＰＱ３５０は各々１エント
リキューであり、ＲＷＱ３６０は３エントリキューである。なお、ＰＱ３５０は
また、さらなる２つのキューエントリ４７５を有し、これは、最後に発行された
２つのプリチャージ動作を記憶している。これらのエントリを用いて、以下で説
明し図４−１３に詳細に示すようにタイミング従属性を決定する。
【００２８】 ＡＱ３４０はまた、２組のカウンタ４８０および４８５を含み、これらを用い
て、特定のバンクまたはＣＳ７６への最後の活性化動作からのサイクル数を測定
する。第１組のカウンタ４８０は、現在活性であるＣＳ７６の各バンクへの最後
の活性化からのサイクル数をカウントする４つのカウンタを含む。これらのカウ
ンタは、新規ＣＳ７６へのアクセスが発生するときは常にリセットされる。第２
組のカウンタ４８５は、各ＣＳ７６への最後の活性化からのサイクル数をカウン
トする６つのカウンタを含む。これらのカウンタの組４８０および４８５双方を
用いて、以下で説明し図４−１３に詳細に示すようにキュー間のタイミング従属
性を決定する。
て、特定のバンクまたはＣＳ７６への最後の活性化動作からのサイクル数を測定
する。第１組のカウンタ４８０は、現在活性であるＣＳ７６の各バンクへの最後
の活性化からのサイクル数をカウントする４つのカウンタを含む。これらのカウ
ンタは、新規ＣＳ７６へのアクセスが発生するときは常にリセットされる。第２
組のカウンタ４８５は、各ＣＳ７６への最後の活性化からのサイクル数をカウン
トする６つのカウンタを含む。これらのカウンタの組４８０および４８５双方を
用いて、以下で説明し図４−１３に詳細に示すようにキュー間のタイミング従属
性を決定する。
【００２９】 メモリリクエスタ２１０は、メモリ７０にアクセスするために種々の要求をＭ
ＲＡ２２０の入力に行なう。ＭＲＡ２２０は、ＳＭＣ２３０に送るべき１つの要
求を選択する。キュー制御論理３００は、ＳＭＣ２３０からのキュー状態出力４
２０に接続され、要求をＳＭＣ２３０に送ることができるかどうか判断する（以
下で説明）。要求をＳＭＣ２３０に送ることができるのであれば、ＭＲＡ２２０
が選択した要求が要求デコーダ３１０に送られる。要求デコーダ３１０は、その
要求を基本メモリ動作にデコードして、ＳＭＣ２３０の動作キュー３４０、３５
０および３６０に、次要求入力４００を介して送る。例として挙げたＳＭＣ２３
０では、要求デコーダ３１０は組合せ論理で実現される。
ＲＡ２２０の入力に行なう。ＭＲＡ２２０は、ＳＭＣ２３０に送るべき１つの要
求を選択する。キュー制御論理３００は、ＳＭＣ２３０からのキュー状態出力４
２０に接続され、要求をＳＭＣ２３０に送ることができるかどうか判断する（以
下で説明）。要求をＳＭＣ２３０に送ることができるのであれば、ＭＲＡ２２０
が選択した要求が要求デコーダ３１０に送られる。要求デコーダ３１０は、その
要求を基本メモリ動作にデコードして、ＳＭＣ２３０の動作キュー３４０、３５
０および３６０に、次要求入力４００を介して送る。例として挙げたＳＭＣ２３
０では、要求デコーダ３１０は組合せ論理で実現される。
【００３０】 次に図３を参照して、キュー制御論理３００および要求デコーダ３１０が実行
するステップの詳細なフローチャートが示される。ＭＲＡ２２０は、メモリリク
エスタ２１０から、ＳＭＣ２３０に送る１つのメモリ要求を選択する（ステップ
５００）。キュー制御論理は継続的に、ＡＱ３４０、ＰＱ３５０およびＲＷＱ３
６０が満杯かどうか検査する（ステップ５１０）。動作キューは、所与のメモリ
要求について、少なくとも１つのキューエントリが、各動作キューにおいてその
要求のために必要な基本メモリ動作に利用できるならば、満杯ではない。動作キ
ューが満杯であれば、制御はステップ５００に戻る。キューが満杯でなければ、
要求デコーダ３１０は次の要求を受付ける（ステップ５２０）。次に、要求デコ
ーダ３１０は、次の要求を必要な基本動作にデコードし（ステップ５３０）、適
切な基本動作を次要求入力４００を介してＡＱ３４０、ＰＱ３５０およびＲＷＱ
３６０に入れる（ステップ５４０−５７０）。次要求がＰＭｃならば（ステップ
５４０）、活性化動作を発生してＡＱ３４０に格納し（ステップ５８０）、プリ
チャージ動作を発生してＰＱ３５０に格納し（ステップ５９０）、読出／書込動
作を発生してＲＷＱ３６０に格納する（ステップ６００）。次要求がＰＭｂであ
れば（ステップ５５０）、活性化動作を発生してＡＱ３４０に格納し（ステップ
５８０）、読出／書込動作を発生してＲＷＱ３６０に格納する（ステップ６００
）。次要求がＰＨであれば（ステップ５６０）、読出／書込動作を発生してＲＷ
Ｑ３６０に格納する（ステップ６００）。次要求がプリチャージであれば（ステ
ップ５７０）、プリチャージ動作を発生してＰＱ３５０に格納する（ステップ５
９０）。加えて、ダミープレースホルダＲＷＱ３６０エントリを、ＲＷＱ３６０
に格納する（ステップ６００）（以下参照）。適切な動作すべてを発生して格納
した後、制御はステップ５００に戻る。
するステップの詳細なフローチャートが示される。ＭＲＡ２２０は、メモリリク
エスタ２１０から、ＳＭＣ２３０に送る１つのメモリ要求を選択する（ステップ
５００）。キュー制御論理は継続的に、ＡＱ３４０、ＰＱ３５０およびＲＷＱ３
６０が満杯かどうか検査する（ステップ５１０）。動作キューは、所与のメモリ
要求について、少なくとも１つのキューエントリが、各動作キューにおいてその
要求のために必要な基本メモリ動作に利用できるならば、満杯ではない。動作キ
ューが満杯であれば、制御はステップ５００に戻る。キューが満杯でなければ、
要求デコーダ３１０は次の要求を受付ける（ステップ５２０）。次に、要求デコ
ーダ３１０は、次の要求を必要な基本動作にデコードし（ステップ５３０）、適
切な基本動作を次要求入力４００を介してＡＱ３４０、ＰＱ３５０およびＲＷＱ
３６０に入れる（ステップ５４０−５７０）。次要求がＰＭｃならば（ステップ
５４０）、活性化動作を発生してＡＱ３４０に格納し（ステップ５８０）、プリ
チャージ動作を発生してＰＱ３５０に格納し（ステップ５９０）、読出／書込動
作を発生してＲＷＱ３６０に格納する（ステップ６００）。次要求がＰＭｂであ
れば（ステップ５５０）、活性化動作を発生してＡＱ３４０に格納し（ステップ
５８０）、読出／書込動作を発生してＲＷＱ３６０に格納する（ステップ６００
）。次要求がＰＨであれば（ステップ５６０）、読出／書込動作を発生してＲＷ
Ｑ３６０に格納する（ステップ６００）。次要求がプリチャージであれば（ステ
ップ５７０）、プリチャージ動作を発生してＰＱ３５０に格納する（ステップ５
９０）。加えて、ダミープレースホルダＲＷＱ３６０エントリを、ＲＷＱ３６０
に格納する（ステップ６００）（以下参照）。適切な動作すべてを発生して格納
した後、制御はステップ５００に戻る。
【００３１】 再び図２を参照して、動作キューＡＱ３４０、ＰＱ３５０およびＲＷＱ３６０
は各々、ＳＰＭ３７０に接続される。ＰＱ３５０およびＲＷＱ３６０はＲＷＣＱ
３６５にも接続される。各動作キュー３４０、３５０、３６０は、独立して動作
し、自身の、キューに入れられた動作を試行しメモリバス１００上に発行して、
メモリ要求を開始する。さらに、各動作キュー３４０、３５０、３６０は、タイ
ミングおよび順序従属性に厳密に従わねばならず、この従属性に適合するときし
か動作を発行できない。ＳＰＭ３７０は、メモリ７０に送るべき動作を選択し、
ディスパッチする。２つ以上のキューが動作を送ろうとしているとき、ＳＰＭ３
７０は１つの動作を選択しなければならない。例として挙げたＳＭＣ２３０では
、ＳＰＭ３７０は、優先度に基づく選択を実現する。この場合、ｈｉ優先度でマ
ークされたＰＱ３５０エントリは（以下参照）ＲＷＱ３６０エントリに優先し、
ＲＷＱ３６０エントリはＡＱ３４０エントリに優先し、ＡＱ３４０エントリは通
常のＰＱ３５０エントリに優先する。動作キュー３４０、３５０および３６０は
相互接続されかつＲＷＣＱ３６５に接続され、相互にタイミングおよび順序従属
性のある動作キュー３４０、３５０および３６０に現在ある動作を追跡し適切に
発行する。メモリ要求が開始されると、ＲＷＣＱ３６５は、メモリ７０に既に送
られている未処理の読出または書込動作を追跡しなければならない。ＲＷＣＱ３
６５はまた、動作キュー３４０、３５０および３６０に接続され、動作キューが
、タイミングおよび順序従属性が過去の動作に関していつ適合したかを判断でき
るように、履歴動作に関する必要情報を提供しする。
は各々、ＳＰＭ３７０に接続される。ＰＱ３５０およびＲＷＱ３６０はＲＷＣＱ
３６５にも接続される。各動作キュー３４０、３５０、３６０は、独立して動作
し、自身の、キューに入れられた動作を試行しメモリバス１００上に発行して、
メモリ要求を開始する。さらに、各動作キュー３４０、３５０、３６０は、タイ
ミングおよび順序従属性に厳密に従わねばならず、この従属性に適合するときし
か動作を発行できない。ＳＰＭ３７０は、メモリ７０に送るべき動作を選択し、
ディスパッチする。２つ以上のキューが動作を送ろうとしているとき、ＳＰＭ３
７０は１つの動作を選択しなければならない。例として挙げたＳＭＣ２３０では
、ＳＰＭ３７０は、優先度に基づく選択を実現する。この場合、ｈｉ優先度でマ
ークされたＰＱ３５０エントリは（以下参照）ＲＷＱ３６０エントリに優先し、
ＲＷＱ３６０エントリはＡＱ３４０エントリに優先し、ＡＱ３４０エントリは通
常のＰＱ３５０エントリに優先する。動作キュー３４０、３５０および３６０は
相互接続されかつＲＷＣＱ３６５に接続され、相互にタイミングおよび順序従属
性のある動作キュー３４０、３５０および３６０に現在ある動作を追跡し適切に
発行する。メモリ要求が開始されると、ＲＷＣＱ３６５は、メモリ７０に既に送
られている未処理の読出または書込動作を追跡しなければならない。ＲＷＣＱ３
６５はまた、動作キュー３４０、３５０および３６０に接続され、動作キューが
、タイミングおよび順序従属性が過去の動作に関していつ適合したかを判断でき
るように、履歴動作に関する必要情報を提供しする。
【００３２】 ＲＷＣＱ３６５は、有効読出キュー（ＶＲｄ）４５０、有効書込キュー（ＶＷ
ｒ）４５５および制御論理４６０を含む。例として挙げたＳＭＣ２３０では、Ｖ
Ｒｄ４５０の深さは１２エントリであり、ＶＷｒキュー４５５の深さは８エント
リである。これらのキューは、それぞれのエントリを各クロックサイクルでシフ
トダウンし、ボトムエントリはシフトされてキューから外れる。ＶＲｄ４５０も
、さらなる２つのキュースロット４６５を設けて最後にキューから外された２つ
のエントリを記憶し、ＶＷｒはさらなる１つのキュースロット４７０を設けて最
後にキューから外されたエントリを記憶する。これらのエントリは、以下で説明
し図４−１３に詳細に示すように、動作キュー３４０、３５０および３６０が何
らかの従属性の問題を解決するのに用いるために、与えられる。たとえば、ＰＱ
３５０は、プリチャージ動作を送る前に、さらなる第２のＶＲｄキュースロット
４６５およびさらなるＶＷｒキュースロット４７０に注目し、現在使用されてい
るＣＳ７６またはバンクをプリチャージしないようにする。
ｒ）４５５および制御論理４６０を含む。例として挙げたＳＭＣ２３０では、Ｖ
Ｒｄ４５０の深さは１２エントリであり、ＶＷｒキュー４５５の深さは８エント
リである。これらのキューは、それぞれのエントリを各クロックサイクルでシフ
トダウンし、ボトムエントリはシフトされてキューから外れる。ＶＲｄ４５０も
、さらなる２つのキュースロット４６５を設けて最後にキューから外された２つ
のエントリを記憶し、ＶＷｒはさらなる１つのキュースロット４７０を設けて最
後にキューから外されたエントリを記憶する。これらのエントリは、以下で説明
し図４−１３に詳細に示すように、動作キュー３４０、３５０および３６０が何
らかの従属性の問題を解決するのに用いるために、与えられる。たとえば、ＰＱ
３５０は、プリチャージ動作を送る前に、さらなる第２のＶＲｄキュースロット
４６５およびさらなるＶＷｒキュースロット４７０に注目し、現在使用されてい
るＣＳ７６またはバンクをプリチャージしないようにする。
【００３３】 読出動作がＳＰＭ３７０によりメモリ７０にディスパッチされたとき、制御論
理４６５は、ＶＲｄ４５０に、将来、データが戻り始めたときに使用するための
制御信号をロードする。書込動作がＳＰＭ３７０によりメモリ７０にディスパッ
チされたとき、制御論理４６５は、ＶＷｒ４５５に、将来、書込むべきデータを
受ける準備がメモリにできているときに使用するための制御信号をロードする。
各キューのボトムエントリは、現在のサイクルにおけるＳＤＲＡＭバス１００の
状態およびその状態を処理するのに必要な制御信号を表わす。各サイクルで、Ｖ
Ｒｄ４５０およびＶＷｒ４５５がシフトダウンすると、現在のサイクルについて
適切な制御信号はボトムキューエントリに入りディスパッチされて、ＳＭＣ２３
０およびデータ経路制御論理３８０における適切なアクションを制御する。１つ
の例は、８クワッドワード読出動作であり、この場合、ＳＤＲＡＭ ＣＡＳレイ
テンシは３サイクルである。ＳＰＭ３７０による読出動作のディスパッチの際、
ＶＲｄ４５０の上部８エントリは、制御論理４６５により、読出データの各クワ
ッドワードをメモリ７０から入り始めたときに処理するための適切な制御信号が
ロードされる。次の３つのエントリは、活性を示さない制御信号で設定される。
最後のエントリはボトムエントリであり、これは、現在起こっているどのような
動作でも保持する。各サイクルでエントリはシフトダウンする。ＣＡＳレイテン
シが３の場合、データが読出動作のディスパッチに続いてメモリから入り始める
までに３サイクルかかる。これら３サイクルの間、活性を示さない制御信号はシ
フトされて出される。３サイクル後、読出制御信号はボトムキューエントリ内に
シフトされ、データがメモリ７０から届いたときにはこのデータに対する準備が
整っている。その後の各サイクルで、各クワッドワードが入ると、適切な制御信
号が利用できる。このようにして、ＲＷＣＱ３６５は、動作キュー３４０、３５
０および３６０が開始したメモリ要求を終了させる。
理４６５は、ＶＲｄ４５０に、将来、データが戻り始めたときに使用するための
制御信号をロードする。書込動作がＳＰＭ３７０によりメモリ７０にディスパッ
チされたとき、制御論理４６５は、ＶＷｒ４５５に、将来、書込むべきデータを
受ける準備がメモリにできているときに使用するための制御信号をロードする。
各キューのボトムエントリは、現在のサイクルにおけるＳＤＲＡＭバス１００の
状態およびその状態を処理するのに必要な制御信号を表わす。各サイクルで、Ｖ
Ｒｄ４５０およびＶＷｒ４５５がシフトダウンすると、現在のサイクルについて
適切な制御信号はボトムキューエントリに入りディスパッチされて、ＳＭＣ２３
０およびデータ経路制御論理３８０における適切なアクションを制御する。１つ
の例は、８クワッドワード読出動作であり、この場合、ＳＤＲＡＭ ＣＡＳレイ
テンシは３サイクルである。ＳＰＭ３７０による読出動作のディスパッチの際、
ＶＲｄ４５０の上部８エントリは、制御論理４６５により、読出データの各クワ
ッドワードをメモリ７０から入り始めたときに処理するための適切な制御信号が
ロードされる。次の３つのエントリは、活性を示さない制御信号で設定される。
最後のエントリはボトムエントリであり、これは、現在起こっているどのような
動作でも保持する。各サイクルでエントリはシフトダウンする。ＣＡＳレイテン
シが３の場合、データが読出動作のディスパッチに続いてメモリから入り始める
までに３サイクルかかる。これら３サイクルの間、活性を示さない制御信号はシ
フトされて出される。３サイクル後、読出制御信号はボトムキューエントリ内に
シフトされ、データがメモリ７０から届いたときにはこのデータに対する準備が
整っている。その後の各サイクルで、各クワッドワードが入ると、適切な制御信
号が利用できる。このようにして、ＲＷＣＱ３６５は、動作キュー３４０、３５
０および３６０が開始したメモリ要求を終了させる。
【００３４】 表１は、メモリ７０に動作を送るときに各動作キューが固守しなければならな
いＳＤＲＡＭタイミング変数および従属性をリスト化したものである。この表に
は、タイミング変数と、どの動作キューがこのタイミング要件を満たすことを担
うかと、予期されるレイテンシと、その要件の説明とが示される。予期されるレ
イテンシ値は、２サイクルおよび３サイクルのコラムアドレスストローブ（ＣＡ
ＳまたはＴｃｅｌ）に対して示される。これらのタイミング変数は、製造業者に
よって与えられるとおりのメモリ７０に設置される特定のＳＤＲＡＭチップのア
クセス特性付近にすべて基づいている。たとえば、ＡＱ ３４０はプリチャージ
に続いて活性化を送る前にＴｒｐの間待機することを担う。Ｔｒｐは、ＳＤＲＡ
Ｍチップによって必要とされる、バンクをプリチャージすることとその後次いで
その同じバンクを活性化することとの間における遅延である。
いＳＤＲＡＭタイミング変数および従属性をリスト化したものである。この表に
は、タイミング変数と、どの動作キューがこのタイミング要件を満たすことを担
うかと、予期されるレイテンシと、その要件の説明とが示される。予期されるレ
イテンシ値は、２サイクルおよび３サイクルのコラムアドレスストローブ（ＣＡ
ＳまたはＴｃｅｌ）に対して示される。これらのタイミング変数は、製造業者に
よって与えられるとおりのメモリ７０に設置される特定のＳＤＲＡＭチップのア
クセス特性付近にすべて基づいている。たとえば、ＡＱ ３４０はプリチャージ
に続いて活性化を送る前にＴｒｐの間待機することを担う。Ｔｒｐは、ＳＤＲＡ
Ｍチップによって必要とされる、バンクをプリチャージすることとその後次いで
その同じバンクを活性化することとの間における遅延である。
【００３５】 表２は、各動作キューのハイレベル順序付け従属性をリスト化し、各キューが
探さなければならない履歴上の動作をリスト化したものである。この表には、要
求カテゴリ（またはシナリオ）ＰＨ、ＰＭｂ、ＰＭｃまたはＰｒｅが示される。
各カテゴリごとに、表は、要求が履歴上の（以前に送信された）プリチャージ、
活性化または読出／書込動作に従属しているかどうかを示す。さらに、このテー
ブルには、どのような基本動作が各カテゴリに対しキューに入れられるかも示さ
れる。
探さなければならない履歴上の動作をリスト化したものである。この表には、要
求カテゴリ（またはシナリオ）ＰＨ、ＰＭｂ、ＰＭｃまたはＰｒｅが示される。
各カテゴリごとに、表は、要求が履歴上の（以前に送信された）プリチャージ、
活性化または読出／書込動作に従属しているかどうかを示す。さらに、このテー
ブルには、どのような基本動作が各カテゴリに対しキューに入れられるかも示さ
れる。
【００３６】 表３には、キュー順序付け従属性のより詳細なリストが示される。この表は、
各動作キューに対する従属性をリスト化し、次いで、その動作キューがその従属
性をどのように解決して従属動作を送信するかをリスト化している。たとえば、
プリチャージ動作は、完了されたＣＳに対し読出／書込動作に先んずることに従
属している。ＰＱ ３５０は、この従属性の解決を、プリチャージがＰＱ ３５
０にキューに入れられるときにＭＲＡ ２２０にある要求デコーダ３１０によっ
てダミー読出／書込動作をＲＷＱ ３６０に入れさせることにより行なう。プリ
チャージ動作はこのダミー読出／書込に結び付けられ、ＲＷＱ ３６０がダミー
動作を送ろうと試みる（それは何も行なうことなくキューから単に外される）ま
で出されない。ＲＷＱ ３６０はキューに入れられた読出／書込動作を順に送信
し、したがって一旦ＲＷＱ ３６０がダミー読出／書込動作をクリアするとＰＱ
３５０は、すべての先行する読出／書込が完了されているので、自由にプリチ
ャージを送る。
各動作キューに対する従属性をリスト化し、次いで、その動作キューがその従属
性をどのように解決して従属動作を送信するかをリスト化している。たとえば、
プリチャージ動作は、完了されたＣＳに対し読出／書込動作に先んずることに従
属している。ＰＱ ３５０は、この従属性の解決を、プリチャージがＰＱ ３５
０にキューに入れられるときにＭＲＡ ２２０にある要求デコーダ３１０によっ
てダミー読出／書込動作をＲＷＱ ３６０に入れさせることにより行なう。プリ
チャージ動作はこのダミー読出／書込に結び付けられ、ＲＷＱ ３６０がダミー
動作を送ろうと試みる（それは何も行なうことなくキューから単に外される）ま
で出されない。ＲＷＱ ３６０はキューに入れられた読出／書込動作を順に送信
し、したがって一旦ＲＷＱ ３６０がダミー読出／書込動作をクリアするとＰＱ
３５０は、すべての先行する読出／書込が完了されているので、自由にプリチ
ャージを送る。
【００３７】 表４〜１０は各キューが発生する重要な信号と、各キューごとの各キューエン
トリのフィールドとをリスト化したものである。各フィールドごとに、図４、６
、８および１０は、フィールド名とそのフィールドに記憶される情報の説明とを
リスト化している。各動作キューごとに、図５、図７および図９は、各動作キュ
ーが発生する信号と、その信号の目的と、その信号がどのように生成されるかと
をリスト化している。たとえば、ＲＷＱ ３６０はＰＱ ３５０に対しＲＷＱ＿
Ｐｒｅと呼ばれる信号を発生するが、この信号はＰＱ ３５０に対しいつそのダ
ミー読出／書込エントリが当該キューの最後に達したかを知らせる。これはＰＱ
３５０読出／書込順序付け従属性を解決し、したがってそれはプリチャージ動
作を送り得る。この信号は最後のＲＷＱ ３６０キューエントリのＰＲＥおよび
ＤＭｃフィールドの「ｏｒ」関数によって生成される。キューにおけるいくつか
のフィールドは、実際には、あるタイミング従属性を解決するべく用いられるカ
ウンタである。たとえば、ＲＷＱ ３６０には、Ｔｒｃｄ＿Ｃｎｔと呼ばれるフ
ィールドがある。このフィールドはＡＱｄｅｐフィールドに応答する。これらの
フィールドは、ともに組合せられることにより、活性化動作を必要とする読出／
書込動作に対し、読出／書込のメモリに対する送信が必要な活性化動作の完了前
に行なわれないようにすることを保証する。Ｔｒｃｄ＿ＣｎｔはＲＷＱ ３６０
エントリがキューに入れられるとＴｒｃｄの値をロードされるカウントダウンカ
ウンタであり、ＲＷＱ ３６０エントリの送出をそのカウントの値が０を超えて
いる限り行なわないようにする。ＡＱｄｅｐフィールドがアサートされる限り、
Ｔｒｃｄ＿Ｃｎｔはカウントを行なわず、ＳＰＭ ３７０がＡＱ ３４０から活
性化動作を受付けるとＡＱｄｅｐはクリアされる。一旦カウントが０になるとＴ
ｒｃｄ従属性は活性化に続いて満たされており、読出／書込動作が送り出される
ことによりデータ転送が開始される。
トリのフィールドとをリスト化したものである。各フィールドごとに、図４、６
、８および１０は、フィールド名とそのフィールドに記憶される情報の説明とを
リスト化している。各動作キューごとに、図５、図７および図９は、各動作キュ
ーが発生する信号と、その信号の目的と、その信号がどのように生成されるかと
をリスト化している。たとえば、ＲＷＱ ３６０はＰＱ ３５０に対しＲＷＱ＿
Ｐｒｅと呼ばれる信号を発生するが、この信号はＰＱ ３５０に対しいつそのダ
ミー読出／書込エントリが当該キューの最後に達したかを知らせる。これはＰＱ
３５０読出／書込順序付け従属性を解決し、したがってそれはプリチャージ動
作を送り得る。この信号は最後のＲＷＱ ３６０キューエントリのＰＲＥおよび
ＤＭｃフィールドの「ｏｒ」関数によって生成される。キューにおけるいくつか
のフィールドは、実際には、あるタイミング従属性を解決するべく用いられるカ
ウンタである。たとえば、ＲＷＱ ３６０には、Ｔｒｃｄ＿Ｃｎｔと呼ばれるフ
ィールドがある。このフィールドはＡＱｄｅｐフィールドに応答する。これらの
フィールドは、ともに組合せられることにより、活性化動作を必要とする読出／
書込動作に対し、読出／書込のメモリに対する送信が必要な活性化動作の完了前
に行なわれないようにすることを保証する。Ｔｒｃｄ＿ＣｎｔはＲＷＱ ３６０
エントリがキューに入れられるとＴｒｃｄの値をロードされるカウントダウンカ
ウンタであり、ＲＷＱ ３６０エントリの送出をそのカウントの値が０を超えて
いる限り行なわないようにする。ＡＱｄｅｐフィールドがアサートされる限り、
Ｔｒｃｄ＿Ｃｎｔはカウントを行なわず、ＳＰＭ ３７０がＡＱ ３４０から活
性化動作を受付けるとＡＱｄｅｐはクリアされる。一旦カウントが０になるとＴ
ｒｃｄ従属性は活性化に続いて満たされており、読出／書込動作が送り出される
ことによりデータ転送が開始される。
【００３８】
【表１】
【００３９】
【表２】
【００４０】
【表３】
【００４１】
【表４】
【００４２】
【表５】
【００４３】
【表６】
【００４４】
【表７】
【００４５】
【表８】
【００４６】
【表９】
【００４７】
【表１０】
【００４８】 動作キュー３４０、３５０、３６０の各々は動作リクエスタである。動作リク
エスタによって、それが、タイミングおよび順序付け従属性が満たされた動作を
有する、と判断されるごとに、そのリクエスタはある信号をＳＰＭ ３７０に対
しアサートする。この信号は、ＳＰＭ ３７０に対し、送られる用意がある動作
が存在することを知らせる。複数の動作リクエスタがある動作を送る準備がある
場合、ＳＰＭ ３７０は最も高い優先度を有する１つの動作を選択する。ＳＰＭ
３７０はある信号をその受入れられたリクエスタに送り返すことによりその動
作が受付けられたことおよびそのリクエスタがその動作をキューから外し得るこ
とを示す。一旦受付けられると、その動作はメモリ７０にメモリバス１００を介
して送信される。
エスタによって、それが、タイミングおよび順序付け従属性が満たされた動作を
有する、と判断されるごとに、そのリクエスタはある信号をＳＰＭ ３７０に対
しアサートする。この信号は、ＳＰＭ ３７０に対し、送られる用意がある動作
が存在することを知らせる。複数の動作リクエスタがある動作を送る準備がある
場合、ＳＰＭ ３７０は最も高い優先度を有する１つの動作を選択する。ＳＰＭ
３７０はある信号をその受入れられたリクエスタに送り返すことによりその動
作が受付けられたことおよびそのリクエスタがその動作をキューから外し得るこ
とを示す。一旦受付けられると、その動作はメモリ７０にメモリバス１００を介
して送信される。
【００４９】 読出または書込動作がＲＷＱ ３６０から出されると、ＲＷＣＱ ３６５が適
切にロードされることにより現在の動作が反映されしたがってそれは適切に完了
され得る。先に論じたように、ＲＷＣＱ ３６５は継続してそのエントリのシフ
トを下方向およびそのキューから、最後のエントリがメモリバス１００の現在の
状態に対し適切な制御信号を保持する状態で行なう。
切にロードされることにより現在の動作が反映されしたがってそれは適切に完了
され得る。先に論じたように、ＲＷＣＱ ３６５は継続してそのエントリのシフ
トを下方向およびそのキューから、最後のエントリがメモリバス１００の現在の
状態に対し適切な制御信号を保持する状態で行なう。
【００５０】 かくして、各動作キューはタイミングおよび順序付け従属性を解決し動作を独
立して送出することによりメモリ要求を開始することができる。さらに、制御キ
ューは、メモリ要求の完了を、将来の活動に対する制御情報を予めセットし単純
なシフティングキュー構造を利用して適切な制御信号を適切なときに発すること
により容易に行ない得る。これは、メモリバスの最適な利用を介しての最大限の
パフォーマンスを見込む。さらには、単純なキュー構造の結果設計がより複雑で
なくなり、したがって、ゲート数、設計時間／コストおよび設計誤りの数が低減
されその一方で論理の速度が増大する。加えて、この単純なキュー構造は、さま
ざまなメモリアーキテクチャとともに機能することが可能な柔軟な設計を、キュ
ーのサイズまたはキューのエントリのフィールドの内容を単純に変えることによ
って与える。
立して送出することによりメモリ要求を開始することができる。さらに、制御キ
ューは、メモリ要求の完了を、将来の活動に対する制御情報を予めセットし単純
なシフティングキュー構造を利用して適切な制御信号を適切なときに発すること
により容易に行ない得る。これは、メモリバスの最適な利用を介しての最大限の
パフォーマンスを見込む。さらには、単純なキュー構造の結果設計がより複雑で
なくなり、したがって、ゲート数、設計時間／コストおよび設計誤りの数が低減
されその一方で論理の速度が増大する。加えて、この単純なキュー構造は、さま
ざまなメモリアーキテクチャとともに機能することが可能な柔軟な設計を、キュ
ーのサイズまたはキューのエントリのフィールドの内容を単純に変えることによ
って与える。
【００５１】 前述の詳細な記載は例示的なものであって限定的なものではないこと、および
すべての等価物を含む前掲の特許請求の範囲はこの発明の範囲を規定するよう意
図されることが理解されることが意図される。
すべての等価物を含む前掲の特許請求の範囲はこの発明の範囲を規定するよう意
図されることが理解されることが意図される。
【図１】 好ましい実施例に従うメモリコントローラに用いるコンピュータ
システムの一例のブロック図である。
システムの一例のブロック図である。
【図２】 図１のメモリコントローラのＭＲＡおよびＳＭＣユニットを示す
ブロック図である。
ブロック図である。
【図３】 図２に示したＭＲＡユニットが実施する方法を示すフローチャー
トである。
トである。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月１３日（２０００．１１．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】 次に図２を参照して、ＭＲＡ２２０およびＳＭＣ２３０のより詳細な図が示さ
れる。ＭＲＡ２２０は、キュー制御論理３００および要求デコーダ３１０を含む
。ＳＭＣ２３０は、活性化動作キュー（ＡＱ）３４０、プリチャージ動作キュー
（ＰＱ）３５０、読出／書込動作キュー（ＲＷＱ）３６０、読出／書込制御キュ
ー（ＲＷＣＱ）３６５、ＳＤＲＡＭ優先度マルチプレクサ（ＳＰＭ）３７０、お
よびデータ経路制御論理３８０を含む。ＳＭＣ２３０はまた、ＭＲＡ２２０にお
ける要求デコーダ３１０からの、次のメモリ要求を構成するデコードされた基本
メモリ動作を受けるための次要求入力４００を含む。さらに、ＳＭＣ２３０は、
ＭＲＡ２２０に対し、ＡＱ３４０、ＰＱ３５０またはＲＷＱ３６０に利用可能な
エントリがあるかどうかを示す、キュー状態出力４２０を含む。ＳＭＣ２３０は
また、メモリバス１００に接続されたＳＤＲＡＭコマンドバス出力４３０および
データ経路制御論理３８０に接続されたデータバス制御出力４３５を含む。例と
して挙げたＳＭＣ２３０において、ＡＱ３４０およびＰＱ３５０は各々１エント
リキューであり、ＲＷＱ３６０は３エントリキューである。なお、ＰＱ３５０は
また、さらなる２つのキューエントリ４７５を有し、これは、最後に発行された
２つのプリチャージ動作を記憶している。これらのエントリを用いて、以下で説
明し表１−１０に詳細に示すようにタイミング従属性を決定する。
れる。ＭＲＡ２２０は、キュー制御論理３００および要求デコーダ３１０を含む
。ＳＭＣ２３０は、活性化動作キュー（ＡＱ）３４０、プリチャージ動作キュー
（ＰＱ）３５０、読出／書込動作キュー（ＲＷＱ）３６０、読出／書込制御キュ
ー（ＲＷＣＱ）３６５、ＳＤＲＡＭ優先度マルチプレクサ（ＳＰＭ）３７０、お
よびデータ経路制御論理３８０を含む。ＳＭＣ２３０はまた、ＭＲＡ２２０にお
ける要求デコーダ３１０からの、次のメモリ要求を構成するデコードされた基本
メモリ動作を受けるための次要求入力４００を含む。さらに、ＳＭＣ２３０は、
ＭＲＡ２２０に対し、ＡＱ３４０、ＰＱ３５０またはＲＷＱ３６０に利用可能な
エントリがあるかどうかを示す、キュー状態出力４２０を含む。ＳＭＣ２３０は
また、メモリバス１００に接続されたＳＤＲＡＭコマンドバス出力４３０および
データ経路制御論理３８０に接続されたデータバス制御出力４３５を含む。例と
して挙げたＳＭＣ２３０において、ＡＱ３４０およびＰＱ３５０は各々１エント
リキューであり、ＲＷＱ３６０は３エントリキューである。なお、ＰＱ３５０は
また、さらなる２つのキューエントリ４７５を有し、これは、最後に発行された
２つのプリチャージ動作を記憶している。これらのエントリを用いて、以下で説
明し表１−１０に詳細に示すようにタイミング従属性を決定する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】 ＲＷＣＱ３６５は、有効読出キュー（ＶＲｄ）４５０、有効書込キュー（ＶＷ
ｒ）４５５および制御論理４６０を含む。例として挙げたＳＭＣ２３０では、Ｖ
Ｒｄ４５０の深さは１２エントリであり、ＶＷｒキュー４５５の深さは８エント
リである。これらのキューは、それぞれのエントリを各クロックサイクルでシフ
トダウンし、ボトムエントリはシフトされてキューから外れる。ＶＲｄ４５０も
、さらなる２つのキュースロット４６５を設けて最後にキューから外された２つ
のエントリを記憶し、ＶＷｒはさらなる１つのキュースロット４７０を設けて最
後にキューから外されたエントリを記憶する。これらのエントリは、以下で説明
し表１−１０に詳細に示すように、動作キュー３４０、３５０および３６０が何
らかの従属性の問題を解決するのに用いるために、与えられる。たとえば、ＰＱ
３５０は、プリチャージ動作を送る前に、さらなる第２のＶＲｄキュースロット
４６５およびさらなるＶＷｒキュースロット４７０に注目し、現在使用されてい
るＣＳ７６またはバンクをプリチャージしないようにする。
ｒ）４５５および制御論理４６０を含む。例として挙げたＳＭＣ２３０では、Ｖ
Ｒｄ４５０の深さは１２エントリであり、ＶＷｒキュー４５５の深さは８エント
リである。これらのキューは、それぞれのエントリを各クロックサイクルでシフ
トダウンし、ボトムエントリはシフトされてキューから外れる。ＶＲｄ４５０も
、さらなる２つのキュースロット４６５を設けて最後にキューから外された２つ
のエントリを記憶し、ＶＷｒはさらなる１つのキュースロット４７０を設けて最
後にキューから外されたエントリを記憶する。これらのエントリは、以下で説明
し表１−１０に詳細に示すように、動作キュー３４０、３５０および３６０が何
らかの従属性の問題を解決するのに用いるために、与えられる。たとえば、ＰＱ
３５０は、プリチャージ動作を送る前に、さらなる第２のＶＲｄキュースロット
４６５およびさらなるＶＷｒキュースロット４７０に注目し、現在使用されてい
るＣＳ７６またはバンクをプリチャージしないようにする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】 読出動作がＳＰＭ３７０によりメモリ７０にディスパッチされたとき、制御論
理４６０は、ＶＲｄ４５０に、将来、データが戻り始めたときに使用するための
制御信号をロードする。書込動作がＳＰＭ３７０によりメモリ７０にディスパッ
チされたとき、制御論理４６０は、ＶＷｒ４５５に、将来、書込むべきデータを
受ける準備がメモリにできているときに使用するための制御信号をロードする。
各キューのボトムエントリは、現在のサイクルにおけるＳＤＲＡＭバス１００の
状態およびその状態を処理するのに必要な制御信号を表わす。各サイクルで、Ｖ
Ｒｄ４５０およびＶＷｒ４５５がシフトダウンすると、現在のサイクルについて
適切な制御信号はボトムキューエントリに入りディスパッチされて、ＳＭＣ２３
０およびデータ経路制御論理３８０における適切なアクションを制御する。１つ
の例は、８クワッドワード読出動作であり、この場合、ＳＤＲＡＭ ＣＡＳレイ
テンシは３サイクルである。ＳＰＭ３７０による読出動作のディスパッチの際、
ＶＲｄ４５０の上部８エントリは、制御論理４６０により、読出データの各クワ
ッドワードをメモリ７０から入り始めたときに処理するための適切な制御信号が
ロードされる。次の３つのエントリは、活性を示さない制御信号で設定される。
最後のエントリはボトムエントリであり、これは、現在起こっているどのような
動作でも保持する。各サイクルでエントリはシフトダウンする。ＣＡＳレイテン
シが３の場合、データが読出動作のディスパッチに続いてメモリから入り始める
までに３サイクルかかる。これら３サイクルの間、活性を示さない制御信号はシ
フトされて出される。３サイクル後、読出制御信号はボトムキューエントリ内に
シフトされ、データがメモリ７０から届いたときにはこのデータに対する準備が
整っている。その後の各サイクルで、各クワッドワードが入ると、適切な制御信
号が利用できる。このようにして、ＲＷＣＱ３６５は、動作キュー３４０、３５
０および３６０が開始したメモリ要求を終了させる。
理４６０は、ＶＲｄ４５０に、将来、データが戻り始めたときに使用するための
制御信号をロードする。書込動作がＳＰＭ３７０によりメモリ７０にディスパッ
チされたとき、制御論理４６０は、ＶＷｒ４５５に、将来、書込むべきデータを
受ける準備がメモリにできているときに使用するための制御信号をロードする。
各キューのボトムエントリは、現在のサイクルにおけるＳＤＲＡＭバス１００の
状態およびその状態を処理するのに必要な制御信号を表わす。各サイクルで、Ｖ
Ｒｄ４５０およびＶＷｒ４５５がシフトダウンすると、現在のサイクルについて
適切な制御信号はボトムキューエントリに入りディスパッチされて、ＳＭＣ２３
０およびデータ経路制御論理３８０における適切なアクションを制御する。１つ
の例は、８クワッドワード読出動作であり、この場合、ＳＤＲＡＭ ＣＡＳレイ
テンシは３サイクルである。ＳＰＭ３７０による読出動作のディスパッチの際、
ＶＲｄ４５０の上部８エントリは、制御論理４６０により、読出データの各クワ
ッドワードをメモリ７０から入り始めたときに処理するための適切な制御信号が
ロードされる。次の３つのエントリは、活性を示さない制御信号で設定される。
最後のエントリはボトムエントリであり、これは、現在起こっているどのような
動作でも保持する。各サイクルでエントリはシフトダウンする。ＣＡＳレイテン
シが３の場合、データが読出動作のディスパッチに続いてメモリから入り始める
までに３サイクルかかる。これら３サイクルの間、活性を示さない制御信号はシ
フトされて出される。３サイクル後、読出制御信号はボトムキューエントリ内に
シフトされ、データがメモリ７０から届いたときにはこのデータに対する準備が
整っている。その後の各サイクルで、各クワッドワードが入ると、適切な制御信
号が利用できる。このようにして、ＲＷＣＱ３６５は、動作キュー３４０、３５
０および３６０が開始したメモリ要求を終了させる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】 表４〜１０は各キューが発生する重要な信号と、各キューごとの各キューエン
トリのフィールドとをリスト化したものである。各フィールドごとに、表１、３
、５および７は、フィールド名とそのフィールドに記憶される情報の説明とをリ
スト化している。各動作キューごとに、表２、４および６は、各動作キューが発
生する信号と、その信号の目的と、その信号がどのように生成されるかとをリス
ト化している。たとえば、ＲＷＱ ３６０はＰＱ ３５０に対しＲＷＱ＿Ｐｒｅ
と呼ばれる信号を発生するが、この信号はＰＱ ３５０に対しいつそのダミー読
出／書込エントリが当該キューの最後に達したかを知らせる。これはＰＱ ３５
０読出／書込順序付け従属性を解決し、したがってそれはプリチャージ動作を送
り得る。この信号は最後のＲＷＱ ３６０キューエントリのＰＲＥおよびＤＭｃ
フィールドの「ｏｒ」関数によって生成される。キューにおけるいくつかのフィ
ールドは、実際には、あるタイミング従属性を解決するべく用いられるカウンタ
である。たとえば、ＲＷＱ ３６０には、Ｔｒｃｄ＿Ｃｎｔと呼ばれるフィール
ドがある。このフィールドはＡＱｄｅｐフィールドに応答する。これらのフィー
ルドは、ともに組合せられることにより、活性化動作を必要とする読出／書込動
作に対し、読出／書込のメモリに対する送信が必要な活性化動作の完了前に行な
われないようにすることを保証する。Ｔｒｃｄ＿ＣｎｔはＲＷＱ ３６０エント
リがキューに入れられるとＴｒｃｄの値をロードされるカウントダウンカウンタ
であり、ＲＷＱ ３６０エントリの送出をそのカウントの値が０を超えている限
り行なわないようにする。ＡＱｄｅｐフィールドがアサートされる限り、Ｔｒｃ
ｄ＿Ｃｎｔはカウントを行なわず、ＳＰＭ ３７０がＡＱ ３４０から活性化動
作を受付けるとＡＱｄｅｐはクリアされる。一旦カウントが０になるとＴｒｃｄ
従属性は活性化に続いて満たされており、読出／書込動作が送り出されることに
よりデータ転送が開始される。
トリのフィールドとをリスト化したものである。各フィールドごとに、表１、３
、５および７は、フィールド名とそのフィールドに記憶される情報の説明とをリ
スト化している。各動作キューごとに、表２、４および６は、各動作キューが発
生する信号と、その信号の目的と、その信号がどのように生成されるかとをリス
ト化している。たとえば、ＲＷＱ ３６０はＰＱ ３５０に対しＲＷＱ＿Ｐｒｅ
と呼ばれる信号を発生するが、この信号はＰＱ ３５０に対しいつそのダミー読
出／書込エントリが当該キューの最後に達したかを知らせる。これはＰＱ ３５
０読出／書込順序付け従属性を解決し、したがってそれはプリチャージ動作を送
り得る。この信号は最後のＲＷＱ ３６０キューエントリのＰＲＥおよびＤＭｃ
フィールドの「ｏｒ」関数によって生成される。キューにおけるいくつかのフィ
ールドは、実際には、あるタイミング従属性を解決するべく用いられるカウンタ
である。たとえば、ＲＷＱ ３６０には、Ｔｒｃｄ＿Ｃｎｔと呼ばれるフィール
ドがある。このフィールドはＡＱｄｅｐフィールドに応答する。これらのフィー
ルドは、ともに組合せられることにより、活性化動作を必要とする読出／書込動
作に対し、読出／書込のメモリに対する送信が必要な活性化動作の完了前に行な
われないようにすることを保証する。Ｔｒｃｄ＿ＣｎｔはＲＷＱ ３６０エント
リがキューに入れられるとＴｒｃｄの値をロードされるカウントダウンカウンタ
であり、ＲＷＱ ３６０エントリの送出をそのカウントの値が０を超えている限
り行なわないようにする。ＡＱｄｅｐフィールドがアサートされる限り、Ｔｒｃ
ｄ＿Ｃｎｔはカウントを行なわず、ＳＰＭ ３７０がＡＱ ３４０から活性化動
作を受付けるとＡＱｄｅｐはクリアされる。一旦カウントが０になるとＴｒｃｄ
従属性は活性化に続いて満たされており、読出／書込動作が送り出されることに
よりデータ転送が開始される。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１月２６日（２００１．１．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ノバック，スティーブン・ティ アメリカ合衆国、78741 テキサス州、オ ースティン、エム／エス・イー12−ディ ー・シィ、イースト・ベン・ホワイト・ブ ールバード、5204 (72)発明者 ウォルドロン，スコット アメリカ合衆国、94002 カリフォルニア 州、ベルモント、シックスス・アベニュ、 1524 (72)発明者 ペック，ジョン・シィ，ジュニア アメリカ合衆国、94107 カリフォルニア 州、サン・フランシスコ、テキサス・スト リート、368 Ｆターム(参考） 5B060 CA05 CD01
Claims (29)
- 【請求項１】 コンピュータメモリ（７０）に対しメモリ要求を実行する装
置であって、 メモリ要求を受取り前記メモリ要求を少なくとも１つの基本メモリ動作にデコ
ードするよう動作する要求デコーダ（３１０）と、 前記要求デコーダ３１０に結合され、前記少なくとも１つの基本メモリ動作を
記憶して前記コンピュータメモリ（７０）に送信するよう動作する少なくとも１
つの動作キュー（３４０、３５０、３６０）と、 前記少なくとも１つの動作キュー（３４０、３５０、３６０）と前記コンピュ
ータメモリ（７０）とに結合され、前記少なくとも１つの基本メモリ動作を前記
少なくとも１つの動作キュー（３４０、３５０、３６０）から外し前記少なくと
も１つの基本メモリ動作を前記コンピュータ（７０）に送信することにより前記
メモリ要求を開始するマルチプレクサ（３７０）と、 前記少なくとも１つの動作キュー（３４０、３５０、３６０）および前記コン
ピュータメモリ（７０）に結合され前記メモリ要求を完了するよう動作する少な
くとも１つの制御キュー（３６５）とを含む装置。 - 【請求項２】 前記少なくとも１つの動作キュー（３４０、３５０、３６０
）はさらにレディ信号を前記マルチプレクサ（３７０）に対して発生するよう動
作して前記少なくとも１つの動作キュー（３４０、３５０、３６０）が前記少な
くとも１つの基本メモリ動作を前記コンピュータメモリ（７０）に送信する準備
ができている旨を示し、さらに前記マルチプレクサ（３７０）は前記レディ信号
に応答する、請求項１に記載の装置。 - 【請求項３】 前記少なくとも１つの基本メモリ動作は従属する順序付けデ
ータを含み、さらに前記少なくとも１つの動作キュー（３４０、３５０、３６０
）は前記レディ信号を前記従属する順序付けデータから発生させる、請求項２に
記載の装置。 - 【請求項４】 前記少なくとも１つの制御キュー（３６５）は、さらに、従
属性信号を前記少なくとも１つの動作キュー（３４０、３５０、３６０）に対し
て発生するよう動作し、さらに前記少なくとも１つの動作キュー（３４０、３５
０、３６０）は前記レディ信号を前記従属性信号から発生させる、請求項３に記
載の装置。 - 【請求項５】 前記少なくとも１つの動作キュー（３４０、３５０、３６０
）と前記マルチプレクサ（３７０）と前記少なくとも１つの制御キュー（３６５
）とを相互接続することにより動作従属性データを共有し、さらに前記少なくと
も１つの動作キュー（３４０、３５０、３６０）および前記マルチプレクサ（３
７０）は前記動作従属性データに応答する、請求項１に記載の装置。 - 【請求項６】 前記マルチプレクサ（３７０）は優先度選択に基づく前記少
なくとも１つの基本メモリ動作を選択する、請求項１に記載の装置。 - 【請求項７】 前記少なくとも１つの基本メモリ動作は、活性化、読出／書
込、およびプリチャージを含む、請求項１に記載の装置。 - 【請求項８】 前記少なくとも１つの動作キュー（３４０、３５０、３６０
）は、活性化キュー（３４０）と、読出／書込キュー（３５０）と、プリチャー
ジキュー（３６０）とを含む、請求項７に記載の装置。 - 【請求項９】 前記少なくとも１つの制御キュー（３６５）は読出制御キュ
ー（４５０）と書込制御キュー（４５５）とを含む、請求項８に記載の装置。 - 【請求項１０】 前記読出制御キュー（４５０）および前記書込制御キュー
（４５５）は前記読出／書込キュー（３５０）に応答し、読出／書込制御データ
の記憶を前記読出／書込基本メモリ動作が前記コンピュータメモリ（７０）に送
信された後に行なうよう動作する、請求項９に記載の装置。 - 【請求項１１】 前記活性化キュー（３４０）は１のキュー深さを有し、前
記読出／書込キュー（３５０）は３のキュー深さを有し、前記プリチャージキュ
ー（３６０）は１のキュー深さを有する、請求項９に記載の装置。 - 【請求項１２】 前記読出制御キュー（４５０）は１２のキュー深さを有し
、前記書込制御キュー（４５５）は８のキュー深さを有する、請求項９に記載の
装置。 - 【請求項１３】 前記要求デコーダ（３１０）は組合せ論理として実現され
る、請求項１に記載の装置。 - 【請求項１４】 前記要求デコーダ（３１０）は、論理に結合され、前記メ
モリ要求を少なくとも１つの基本メモリ動作にデコードし前記少なくとも１つの
基本メモリ動作を前記少なくとも１つのキュー（３４０、３５０、３６０）に記
憶するよう動作する少なくとも１つのレジスタを含む、請求項１に記載の装置。 - 【請求項１５】 コンピュータメモリ（７０）へのメモリ要求を実行するた
めの方法であって、 メモリ要求（５２０）を受付けるステップと、 前記メモリ要求を少なくとも１つの基本メモリ動作（５３０）にデコードする
ステップと、 前記少なくとも１つの基本メモリ動作（５８０、５９０、６００）を少なくと
も１つの動作キュー（３４０、３５０、３６０）に入れるステップと、 前記少なくとも１つの基本メモリ動作を前記少なくとも１つの動作キュー（３
４０、３５０、３６０）から選択して前記コンピュータメモリ（７０）に送信す
るステップと、 前記少なくとも１つの基本メモリ動作を前記少なくとも１つの動作キュー（３
４０、３５０、３６０）から外すステップと、 前記少なくとも１つの基本メモリ動作を前記コンピュータメモリ（７０）に送
信することにより前記メモリ要求を開始するステップと、 制御データを少なくとも１つの制御キュー（３６５）に入れるステップと、 前記コンピュータメモリ（３６５）への前記メモリ要求を完了するステップと
、 前記メモリ要求が完了したとして前記制御データをキューから外すステップと
を含む、方法。 - 【請求項１６】 前記少なくとも１つの基本メモリ動作および前記制御デー
タは動作間従属性を含み、前記選択して送信するステップはすべての動作間従属
性が満たされたことを確認するステップをさらに含む、請求項１５に記載の方法
。 - 【請求項１７】 前記少なくとも１つの基本メモリ動作はプリチャージと活
性化と読出／書込とを含み、さらに前記少なくとも１つの動作キューはプリチャ
ージキュー（３５０）と活性化キュー（３４０）と読出／書込キュー（３６０）
とを含む、請求項１５に記載の方法。 - 【請求項１８】 前記少なくとも１つの制御キュー（３６５）は読出制御キ
ュー（４５０）と書込制御キュー（４５５）とを含む、請求項１５に記載の方法
。 - 【請求項１９】 前記プリチャージキュー（３５０）は１つのキューエント
リを含み、前記活性化キュー（３４０）は１つのキューエントリを含み、前記読
出／書込キュー（３６０）は３つのキューエントリを含む、請求項１７に記載の
方法。 - 【請求項２０】 前記少なくとも１つの動作キュー（３４０、３５０、３６
０）の少なくとも１つのキューエントリが利用可能であることを検出するステッ
プをさらに含み、前記少なくとも１つの基本メモリ動作をキューに入れるステッ
プは利用可能なキューエントリに対するチェックを行なうステップをさらに含む
、請求項１９に記載の方法。 - 【請求項２１】 メモリ要求を受取りコンピュータメモリ（７０）への前記
メモリ要求を完了するための、キューに基づくメモリコントローラ（２３０）で
あって、 少なくとも１つの基本メモリ動作を保持するよう少なくとも１つのキューエン
トリを含む少なくとも１つの動作キュー（３４０、３５０、３６０）と、 前記メモリ要求を受取り前記メモリ要求を前記少なくとも１つの基本メモリ動
作にデコードするよう動作し、さらに、前記少なくとも１つの基本メモリ動作を
前記少なくとも１つの動作キュー（３４０、３５０、３６０）に記憶するよう動
作する要求デコーダ（３１０）と、 前記少なくとも１つの動作キュー（３４０、３５０、３６０）および前記コン
ピュータメモリ（７０）に結合され、前記少なくとも１つの基本メモリ動作を前
記少なくとも１つの動作キュー（３４０、３５０、３６０）から選択して前記コ
ンピュータメモリ（７０）に送信することにより前記メモリ要求を開始するよう
動作し、さらに前記選択された少なくとも１つの基本メモリ動作をキューから外
すよう動作するマルチプレクサ（３７０）と、 前記少なくとも１つの動作キュー（３４０、３５０、３６０）および前記コン
ピュータメモリ（７０）に結合され制御データを記憶するよう動作する少なくと
も１つの制御キュー（３６５）とを含み、前記制御データは前記メモリ（７０）
における前記メモリ要求の完了を制御するよう動作する、キューに基づくメモリ
コントローラ（２３０）。 - 【請求項２２】 前記少なくとも１つの動作キュー（３４０、３５０、３６
０）はさらに前記少なくとも１つのキューエントリに対し従属性データを含み、
前記要求デコーダ（３１０）は前記従属性データをセットするようさらに動作し
、さらに前記マルチプレクサ（３７０）は前記少なくとも１つの基本メモリ動作
を選択して送信する際に前記従属性データに応答する、請求項２１に記載のキュ
ーに基づくメモリコントローラ（２３０）。 - 【請求項２３】 前記従属性データは動作タイミング従属性と動作順序付け
従属性とを含む、請求項２２に記載のキューに基づくメモリコントローラ（２３
０）。 - 【請求項２４】 前記少なくとも１つの制御キュー（３６５）および前記少
なくとも１つの動作キュー（３４０、３５０、３６０）は従属性データ信号を発
生するようさらに動作し、前記少なくとも１つの動作キュー（３４０、３５０、
３６０）は、前記従属性データ信号にさらに応答する、請求項２３に記載のキュ
ーに基づくメモリコントローラ（２３０）。 - 【請求項２５】 前記少なくとも１つの基本メモリ動作は、プリチャージ、
活性化および読出／書込を含む、請求項２１に記載のキューに基づくメモリコン
トローラ（２３０）。 - 【請求項２６】 前記少なくとも１つのキューは、プリチャージキュー（３
５０）と、活性化キュー（３４０）と、読出／書込キュー（３６０）とを含む、
請求項２５に記載のキューに基づくメモリコントローラ（２３０）。 - 【請求項２７】 前記プリチャージキュー（３５０）は１のキュー深さを有
し、前記活性化キュー（３４０）は１のキュー深さを有し、前記読出／書込キュ
ー（３６０）は３のキュー深さを有する、請求項２６に記載のキューに基づくメ
モリコントローラ（２３０）。 - 【請求項２８】 前記要求デコーダ（３１０）は組合せ論理によって実施さ
れる、請求項２１に記載のキューに基づくメモリコントローラ（２３０）。 - 【請求項２９】 前記要求デコーダ（３１０）は、論理に結合され、前記メ
モリ要求を少なくとも１つの基本メモリ動作にデコードし前記少なくとも１つの
基本メモリ動作を前記少なくとも１つのキュー（３４０、３５０、３６０）に記
憶するよう動作する少なくとも１つのレジスタを含む、請求項２１に記載のキュ
ーに基づくメモリコントローラ（２３０）。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/205,665 US6295586B1 (en) | 1998-12-04 | 1998-12-04 | Queue based memory controller |
| US09/205,665 | 1998-12-04 | ||
| PCT/US1999/022997 WO2000034875A1 (en) | 1998-12-04 | 1999-10-01 | Queue based memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002532779A true JP2002532779A (ja) | 2002-10-02 |
Family
ID=22763138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000587266A Withdrawn JP2002532779A (ja) | 1998-12-04 | 1999-10-01 | キューに基づくメモリコントローラ |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US6295586B1 (ja) |
| EP (1) | EP1137995B1 (ja) |
| JP (1) | JP2002532779A (ja) |
| KR (1) | KR20010080682A (ja) |
| DE (1) | DE69904508T2 (ja) |
| WO (1) | WO2000034875A1 (ja) |
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