JP3506175B2 - メモリ制御回路とメモリ制御方法 - Google Patents
メモリ制御回路とメモリ制御方法Info
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- JP3506175B2 JP3506175B2 JP2000305939A JP2000305939A JP3506175B2 JP 3506175 B2 JP3506175 B2 JP 3506175B2 JP 2000305939 A JP2000305939 A JP 2000305939A JP 2000305939 A JP2000305939 A JP 2000305939A JP 3506175 B2 JP3506175 B2 JP 3506175B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリへのアクセ
スを制御するメモリ制御回路に関し、特に複数のバーチ
ャルチャネルを持つバーチャルチャネルＳＤＲＡＭ等の
バーチャルチャネルメモリのアクセス制御に関する。
スを制御するメモリ制御回路に関し、特に複数のバーチ
ャルチャネルを持つバーチャルチャネルＳＤＲＡＭ等の
バーチャルチャネルメモリのアクセス制御に関する。
【０００２】
【従来の技術】近年、シンクロナスメモリの高速化がよ
り求められてきているが、その高速化の手法の１つがバ
ーチャルチャネルアーキテクチャを採用したバーチャル
チャネルシンクロナスＤＲＡＭ（以下「ＶＣＳＤＲＡ
Ｍ」と称す）である。
り求められてきているが、その高速化の手法の１つがバ
ーチャルチャネルアーキテクチャを採用したバーチャル
チャネルシンクロナスＤＲＡＭ（以下「ＶＣＳＤＲＡ
Ｍ」と称す）である。
【０００３】ＶＣＳＤＲＡＭは、シンクロナスＤＲＡＭ
（以下「ＳＤＲＡＭ」という）と同様に外部クロックに
同期した入出力回路構成、コマンド形式のアクセス、バ
ースト転送によるアクセスなどの特徴を持つ他に、メモ
リ内部にメモリセルの他にバーチャルチャネル（以下
「チャネル」とも称す）と呼ばれる複数の高速レジスタ
を持ち、またそのバーチャルチャネルは、独立した制御
が可能であるという特徴を持っている。
（以下「ＳＤＲＡＭ」という）と同様に外部クロックに
同期した入出力回路構成、コマンド形式のアクセス、バ
ースト転送によるアクセスなどの特徴を持つ他に、メモ
リ内部にメモリセルの他にバーチャルチャネル（以下
「チャネル」とも称す）と呼ばれる複数の高速レジスタ
を持ち、またそのバーチャルチャネルは、独立した制御
が可能であるという特徴を持っている。
【０００４】ＶＣＳＤＲＡＭは、ＳＤＲＡＭと異なりメ
モリ外部からの読み書き（リード・ライト）動作は、フ
ォアグランド処理としてチャネルとの間で直接行われ
る。一方、メモリセル−チャネル間のデータ転送やメモ
リセルのプリチャージ、リフレッシュなどのメモリの内
部動作は、フォアグランド処理から独立しているバック
グランド処理によって行われる。このため、フォアグラ
ンド処理とバックグランド処理とを並行して行うことが
できるという特徴がある。
モリ外部からの読み書き（リード・ライト）動作は、フ
ォアグランド処理としてチャネルとの間で直接行われ
る。一方、メモリセル−チャネル間のデータ転送やメモ
リセルのプリチャージ、リフレッシュなどのメモリの内
部動作は、フォアグランド処理から独立しているバック
グランド処理によって行われる。このため、フォアグラ
ンド処理とバックグランド処理とを並行して行うことが
できるという特徴がある。
【０００５】次に従来例のＶＣＳＤＲＡＭの基本動作に
ついて図面を参照して説明する。図７は、ＶＣＳＤＲＡ
Ｍの動作を説明するための模式的概要図である。
ついて図面を参照して説明する。図７は、ＶＣＳＤＲＡ
Ｍの動作を説明するための模式的概要図である。
【０００６】まず、ＶＣＳＤＲＡＭ１５０からのデータ
読み出しを行う場合（リード動作）、一般的なＳＤＲＡ
Ｍと異なり、メモリセルアレイ１５１のメモリセルに格
納されているデータではなく、単にチャネル１５２から
有効なデータの読み出しを行い（以下「チャネル・リー
ド動作」と称す）、同様にデータの書き込みを行う際
（ライト動作）も、メモリセルに直接書き込むのではな
く、チャネル１５２に有効なデータの書き込みを行う
（以下「チャネル・ライト動作」と称す）。また、メモ
リセルから有効なデータの一部をチャネル１５２に対し
てコピーすることをプリフェッチ動作といい、逆にチャ
ネル１５２からメモリセルに対して有効なデータを転送
して、１つのチャネル分のデータを上書きする動作をリ
ストア動作という。
読み出しを行う場合（リード動作）、一般的なＳＤＲＡ
Ｍと異なり、メモリセルアレイ１５１のメモリセルに格
納されているデータではなく、単にチャネル１５２から
有効なデータの読み出しを行い（以下「チャネル・リー
ド動作」と称す）、同様にデータの書き込みを行う際
（ライト動作）も、メモリセルに直接書き込むのではな
く、チャネル１５２に有効なデータの書き込みを行う
（以下「チャネル・ライト動作」と称す）。また、メモ
リセルから有効なデータの一部をチャネル１５２に対し
てコピーすることをプリフェッチ動作といい、逆にチャ
ネル１５２からメモリセルに対して有効なデータを転送
して、１つのチャネル分のデータを上書きする動作をリ
ストア動作という。
【０００７】ＶＣＳＤＲＡＭ１５０におけるライト動作
完了、すなわちメモリセルへの有効データの更新のため
には、チャネル・ライト動作後に、リストア動作を実施
する必要がある。
完了、すなわちメモリセルへの有効データの更新のため
には、チャネル・ライト動作後に、リストア動作を実施
する必要がある。
【０００８】また、チャネル１５２とメモリセルとの転
送動作はセグメントというデータ転送の最小単位ごとに
行われ、この１セグメントの容量は１Ｒｏｗアドレスの
１／４の容量である。
送動作はセグメントというデータ転送の最小単位ごとに
行われ、この１セグメントの容量は１Ｒｏｗアドレスの
１／４の容量である。
【０００９】リード動作時、有効なデータがチャネル１
５２に存在する場合（以下「チャネルヒット」と称
す）、メモリコントローラは、チャネル・リード動作を
行う（以下「ヒットＡ リード」と称す）。また有効デ
ータがチャネル１５２にはなく（以下「チャネルミス」
と称す）、メモリセルの有効データのＲｏｗアドレスが
Ａｃｔｉｖｅ Ｓｔａｎｄ ｂｙ状態となっていれば、
まず、プリフェッチ動作を実行することにより有効デー
タをチャネル１５２に転送し、その後、チャネル・リー
ド動作を行う（以下「ヒットＢ リード」と称す）。
５２に存在する場合（以下「チャネルヒット」と称
す）、メモリコントローラは、チャネル・リード動作を
行う（以下「ヒットＡ リード」と称す）。また有効デ
ータがチャネル１５２にはなく（以下「チャネルミス」
と称す）、メモリセルの有効データのＲｏｗアドレスが
Ａｃｔｉｖｅ Ｓｔａｎｄ ｂｙ状態となっていれば、
まず、プリフェッチ動作を実行することにより有効デー
タをチャネル１５２に転送し、その後、チャネル・リー
ド動作を行う（以下「ヒットＢ リード」と称す）。
【００１０】チャネルミスでなおかつ有効データの存在
するＲｏｗアドレスと異なるＲｏｗアドレスがＡｃｔｉ
ｖｅ Ｓｔａｎｄ ｂｙ状態となっている（以下「Ｒｏ
ｗミス」と称す）場合、まず有効データの存在するＲｏ
ｗアドレスをＡｃｔｉｖｅＳｔａｎｄ ｂｙ状態に移行
させ、その後プリフェッチ動作を実行することにより有
効データをチャネル１５２に転送し、その後、チャネル
・リード動作を行う（以下「ミスリード」と称す）。
するＲｏｗアドレスと異なるＲｏｗアドレスがＡｃｔｉ
ｖｅ Ｓｔａｎｄ ｂｙ状態となっている（以下「Ｒｏ
ｗミス」と称す）場合、まず有効データの存在するＲｏ
ｗアドレスをＡｃｔｉｖｅＳｔａｎｄ ｂｙ状態に移行
させ、その後プリフェッチ動作を実行することにより有
効データをチャネル１５２に転送し、その後、チャネル
・リード動作を行う（以下「ミスリード」と称す）。
【００１１】また、上記のミスリードの場合において、
他のバックグランド動作が実行中であった場合には、他
のバックグランド動作の終了後に、プリフェッチ動作等
を実施する必要がある。このように、ミスリード時など
に発生するプリフェッチ等のバックグランド動作のペナ
ルティにより、新たに発生するアクセスが遅くなるとい
う問題が生じる。
他のバックグランド動作が実行中であった場合には、他
のバックグランド動作の終了後に、プリフェッチ動作等
を実施する必要がある。このように、ミスリード時など
に発生するプリフェッチ等のバックグランド動作のペナ
ルティにより、新たに発生するアクセスが遅くなるとい
う問題が生じる。
【００１２】以下、図８の従来例のアクセス要求に対す
るタイミングチャートと図９の従来例のＶＣＳＤＲＡＭ
モジュールの模式的ブロック構成図を参照してチャネル
ミス時に従来のメモリコントローラで行われる動作手順
について説明する。
るタイミングチャートと図９の従来例のＶＣＳＤＲＡＭ
モジュールの模式的ブロック構成図を参照してチャネル
ミス時に従来のメモリコントローラで行われる動作手順
について説明する。
【００１３】図８のタイミングチャートは、メモリマス
タからのメモリアクセス要求が３回あった場合を示して
いる。まず、最初に発生したリード要求をリード要求１
とし以下同様にリード要求２、リード要求３とし、リー
ド要求１で発生したメモリＲｏｗアドレスをＲｏｗ１、
セグメントをＳｅｇ１とし、以下同様にリード要求２、
リード要求３で発生したものを各々Ｒｏｗ２、Ｓｅｇ
２、Ｒｏｗ３、Ｓｅｇ３とする。また、その時のＣｏｌ
ｕｍｎアドレスをそれぞれ、Ｃｏｌ１、Ｃｏｌ２、Ｃｏ
ｌ３とする。
タからのメモリアクセス要求が３回あった場合を示して
いる。まず、最初に発生したリード要求をリード要求１
とし以下同様にリード要求２、リード要求３とし、リー
ド要求１で発生したメモリＲｏｗアドレスをＲｏｗ１、
セグメントをＳｅｇ１とし、以下同様にリード要求２、
リード要求３で発生したものを各々Ｒｏｗ２、Ｓｅｇ
２、Ｒｏｗ３、Ｓｅｇ３とする。また、その時のＣｏｌ
ｕｍｎアドレスをそれぞれ、Ｃｏｌ１、Ｃｏｌ２、Ｃｏ
ｌ３とする。
【００１４】リード要求１とリード要求２とは同一のメ
モリＲｏｗアドレスと同一セグメントであり、Ｃｏｌｕ
ｍｎアドレスのみ異なり、リード要求３は、リード要求
１，２とは異なったＲｏｗアドレスへのアクセスである
とする。
モリＲｏｗアドレスと同一セグメントであり、Ｃｏｌｕ
ｍｎアドレスのみ異なり、リード要求３は、リード要求
１，２とは異なったＲｏｗアドレスへのアクセスである
とする。
【００１５】また、ＶＣＳＤＲＡＭモジュールの各メモ
リセルはＩＤＬＥ（ＢａｎｋおよびチャネルがＡｃｔｉ
ｖｅ状態でない）状態にあるものとする。
リセルはＩＤＬＥ（ＢａｎｋおよびチャネルがＡｃｔｉ
ｖｅ状態でない）状態にあるものとする。
【００１６】まず、リード要求１に対して従来のメモリ
コントローラは、ＶＣＳＤＲＡＭモジュールがＩＤＬＥ
状態であるため、リード要求１によりメモリに対しＡＣ
Ｔ（バンク・アクティブ）コマンドによりＲｏｗ１を与
え、メモリのＢａｎｋ ＡをＡｃｔｉｖｅ Ｓｔａｎｄ
ｂｙ状態にして、ＰＦＣ（プリフェッチ）コマンドに
より、Ｓｅｇ１を与えることにより、チャネル１に有効
なデータを転送する。そして、ＲＥＡＤ（チャネル・リ
ード）コマンドにより、対象となるＣｏｌ１を与えるこ
とにより、チャネル１よりデータ１（ｄａ００〜ｄａ０
３）をリードする。リード要求１に対するメモリリード
動作は、これにより終了する。
コントローラは、ＶＣＳＤＲＡＭモジュールがＩＤＬＥ
状態であるため、リード要求１によりメモリに対しＡＣ
Ｔ（バンク・アクティブ）コマンドによりＲｏｗ１を与
え、メモリのＢａｎｋ ＡをＡｃｔｉｖｅ Ｓｔａｎｄ
ｂｙ状態にして、ＰＦＣ（プリフェッチ）コマンドに
より、Ｓｅｇ１を与えることにより、チャネル１に有効
なデータを転送する。そして、ＲＥＡＤ（チャネル・リ
ード）コマンドにより、対象となるＣｏｌ１を与えるこ
とにより、チャネル１よりデータ１（ｄａ００〜ｄａ０
３）をリードする。リード要求１に対するメモリリード
動作は、これにより終了する。
【００１７】次にリード要求２によって、メモリコント
ローラは、リード要求１とリード要求２とが、同一のＲ
ｏｗアドレス、同一のセグメントであり、Ｃｏｌｕｍｎ
アドレスのみ異なるため、チャネルヒットと判断し、チ
ャネル１に対してＲＥＡＤコマンドを発行し、Ｃｏｌ２
を与えることにより、チャネル１よりデータ２（ｄｂ０
０〜ｄｂ０３）をリードする。すなわち、ヒットＡ リ
ードを実施する。これにより、リード要求２に対するリ
ード動作が終了する。
ローラは、リード要求１とリード要求２とが、同一のＲ
ｏｗアドレス、同一のセグメントであり、Ｃｏｌｕｍｎ
アドレスのみ異なるため、チャネルヒットと判断し、チ
ャネル１に対してＲＥＡＤコマンドを発行し、Ｃｏｌ２
を与えることにより、チャネル１よりデータ２（ｄｂ０
０〜ｄｂ０３）をリードする。すなわち、ヒットＡ リ
ードを実施する。これにより、リード要求２に対するリ
ード動作が終了する。
【００１８】最後にリード要求３であるが、これは、有
効なデータがチャネルには存在せず、現在Ａｃｔｉｖｅ
Ｓｔａｎｄ ｂｙ状態になっているＲｏｗアドレスが
リード要求３の有効データの存在するＲｏｗアドレスと
異なっているため、ミスリードである。
効なデータがチャネルには存在せず、現在Ａｃｔｉｖｅ
Ｓｔａｎｄ ｂｙ状態になっているＲｏｗアドレスが
リード要求３の有効データの存在するＲｏｗアドレスと
異なっているため、ミスリードである。
【００１９】まず、ＰＲＥ（プリチャージ）コマンドに
より現在Ａｃｔｉｖｅ Ｓｔａｎｄｂｙ状態になってい
るＢａｎｋ ＡをＩＤＬＥ状態に移行させ、次にＡＣＴ
コマンドによりＲｏｗ３を与え、メモリのＢａｎｋ Ｂ
をＡｃｔｉｖｅ Ｓｔａｎｄ ｂｙ状態にして、ＰＦＣ
コマンドによりＳｅｇ３を与えることにより、チャネル
２に有効なデータを転送する。そして、ＲＥＡＤコマン
ドを発行し、Ｃｏｌ３を与えることによりチャネル２か
らデータ３（ｄａ１０〜ｄａ１３）をリードする。この
ようにアクセス要求順序に従って、メモリへのアクセス
処理を実施している。
より現在Ａｃｔｉｖｅ Ｓｔａｎｄｂｙ状態になってい
るＢａｎｋ ＡをＩＤＬＥ状態に移行させ、次にＡＣＴ
コマンドによりＲｏｗ３を与え、メモリのＢａｎｋ Ｂ
をＡｃｔｉｖｅ Ｓｔａｎｄ ｂｙ状態にして、ＰＦＣ
コマンドによりＳｅｇ３を与えることにより、チャネル
２に有効なデータを転送する。そして、ＲＥＡＤコマン
ドを発行し、Ｃｏｌ３を与えることによりチャネル２か
らデータ３（ｄａ１０〜ｄａ１３）をリードする。この
ようにアクセス要求順序に従って、メモリへのアクセス
処理を実施している。
【００２０】したがって、チャネルミスが発生した場
合、アクセスが実行されるまで図８に見られるように多
くの時間が必要となるという問題が生じる。
合、アクセスが実行されるまで図８に見られるように多
くの時間が必要となるという問題が生じる。
【００２１】
【発明が解決しようとする課題】上述の様に、従来のメ
モリ制御回路では、チャネルミス発生時等に、プリフェ
ッチ等のバックグランド動作のペナルティにより新たに
発生するアクセスが遅くなるという問題がある。
モリ制御回路では、チャネルミス発生時等に、プリフェ
ッチ等のバックグランド動作のペナルティにより新たに
発生するアクセスが遅くなるという問題がある。
【００２２】本発明の主な目的は、ＶＣＳＤＲＡＭの転
送レートを低下させないように、コマンドの実施順位を
最適化したことにより効率良いメモリ制御回路を提供す
ることにある。
送レートを低下させないように、コマンドの実施順位を
最適化したことにより効率良いメモリ制御回路を提供す
ることにある。
【００２３】
【課題を解決するための手段】本発明のメモリ制御回路
は、１個以上のバーチャルチャネルＳＤＲＡＭをアクセ
ス制御するメモリ制御方法に用いられるメモリ制御回路
であって、各メモリマスタからのアクセス要求を保持す
るアクセス要求保持部と、そのアクセス要求について現
状のメモリセルの状態を比較する状態比較部と、その状
態比較部の情報を基にメモリへのバックグランド制御コ
マンドを生成する先行コマンド制御回路と、アクセス要
求保持部および先行コマンド制御回路からの要求により
所定の基準で優先順位を決定してメモリに対してコマン
ドを制御するステート制御部と、ステート制御部からの
要求をメモリコマンドに変換するコマンド生成回路およ
びアドレス生成回路とを備え、ステート制御部は、アク
セス要求保持部から供給されるフォアグランドコマンド
要求信号を格納するフォアグランドコマンド要求信号格
納部と、先行コマンド制御回路から供給されるバックグ
ランドコマンド要求信号を格納するバックグランドコマ
ンド要求信号格納部と、フォアグランドコマンド要求信
号およびバックグランドコマンド要求信号を順次引き出
してそれぞれのアクセス要求と関係付けて所定の基準で
コマンド要求信号の順位付けを行って整列させるコマン
ド要求信号順位付け部と、順位付けられたコマンド要求
信号を順次コマンド生成回路とアドレス生成回路とに供
給するコマンド要求信号供給部と、コマンド生成回路と
アドレス生成回路によって生成された信号を受けてメモ
リバスの状態を監視して必要な情報をコマンド要求信号
順位付け部に出力するメモリバス監視部とを備えるメモ
リ制御回路において、ステート制御部のコマンド要求信
号順位付け部における順位付けは、同一アクセス要求で
はバックグランドコマンド要求信号がフォアグランドコ
マンド要求信号より先行するようにアクセス要求順に整
列させ、そのバックグランドの動作が先行するアクセス
要求のフォアグランド動作のチャネルの変更を行わない
位置までバックグランドコマンドの動作の時期の繰り上
げを行い、メモリバス監視部からの情報に基づいて、バ
ックグランド動作ならびにフォアグランド動作の実行に
当っては、アクティブ状態のメモリセルアレイのバンク
アドレスと同一アドレスに対するバックグランドコマン
ドの動作が優先的に実行され、メモリバスが他のコマン
ドを受け付けていてバックグランドのコマンドを受け付
けられない状態の場合においては、先行するアクセス要
求のフォアグランドの動作が実行可能ならばその動作を
先に実行させるように順位付けする処理である。
は、１個以上のバーチャルチャネルＳＤＲＡＭをアクセ
ス制御するメモリ制御方法に用いられるメモリ制御回路
であって、各メモリマスタからのアクセス要求を保持す
るアクセス要求保持部と、そのアクセス要求について現
状のメモリセルの状態を比較する状態比較部と、その状
態比較部の情報を基にメモリへのバックグランド制御コ
マンドを生成する先行コマンド制御回路と、アクセス要
求保持部および先行コマンド制御回路からの要求により
所定の基準で優先順位を決定してメモリに対してコマン
ドを制御するステート制御部と、ステート制御部からの
要求をメモリコマンドに変換するコマンド生成回路およ
びアドレス生成回路とを備え、ステート制御部は、アク
セス要求保持部から供給されるフォアグランドコマンド
要求信号を格納するフォアグランドコマンド要求信号格
納部と、先行コマンド制御回路から供給されるバックグ
ランドコマンド要求信号を格納するバックグランドコマ
ンド要求信号格納部と、フォアグランドコマンド要求信
号およびバックグランドコマンド要求信号を順次引き出
してそれぞれのアクセス要求と関係付けて所定の基準で
コマンド要求信号の順位付けを行って整列させるコマン
ド要求信号順位付け部と、順位付けられたコマンド要求
信号を順次コマンド生成回路とアドレス生成回路とに供
給するコマンド要求信号供給部と、コマンド生成回路と
アドレス生成回路によって生成された信号を受けてメモ
リバスの状態を監視して必要な情報をコマンド要求信号
順位付け部に出力するメモリバス監視部とを備えるメモ
リ制御回路において、ステート制御部のコマンド要求信
号順位付け部における順位付けは、同一アクセス要求で
はバックグランドコマンド要求信号がフォアグランドコ
マンド要求信号より先行するようにアクセス要求順に整
列させ、そのバックグランドの動作が先行するアクセス
要求のフォアグランド動作のチャネルの変更を行わない
位置までバックグランドコマンドの動作の時期の繰り上
げを行い、メモリバス監視部からの情報に基づいて、バ
ックグランド動作ならびにフォアグランド動作の実行に
当っては、アクティブ状態のメモリセルアレイのバンク
アドレスと同一アドレスに対するバックグランドコマン
ドの動作が優先的に実行され、メモリバスが他のコマン
ドを受け付けていてバックグランドのコマンドを受け付
けられない状態の場合においては、先行するアクセス要
求のフォアグランドの動作が実行可能ならばその動作を
先に実行させるように順位付けする処理である。
【００２４】そのアクセス要求保持部は、アクセス要求
受付部から供給されるメモリマスタからのアクセス要求
信号を格納するアクセス要求信号格納部と、そのアクセ
ス要求信号を引き出してフォアグランドコマンドを選択
するフォアグランドコマンド選択部と、選択されたフォ
アグランドコマンドの発行をステート制御部に要求する
フォアグランドコマンド要求信号発生部とを備えるるこ
とが好ましい。
受付部から供給されるメモリマスタからのアクセス要求
信号を格納するアクセス要求信号格納部と、そのアクセ
ス要求信号を引き出してフォアグランドコマンドを選択
するフォアグランドコマンド選択部と、選択されたフォ
アグランドコマンドの発行をステート制御部に要求する
フォアグランドコマンド要求信号発生部とを備えるるこ
とが好ましい。
【００２５】また、状態比較部は、アクセス要求受付部
から供給されるメモリマスタからのアクセス要求信号を
格納するアクセス要求信号格納部と、ＶＣＳＤＲＡＭモ
ジュールの状態を格納するメモリ状態格納部と、先行コ
マンド制御回路から供給されたバックグランドコマンド
発生信号を入力してメモリ状態格納部のメモリ状態テー
ブルを更新するメモリ状態更新部と、アクセス要求格納
部からアクセス要求信号を引き出してメモリ状態格納部
のメモリ状態テーブルと比較照合する状態比較部と、比
較照合結果からバックグランド動作の要否と内容とを判
定するバックグランド動作判定部と、バックグランド動
作が必要と判定された場合はその内容からバックグラン
ド動作要求信号を発行して先行コマンド制御回路に供給
するバックグランド動作要求信号発生部と、状態比較部
の比較照合結果からアクセス要求のあるチャネルの有効
の可否を判定してその結果をアクセス要求保持部に出力
する有効チャネル判定部とを備えることが好ましい。
から供給されるメモリマスタからのアクセス要求信号を
格納するアクセス要求信号格納部と、ＶＣＳＤＲＡＭモ
ジュールの状態を格納するメモリ状態格納部と、先行コ
マンド制御回路から供給されたバックグランドコマンド
発生信号を入力してメモリ状態格納部のメモリ状態テー
ブルを更新するメモリ状態更新部と、アクセス要求格納
部からアクセス要求信号を引き出してメモリ状態格納部
のメモリ状態テーブルと比較照合する状態比較部と、比
較照合結果からバックグランド動作の要否と内容とを判
定するバックグランド動作判定部と、バックグランド動
作が必要と判定された場合はその内容からバックグラン
ド動作要求信号を発行して先行コマンド制御回路に供給
するバックグランド動作要求信号発生部と、状態比較部
の比較照合結果からアクセス要求のあるチャネルの有効
の可否を判定してその結果をアクセス要求保持部に出力
する有効チャネル判定部とを備えることが好ましい。
【００２６】
【００２７】
【００２８】本発明のメモリ制御方法は、メモリマスタ
からのアクセス要求があるとアクセス要求を保持して蓄
積し、順次引き出されたアクセス要求の実行のためにバ
ックグランド処理が必要かを判断し、バックグランド処
理が必要の場合はバックグランドコマンド要求信号を生
成し、バックグランド処理が必要でない場合も含めてフ
ォアグランドコマンド要求信号を生成し、アクセス要求
順にそれぞれバックグランドコマンド要求信号、フォア
グランドコマンド要求信号の順で整列させ、そのバック
グランドの動作が先行するアクセス要求のフォアグラン
ド動作のチャネルの変更を行わない位置までバックグラ
ンドコマンドの動作の時期を繰り上げ、コマンド要求を
コマンド生成回路とアドレス生成回路に順次供給してＶ
ＣＳＤＲＡＭモジュールのメモリを制御する。
からのアクセス要求があるとアクセス要求を保持して蓄
積し、順次引き出されたアクセス要求の実行のためにバ
ックグランド処理が必要かを判断し、バックグランド処
理が必要の場合はバックグランドコマンド要求信号を生
成し、バックグランド処理が必要でない場合も含めてフ
ォアグランドコマンド要求信号を生成し、アクセス要求
順にそれぞれバックグランドコマンド要求信号、フォア
グランドコマンド要求信号の順で整列させ、そのバック
グランドの動作が先行するアクセス要求のフォアグラン
ド動作のチャネルの変更を行わない位置までバックグラ
ンドコマンドの動作の時期を繰り上げ、コマンド要求を
コマンド生成回路とアドレス生成回路に順次供給してＶ
ＣＳＤＲＡＭモジュールのメモリを制御する。
【００２９】本発明は、上記の目的であるＶＣＳＤＲＡ
Ｍの転送レートを低下させないために、各メモリマスタ
からのアクセス要求を保持するアクセス要求保持手段と
それと同時に保持されている現状のメモリの状態とその
アクセス要求とを比較する手段と、その比較した結果か
らバックグランド動作が必要である場合には、先行して
コマンド生成する手段と、その生成された先行コマンド
とアクセス要求保持手段から生成される通常に実行する
コマンドとに優先順位付けし、それを実行する手段とを
有している。
Ｍの転送レートを低下させないために、各メモリマスタ
からのアクセス要求を保持するアクセス要求保持手段と
それと同時に保持されている現状のメモリの状態とその
アクセス要求とを比較する手段と、その比較した結果か
らバックグランド動作が必要である場合には、先行して
コマンド生成する手段と、その生成された先行コマンド
とアクセス要求保持手段から生成される通常に実行する
コマンドとに優先順位付けし、それを実行する手段とを
有している。
【００３０】この現状のメモリの状態を保持し、保持さ
れた状態とアクセス要求とを比較する手段は、フォアグ
ランド動作とバックグランド動作を分離するという動作
をする。そして分離させたバックグランド動作要求を、
コマンドに優先順位付けしてそれを実行する手段に伝達
することにより、アクセス要求受け付け順序に関係な
く、バックグランド動作を事前に実行することが可能と
なる。
れた状態とアクセス要求とを比較する手段は、フォアグ
ランド動作とバックグランド動作を分離するという動作
をする。そして分離させたバックグランド動作要求を、
コマンドに優先順位付けしてそれを実行する手段に伝達
することにより、アクセス要求受け付け順序に関係な
く、バックグランド動作を事前に実行することが可能と
なる。
【００３１】従って、アクセス要求受付順序に関係なく
コマンドの実施順位を最適化したことにより、ＶＣＳＤ
ＲＡＭの転送レートを低下させないという効果が得られ
る。
コマンドの実施順位を最適化したことにより、ＶＣＳＤ
ＲＡＭの転送レートを低下させないという効果が得られ
る。
【００３２】
【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態のメモリ制御回路について詳
細に説明する。
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態のメモリ制御回路について詳
細に説明する。
【００３３】図１は本発明の実施の形態のメモリ制御回
路であるＶＣＳＤＲＡＭ制御回路の構成を示すブロック
構成図である。このＶＣＳＤＲＡＭ制御回路１は、コン
ピュータシステムに主記憶として設けられて複数のＶＣ
ＳＤＲＡＭ（ＶＣＳＤＲＡＭモジュール５）を制御する
ものであり、図示の様に、アクセス要求受付部１０、ア
クセス要求保持部２０、状態比較部３０、ステート制御
部４０、先行コマンド制御回路５０、コマンド生成回路
６０、アドレス生成回路７０を備えている。
路であるＶＣＳＤＲＡＭ制御回路の構成を示すブロック
構成図である。このＶＣＳＤＲＡＭ制御回路１は、コン
ピュータシステムに主記憶として設けられて複数のＶＣ
ＳＤＲＡＭ（ＶＣＳＤＲＡＭモジュール５）を制御する
ものであり、図示の様に、アクセス要求受付部１０、ア
クセス要求保持部２０、状態比較部３０、ステート制御
部４０、先行コマンド制御回路５０、コマンド生成回路
６０、アドレス生成回路７０を備えている。
【００３４】アクセス要求受付部１０は、各メモリマス
タ３からシステムバス２を経由して送られるアクセス要
求をまとめて順位付けするブロックであり、ここから、
アクセス要求保持部２０および状態比較部３０に１本化
されたアクセス要求信号を供給する。アクセス要求保持
部２０は、アクセス要求受付部１０からのアクセス要求
を要求順に保持管理するブロックである。アクセス要求
保持部２０は、保持されたアクセス要求のフォアグラン
ドコマンド要求信号を順次ステート制御部４０に供給す
る。状態比較部３０は、ＶＣＳＤＲＡＭモジュール５の
状態遷移を管理するブロックで、どのバンクがアクティ
ブであるか、あるいはどのチャネルがアクティブであ
り、どのセグメントが有効であるかなどの情報を管理し
ている。また、その管理しているＶＣＳＤＲＡＭモジュ
ールの情報とアクセス要求受付部１０から供給されたア
クセス要求とを比較し、そのアクセス要求に対しバック
グランド動作が必要である場合には先行コマンド制御回
路５０にバックグランド動作要求信号を供給する。その
バックグランド動作要求信号は、先行コマンド制御回路
５０で処理されステート制御部４０にバックグランドコ
マンド発生信号として供給される。ステート制御部４０
は、先行コマンド制御回路５０から供給されたバックグ
ランドコマンド発生信号とアクセス要求保持部２０から
供給されたフォアグランドコマンド要求信号とから所定
の基準で必要なコマンドの順位付けを実施する。但し、
アクセス要求受付部１０から供給された同一のアクセス
要求に対するコマンドの要求に対しては、バックグラウ
ンドコマンド要求信号がフォアグランドコマンド要求信
号より優先的に処理される。そして、ステート制御部４
０で順位付けされたコマンドに従ってコマンド生成回路
６０およびアドレス生成回路７０に対してＶＣＳＤＲＡ
Ｍモジュール５に対するコマンドおよびアドレスの発生
を制御する。ステート制御部４０によって供給された信
号にしたがってコマンド生成回路６０は各種制御信号を
制御し、アドレス生成回路７０はＶＣＳＤＲＡＭモジュ
ール５に与えるアドレスを生成してメモリシステムイン
タフェースバス４を経由してＶＣＳＤＲＡＭモジュール
５に供給する。
タ３からシステムバス２を経由して送られるアクセス要
求をまとめて順位付けするブロックであり、ここから、
アクセス要求保持部２０および状態比較部３０に１本化
されたアクセス要求信号を供給する。アクセス要求保持
部２０は、アクセス要求受付部１０からのアクセス要求
を要求順に保持管理するブロックである。アクセス要求
保持部２０は、保持されたアクセス要求のフォアグラン
ドコマンド要求信号を順次ステート制御部４０に供給す
る。状態比較部３０は、ＶＣＳＤＲＡＭモジュール５の
状態遷移を管理するブロックで、どのバンクがアクティ
ブであるか、あるいはどのチャネルがアクティブであ
り、どのセグメントが有効であるかなどの情報を管理し
ている。また、その管理しているＶＣＳＤＲＡＭモジュ
ールの情報とアクセス要求受付部１０から供給されたア
クセス要求とを比較し、そのアクセス要求に対しバック
グランド動作が必要である場合には先行コマンド制御回
路５０にバックグランド動作要求信号を供給する。その
バックグランド動作要求信号は、先行コマンド制御回路
５０で処理されステート制御部４０にバックグランドコ
マンド発生信号として供給される。ステート制御部４０
は、先行コマンド制御回路５０から供給されたバックグ
ランドコマンド発生信号とアクセス要求保持部２０から
供給されたフォアグランドコマンド要求信号とから所定
の基準で必要なコマンドの順位付けを実施する。但し、
アクセス要求受付部１０から供給された同一のアクセス
要求に対するコマンドの要求に対しては、バックグラウ
ンドコマンド要求信号がフォアグランドコマンド要求信
号より優先的に処理される。そして、ステート制御部４
０で順位付けされたコマンドに従ってコマンド生成回路
６０およびアドレス生成回路７０に対してＶＣＳＤＲＡ
Ｍモジュール５に対するコマンドおよびアドレスの発生
を制御する。ステート制御部４０によって供給された信
号にしたがってコマンド生成回路６０は各種制御信号を
制御し、アドレス生成回路７０はＶＣＳＤＲＡＭモジュ
ール５に与えるアドレスを生成してメモリシステムイン
タフェースバス４を経由してＶＣＳＤＲＡＭモジュール
５に供給する。
【００３５】図２はアクセス要求保持部２０の模式的ブ
ロック構成図である。アクセス要求保持部２０はアクセ
ス要求受付部１０から供給されるメモリマスタ３からの
アクセス要求信号を格納するアクセス要求信号格納部２
１と、アクセス要求信号を引き出してフォアグランドコ
マンドを選択するフォアグランドコマンド選択部２２
と、選択されたフォアグランドコマンドの発行をステー
ト制御部４０に要求するフォアグランドコマンド要求信
号発生部２３とを備え、アクセス要求されたチャネルが
有効になっているかを示す信号を状態比較部３０からフ
ォアグランド要求信号発生部２３が受けて、フォアグラ
ンド要求信号発生部２３はチャネルが有効ならば、ステ
ート制御部４０にフォアグランドコマンド要求を行う。
ロック構成図である。アクセス要求保持部２０はアクセ
ス要求受付部１０から供給されるメモリマスタ３からの
アクセス要求信号を格納するアクセス要求信号格納部２
１と、アクセス要求信号を引き出してフォアグランドコ
マンドを選択するフォアグランドコマンド選択部２２
と、選択されたフォアグランドコマンドの発行をステー
ト制御部４０に要求するフォアグランドコマンド要求信
号発生部２３とを備え、アクセス要求されたチャネルが
有効になっているかを示す信号を状態比較部３０からフ
ォアグランド要求信号発生部２３が受けて、フォアグラ
ンド要求信号発生部２３はチャネルが有効ならば、ステ
ート制御部４０にフォアグランドコマンド要求を行う。
【００３６】図３は、状態比較部３０の模式的ブロック
構成図である。状態比較部３０は、アクセス要求受付部
１０から供給されるメモリマスタ３からのアクセス要求
信号を格納するアクセス要求信号格納部３１と、ＶＣＳ
ＤＲＡＭモジュール５の状態を格納するメモリ状態格納
部３３と、先行コマンド制御回路５０から供給されたバ
ックグランドコマンド発生信号を入力してメモリ状態格
納部３３のメモリ状態テーブルを更新するメモリ状態更
新部３２と、アクセス要求格納部３１からアクセス要求
信号を引き出してメモリ状態格納部３３のメモリ状態テ
ーブルと比較照合する状態比較部３４と、比較照合結果
からバックグランド動作の要否と内容とを判定するバッ
クグランド動作判定部３５と、バックグランド動作が必
要と判定された場合はその内容からバックグランド動作
要求信号を発行して先行コマンド制御回路５０に供給す
るバックグランド動作要求信号発生部３６と、アクセス
要求信号とメモリ状態テーブルのチャネルの状態との比
較照合結果からアクセス要求のあるチャネルの有効の可
否を判断し、有効の可否を示す信号をフォアグランド用
としてアクセス要求保持部２０に返信する有効チャネル
判定部３７と、を備える。
構成図である。状態比較部３０は、アクセス要求受付部
１０から供給されるメモリマスタ３からのアクセス要求
信号を格納するアクセス要求信号格納部３１と、ＶＣＳ
ＤＲＡＭモジュール５の状態を格納するメモリ状態格納
部３３と、先行コマンド制御回路５０から供給されたバ
ックグランドコマンド発生信号を入力してメモリ状態格
納部３３のメモリ状態テーブルを更新するメモリ状態更
新部３２と、アクセス要求格納部３１からアクセス要求
信号を引き出してメモリ状態格納部３３のメモリ状態テ
ーブルと比較照合する状態比較部３４と、比較照合結果
からバックグランド動作の要否と内容とを判定するバッ
クグランド動作判定部３５と、バックグランド動作が必
要と判定された場合はその内容からバックグランド動作
要求信号を発行して先行コマンド制御回路５０に供給す
るバックグランド動作要求信号発生部３６と、アクセス
要求信号とメモリ状態テーブルのチャネルの状態との比
較照合結果からアクセス要求のあるチャネルの有効の可
否を判断し、有効の可否を示す信号をフォアグランド用
としてアクセス要求保持部２０に返信する有効チャネル
判定部３７と、を備える。
【００３７】図４はステート制御部４０の模式的ブロッ
ク構成図である。ステート制御部４０は、アクセス要求
保持部２０から供給されるフォアグランドコマンド要求
信号を格納するフォアグランドコマンド要求信号格納部
４１と、先行コマンド制御回路５０から供給されるバッ
クグランドコマンド要求信号を格納するバックグランド
コマンド要求信号格納部４２と、フォアグランドコマン
ド要求信号およびバックグランドコマンド要求信号を順
次引き出してそれぞれのアクセス要求と関係付けて所定
の基準でコマンド要求信号の順位付けを行って整列させ
るコマンド要求信号順位付け部４３と、順位付けられた
コマンド要求信号を順次コマンド生成回路６０とアドレ
ス生成回路７０に供給するコマンド要求信号供給部４４
と、コマンド生成回路６０とアドレス生成回路７０とで
生成された信号を受けてメモリバスの状態を監視し、フ
ォアグランド、バックグランドがビジー（ｂｕｓｙ）状
態であるかを判定しコマンド要求信号順位付け部４３に
メモリバスの状態を通知するメモリバス監視部４５とを
備える。
ク構成図である。ステート制御部４０は、アクセス要求
保持部２０から供給されるフォアグランドコマンド要求
信号を格納するフォアグランドコマンド要求信号格納部
４１と、先行コマンド制御回路５０から供給されるバッ
クグランドコマンド要求信号を格納するバックグランド
コマンド要求信号格納部４２と、フォアグランドコマン
ド要求信号およびバックグランドコマンド要求信号を順
次引き出してそれぞれのアクセス要求と関係付けて所定
の基準でコマンド要求信号の順位付けを行って整列させ
るコマンド要求信号順位付け部４３と、順位付けられた
コマンド要求信号を順次コマンド生成回路６０とアドレ
ス生成回路７０に供給するコマンド要求信号供給部４４
と、コマンド生成回路６０とアドレス生成回路７０とで
生成された信号を受けてメモリバスの状態を監視し、フ
ォアグランド、バックグランドがビジー（ｂｕｓｙ）状
態であるかを判定しコマンド要求信号順位付け部４３に
メモリバスの状態を通知するメモリバス監視部４５とを
備える。
【００３８】ステート制御部４０のコマンド要求信号順
位付け部４３における順位付けは、同一アクセス要求で
はバックグランドコマンド要求信号がフォアグランドコ
マンド要求信号より先行するようにアクセス要求順に整
列させ、そのバックグランドの動作が先行するアクセス
要求のフォアグランド動作のチャネルの変更を行わない
位置までバックグランドコマンドの動作の時期の繰り上
げを行い、動作の実行に当っては、メモリセルアレイの
バンクにヒットしているバックグランドコマンドの動作
を優先的に実行し、メモリパスが他のコマンドを受付け
ていてバックグランドのコマンドを受け付けられない状
態の場合において、先行するアクセス要求のフォアグラ
ンドの動作が実行可能ならばその動作を先に実行させる
処理である。
位付け部４３における順位付けは、同一アクセス要求で
はバックグランドコマンド要求信号がフォアグランドコ
マンド要求信号より先行するようにアクセス要求順に整
列させ、そのバックグランドの動作が先行するアクセス
要求のフォアグランド動作のチャネルの変更を行わない
位置までバックグランドコマンドの動作の時期の繰り上
げを行い、動作の実行に当っては、メモリセルアレイの
バンクにヒットしているバックグランドコマンドの動作
を優先的に実行し、メモリパスが他のコマンドを受付け
ていてバックグランドのコマンドを受け付けられない状
態の場合において、先行するアクセス要求のフォアグラ
ンドの動作が実行可能ならばその動作を先に実行させる
処理である。
【００３９】次に本発明の実施の形態のメモリ制御方法
について図面を参照して詳細に説明する。図５は本発明
の実施の形態のメモリ制御方法のフローチャートであ
る。メモリ制御を開始すると（Ｓ１０１）、メモリマス
タからのアクセス要求を待機し（Ｓ１０２）、アクセス
要求があるとアクセス要求を保持して蓄積し（Ｓ１０
３）、順次引き出されたアクセス要求の実行のためにバ
ックグランド処理が必要かを判断し（Ｓ１０４）、バッ
クグランド処理が必要な場合は（Ｓ１０４Ｙ）、バック
グランドコマンド要求信号を生成し（Ｓ１０５）、次に
バックグランド処理が必要でない場合（Ｓ１０４Ｎ）も
含めてフォアグランドコマンド要求信号を生成し（Ｓ１
０６）、アクセス要求順にそれぞれバックグランドコマ
ンド要求信号、フォアグランドコマンド要求信号の順で
整列させ（Ｓ１０７）、そのバックグランド動作が先行
フォアグランド動作のチャネルを変更する場合はステッ
プＳ１１０に進み（Ｓ１０８Ｎ）、そのバックグランド
動作が先行フォアグランド動作のチャネルを変更しない
場合は（Ｓ１０８Ｙ）、バックグランドコマンドの実行
を繰り上げてステップＳ１０８に戻り（Ｓ１０９）、順
序を修正したコマンド要求をコマンド生成回路とアドレ
ス生成回路に順次供給してＶＣＳＤＲＡＭモジュールを
制御し（Ｓ１１０）、メモリ制御が終了でなければ（Ｓ
１１１Ｎ）、ステップ１０２に戻ってアクセス要求を待
機し、終了であれば（Ｓ１１１Ｙ）メモリ制御を終了す
る（Ｓ１１２）。
について図面を参照して詳細に説明する。図５は本発明
の実施の形態のメモリ制御方法のフローチャートであ
る。メモリ制御を開始すると（Ｓ１０１）、メモリマス
タからのアクセス要求を待機し（Ｓ１０２）、アクセス
要求があるとアクセス要求を保持して蓄積し（Ｓ１０
３）、順次引き出されたアクセス要求の実行のためにバ
ックグランド処理が必要かを判断し（Ｓ１０４）、バッ
クグランド処理が必要な場合は（Ｓ１０４Ｙ）、バック
グランドコマンド要求信号を生成し（Ｓ１０５）、次に
バックグランド処理が必要でない場合（Ｓ１０４Ｎ）も
含めてフォアグランドコマンド要求信号を生成し（Ｓ１
０６）、アクセス要求順にそれぞれバックグランドコマ
ンド要求信号、フォアグランドコマンド要求信号の順で
整列させ（Ｓ１０７）、そのバックグランド動作が先行
フォアグランド動作のチャネルを変更する場合はステッ
プＳ１１０に進み（Ｓ１０８Ｎ）、そのバックグランド
動作が先行フォアグランド動作のチャネルを変更しない
場合は（Ｓ１０８Ｙ）、バックグランドコマンドの実行
を繰り上げてステップＳ１０８に戻り（Ｓ１０９）、順
序を修正したコマンド要求をコマンド生成回路とアドレ
ス生成回路に順次供給してＶＣＳＤＲＡＭモジュールを
制御し（Ｓ１１０）、メモリ制御が終了でなければ（Ｓ
１１１Ｎ）、ステップ１０２に戻ってアクセス要求を待
機し、終了であれば（Ｓ１１１Ｙ）メモリ制御を終了す
る（Ｓ１１２）。
【００４０】以下、本実施の形態のメモリ制御回路の動
作について例をあげて具体的に説明する。図１のＶＣＳ
ＤＲＡＭ制御回路の構成を示すブロック構成図と、図６
の本実施形態におけるのチャネルミス時の動作を説明す
るタイミングチャート図を用いて説明する。図６のタイ
ミングチャートは、従来例で図８を参照して説明した条
件と同様にメモリマスタ３からのメモリリード要求が３
回あった場合を想定している。また、各動作やコマンド
の内容については従来の技術の項で説明したのでここで
は省略する。
作について例をあげて具体的に説明する。図１のＶＣＳ
ＤＲＡＭ制御回路の構成を示すブロック構成図と、図６
の本実施形態におけるのチャネルミス時の動作を説明す
るタイミングチャート図を用いて説明する。図６のタイ
ミングチャートは、従来例で図８を参照して説明した条
件と同様にメモリマスタ３からのメモリリード要求が３
回あった場合を想定している。また、各動作やコマンド
の内容については従来の技術の項で説明したのでここで
は省略する。
【００４１】まず、最初に発生したメモリリード要求を
リード要求１Ａとし以下同様にリード要求２Ａ、リード
要求３Ａとし、リード要求１Ａで発生したメモリＲｏｗ
アドレスをＲｏｗ１Ａ、セグメントをＳｅｇ１Ａとし、
以下同様にリード要求２Ａ、リード要求３Ａで発生した
ものを各々Ｒｏｗ２Ａ、Ｓｅｇ２Ａ、Ｒｏｗ３Ａ、Ｓｅ
ｇ３Ａとする。また、その時のＣｏｌｕｍｎアドレスを
それぞれ、Ｃｏｌ１Ａ、Ｃｏｌ２Ａ、Ｃｏｌ３Ａとす
る。
リード要求１Ａとし以下同様にリード要求２Ａ、リード
要求３Ａとし、リード要求１Ａで発生したメモリＲｏｗ
アドレスをＲｏｗ１Ａ、セグメントをＳｅｇ１Ａとし、
以下同様にリード要求２Ａ、リード要求３Ａで発生した
ものを各々Ｒｏｗ２Ａ、Ｓｅｇ２Ａ、Ｒｏｗ３Ａ、Ｓｅ
ｇ３Ａとする。また、その時のＣｏｌｕｍｎアドレスを
それぞれ、Ｃｏｌ１Ａ、Ｃｏｌ２Ａ、Ｃｏｌ３Ａとす
る。
【００４２】リード要求１Ａとリード要求２Ａとは同一
のメモリＲｏｗアドレスと同一セグメントであってＣｏ
ｌｕｍｎアドレスのみ異なり、リード要求３Ａは、リー
ド要求１Ａ，２Ａとは異なるＲｏｗアドレスへのアクセ
スであるとする。また、ＶＣＳＤＲＡＭモジュール５の
各メモリセルはＩＤＬＥ（ＢａｎｋおよびチャネルがＡ
ｃｔｉｖｅ状態でない）状態にあるものとする。このこ
とから、メモリマスタ３からのアクセス要求はそれぞれ
リード要求１Ａは新規リード動作、リード要求２Ａはチ
ャネルヒット動作、リード要求３Ａはチャネルミス動作
である。
のメモリＲｏｗアドレスと同一セグメントであってＣｏ
ｌｕｍｎアドレスのみ異なり、リード要求３Ａは、リー
ド要求１Ａ，２Ａとは異なるＲｏｗアドレスへのアクセ
スであるとする。また、ＶＣＳＤＲＡＭモジュール５の
各メモリセルはＩＤＬＥ（ＢａｎｋおよびチャネルがＡ
ｃｔｉｖｅ状態でない）状態にあるものとする。このこ
とから、メモリマスタ３からのアクセス要求はそれぞれ
リード要求１Ａは新規リード動作、リード要求２Ａはチ
ャネルヒット動作、リード要求３Ａはチャネルミス動作
である。
【００４３】リード要求１Ａの場合、アクセス要求受付
部１０からのアクセス要求信号が供給された時に、状態
比較部３０において現状のＶＣＳＤＲＡＭモジュールの
状態と比較される。状態比較部３０に保持されているＶ
ＣＳＤＲＡＭの状態は、Ｂａｎｋアドレス、チャネル共
にＡｃｔｉｖｅになっていないため、バックグランド動
作が必要であると判定され、先行コマンド制御回路５０
にバックグランド動作要求信号が供給される。それによ
り、先行コマンド制御回路５０はステート制御部４０に
ＡＣＴコマンド、ＰＦＣコマンドを発生させるようにバ
ックグランドコマンド要求信号を供給する。また、それ
と同時に状態比較部３０は、保持しているＶＣＳＤＲＡ
Ｍの状態を、Ｒｏｗ１Aがアクティブ、チャネル１がア
クティブでなおかつチャネル１にはＳｅｇ１Ａが保持さ
れているという情報に更新する。
部１０からのアクセス要求信号が供給された時に、状態
比較部３０において現状のＶＣＳＤＲＡＭモジュールの
状態と比較される。状態比較部３０に保持されているＶ
ＣＳＤＲＡＭの状態は、Ｂａｎｋアドレス、チャネル共
にＡｃｔｉｖｅになっていないため、バックグランド動
作が必要であると判定され、先行コマンド制御回路５０
にバックグランド動作要求信号が供給される。それによ
り、先行コマンド制御回路５０はステート制御部４０に
ＡＣＴコマンド、ＰＦＣコマンドを発生させるようにバ
ックグランドコマンド要求信号を供給する。また、それ
と同時に状態比較部３０は、保持しているＶＣＳＤＲＡ
Ｍの状態を、Ｒｏｗ１Aがアクティブ、チャネル１がア
クティブでなおかつチャネル１にはＳｅｇ１Ａが保持さ
れているという情報に更新する。
【００４４】それとは別にアクセス要求保持部２０は、
アクセス要求受付部１０からのアクセス要求信号により
リード要求１Ａに対してＲＥＡＤコマンドを発生させる
ようにフォアグランドコマンド要求信号をステート制御
部４０に供給する。ステート制御部４０は、各々のコマ
ンド要求に対して順位付けをし、リード要求１Ａに対し
て、ＡＣＴ１、ＰＦＣ１、ＲＥＡＤ１コマンドおよびア
ドレスの発生を制御する。
アクセス要求受付部１０からのアクセス要求信号により
リード要求１Ａに対してＲＥＡＤコマンドを発生させる
ようにフォアグランドコマンド要求信号をステート制御
部４０に供給する。ステート制御部４０は、各々のコマ
ンド要求に対して順位付けをし、リード要求１Ａに対し
て、ＡＣＴ１、ＰＦＣ１、ＲＥＡＤ１コマンドおよびア
ドレスの発生を制御する。
【００４５】リード要求２Ａは、アクセス要求受付部１
０からのアクセス要求信号が供給された時にリード要求
１Ａと同様に、状態比較部３０において保持されている
ＶＣＳＤＲＡＭモジュールの情報と比較され、リード要
求２Ａは、リード要求１ＡとＢａｎｋアドレス、および
セグメントが同一であり、Ｃｏｌｕｍｎアドレスのみ異
なるので、現在アクティブであるチャネル１からリード
動作を行えばよいことがわかる。よって、バックグラン
ド動作は不要であるため状態比較部３０からはバックグ
ランド動作要求信号は供給されない。従ってアクセス要
求保持部２０からリード要求２Ａに対してＲＥＡＤコマ
ンドを発行させるためのフォアグランドコマンド要求信
号のみが供給される。ステート制御部４０は、リード要
求２Ａに対してＲＥＡＤ２コマンドおよびアドレスの発
生を制御する。
０からのアクセス要求信号が供給された時にリード要求
１Ａと同様に、状態比較部３０において保持されている
ＶＣＳＤＲＡＭモジュールの情報と比較され、リード要
求２Ａは、リード要求１ＡとＢａｎｋアドレス、および
セグメントが同一であり、Ｃｏｌｕｍｎアドレスのみ異
なるので、現在アクティブであるチャネル１からリード
動作を行えばよいことがわかる。よって、バックグラン
ド動作は不要であるため状態比較部３０からはバックグ
ランド動作要求信号は供給されない。従ってアクセス要
求保持部２０からリード要求２Ａに対してＲＥＡＤコマ
ンドを発行させるためのフォアグランドコマンド要求信
号のみが供給される。ステート制御部４０は、リード要
求２Ａに対してＲＥＡＤ２コマンドおよびアドレスの発
生を制御する。
【００４６】リード要求３Ａの場合、アクセス要求受付
部１０からのアクセス要求信号が状態比較部３０に供給
された時に、状態比較部３０に保持されているＶＣＳＤ
ＲＡＭの状態は、ＢａｎｋアドレスはＲｏｗ１Ａがアク
ティブで、チャネル１にはＳｅｇ１ＡがＡｃｔｉｖｅで
ある。リード要求３ＡはＲｏｗ３Ａ、Ｓｅｇ３Ａである
ため、バックグランド動作が必要であると判定され、先
行コマンド制御回路５０にバックグランド動作要求信号
が供給される。それにより、先行コマンド制御回路５０
はＰＲＥ、ＡＣＴ、ＰＦＣコマンドを発生させる様にス
テート制御部４０にバックグランドコマンド要求信号を
供給する。また、それと同時に状態比較部３０は、保持
しているＶＣＳＤＲＡＭの状態を、Ｒｏｗ３Ａがアクテ
ィブ、チャネル１、チャネル２がアクティブでなおかつ
チャネル１にはＳｅｇ１Ａが保持されて、チャネル２に
はＳｅｇ３Ａが保持されているという情報に更新する。
部１０からのアクセス要求信号が状態比較部３０に供給
された時に、状態比較部３０に保持されているＶＣＳＤ
ＲＡＭの状態は、ＢａｎｋアドレスはＲｏｗ１Ａがアク
ティブで、チャネル１にはＳｅｇ１ＡがＡｃｔｉｖｅで
ある。リード要求３ＡはＲｏｗ３Ａ、Ｓｅｇ３Ａである
ため、バックグランド動作が必要であると判定され、先
行コマンド制御回路５０にバックグランド動作要求信号
が供給される。それにより、先行コマンド制御回路５０
はＰＲＥ、ＡＣＴ、ＰＦＣコマンドを発生させる様にス
テート制御部４０にバックグランドコマンド要求信号を
供給する。また、それと同時に状態比較部３０は、保持
しているＶＣＳＤＲＡＭの状態を、Ｒｏｗ３Ａがアクテ
ィブ、チャネル１、チャネル２がアクティブでなおかつ
チャネル１にはＳｅｇ１Ａが保持されて、チャネル２に
はＳｅｇ３Ａが保持されているという情報に更新する。
【００４７】リード要求１Ａと同様にアクセス要求保持
部２０は、アクセス要求受付部１０からのアクセス要求
信号によりリード要求３Ａに対してＲＥＡＤコマンドを
発生させるようにフォアグランドコマンド要求信号をス
テート制御部４０に供給する。ステート制御部４０は、
リード要求３Ａに対して、ＰＲＥ３、ＡＣＴ３、ＰＦＣ
３、ＲＥＡＤ３コマンドおよびアドレスの発生を制御す
る。
部２０は、アクセス要求受付部１０からのアクセス要求
信号によりリード要求３Ａに対してＲＥＡＤコマンドを
発生させるようにフォアグランドコマンド要求信号をス
テート制御部４０に供給する。ステート制御部４０は、
リード要求３Ａに対して、ＰＲＥ３、ＡＣＴ３、ＰＦＣ
３、ＲＥＡＤ３コマンドおよびアドレスの発生を制御す
る。
【００４８】ここで、ステート制御部４０は、同一のア
クセス要求に対してはバックグランド動作を優先して実
行するため、リード要求１ＡにおいてはＡＣＴ１、ＰＦ
Ｃ１、ＲＥＡＤ１の順にコマンドを実行する。リード要
求２ＡのＲＥＡＤ２コマンドは、ＲＥＡＤ１コマンドの
フォアグランド処理が終了するまで実行することができ
ない。
クセス要求に対してはバックグランド動作を優先して実
行するため、リード要求１ＡにおいてはＡＣＴ１、ＰＦ
Ｃ１、ＲＥＡＤ１の順にコマンドを実行する。リード要
求２ＡのＲＥＡＤ２コマンドは、ＲＥＡＤ１コマンドの
フォアグランド処理が終了するまで実行することができ
ない。
【００４９】ステート制御部４０は、バックグランド処
理は実行することが可能であるため、リード要求３のＰ
ＲＥ３コマンドをＲＥＡＤ２コマンドより先に実行す
る。ＰＲＥ３コマンドを実行後、ＲＥＡＤ１コマンドの
フォアグランド処理終了後、ＲＥＡＤ２コマンドを実行
する。その後、リード要求３でまだ実行されていないバ
ックグランド処理のＡＣＴ３、ＰＦＣ３コマンド、を実
行後、ＲＥＡＤ３コマンドを実行し、リード要求１Ａ、
２Ａ、３Ａのすべてのアクセス要求が終了する。
理は実行することが可能であるため、リード要求３のＰ
ＲＥ３コマンドをＲＥＡＤ２コマンドより先に実行す
る。ＰＲＥ３コマンドを実行後、ＲＥＡＤ１コマンドの
フォアグランド処理終了後、ＲＥＡＤ２コマンドを実行
する。その後、リード要求３でまだ実行されていないバ
ックグランド処理のＡＣＴ３、ＰＦＣ３コマンド、を実
行後、ＲＥＡＤ３コマンドを実行し、リード要求１Ａ、
２Ａ、３Ａのすべてのアクセス要求が終了する。
【００５０】このように、この実施形態においては、直
前のリード要求のフォアグランド処理前に次のリード要
求のバックグランド動作が挿入され、直前のリード要求
のフォアグランド処理の終了前に先行してリード要求３
のバックグランドコマンドが実施される。
前のリード要求のフォアグランド処理前に次のリード要
求のバックグランド動作が挿入され、直前のリード要求
のフォアグランド処理の終了前に先行してリード要求３
のバックグランドコマンドが実施される。
【００５１】このように、フォアグランド動作とバック
グランド動作とを分離させ、バックグランド動作発生時
には優先的にバックグランド動作を実施することにより
コマンド実行順序の最適化が実施され、ＶＣＳＤＲＡＭ
の転送レートの低下を低減させることができる。
グランド動作とを分離させ、バックグランド動作発生時
には優先的にバックグランド動作を実施することにより
コマンド実行順序の最適化が実施され、ＶＣＳＤＲＡＭ
の転送レートの低下を低減させることができる。
【００５２】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００５３】
【発明の効果】以上説明したように、本願発明によれ
ば、チャネルミス等のバックグランド動作発生時のバッ
クグランド動作によるペナルティを低減することがで
き、これによりＶＣＳＤＲＡＭの転送レートの低下を低
減する効果が得られる。
ば、チャネルミス等のバックグランド動作発生時のバッ
クグランド動作によるペナルティを低減することがで
き、これによりＶＣＳＤＲＡＭの転送レートの低下を低
減する効果が得られる。
【００５４】これは、バックグランド動作をそれ以前の
アクセス要求のフォアグランド動作の実施中にまで繰り
上げて実施することによりフォアグランド動作が継続し
て実施できるからである。
アクセス要求のフォアグランド動作の実施中にまで繰り
上げて実施することによりフォアグランド動作が継続し
て実施できるからである。
【図１】本発明の実施の形態のメモリ制御回路であるＶ
ＣＳＤＲＡＭ制御回路の構成を示すブロック構成図であ
る。
ＣＳＤＲＡＭ制御回路の構成を示すブロック構成図であ
る。
【図２】アクセス要求保持部の模式的ブロック構成図で
ある。
ある。
【図３】状態比較部の模式的ブロック構成図である。
【図４】ステート制御部の模式的ブロック構成図であ
る。
る。
【図５】本発明の実施の形態のメモリ制御方法のフロー
チャートである。
チャートである。
【図６】本実施形態におけるのチャネルミス時の動作を
説明するタイミングチャート図である。
説明するタイミングチャート図である。
【図７】ＶＣＳＤＲＡＭの動作を説明するための模式的
概要図である。
概要図である。
【図８】従来例のアクセス要求に対するタイミングチャ
ートである。
ートである。
【図９】従来例のＶＣＳＤＲＡＭモジュールの模式的ブ
ロック構成図である。
ロック構成図である。
１ ＶＣＳＤＲＡＭ制御回路
２ システムバス
３ａ、３ｂ、１３０ メモリマスタ
４ メモリシステムインタフェースバス
５ ＶＳＣＤＲＡＭモジュール
１０ アクセス要求受付部
２０ アクセス要求保持部
２１ アクセス要求信号格納部
２２ フォアグランドコマンド選択部
２３フォアグランドコマンド要求信号発生部
３０ 状態比較部
３１ アクセス要求信号格納部
３２ メモリ状態更新部
３３ メモリ状態格納部
３４ 状態比較部
３５ バックグランド動作判定部
３６ バックグランド動作要求信号発生部
３７ 有効チャネル判定部
４０ ステート制御部
４１ フォアグランドコマンド要求信号格納部
４２ バックグランドコマンド要求信号格納部
４３ コマンド要求信号順位付け部
４４ コマンド要求信号供給部
４５ メモリバス監視部
５０ 先行コマンド制御回路
６０ コマンド生成回路
７０ アドレス生成回路
１５０ ＶＳＣＤＲＡＭ
１５１ メモリセルアレイ
１５２ チャネル
１５３ Ｉ／Ｏバッファ
Ｓ１０１〜Ｓ１１２ ステップ
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
G06F 13/16 - 13/18
Claims (4)
- 【請求項１】 １個以上のバーチャルチャネルＳＤＲＡ
Ｍをアクセス制御するメモリ制御方法に用いられるメモ
リ制御回路であって、 各メモリマスタからのアクセス要求を保持するアクセス
要求保持部と、そのアクセス要求について現状のメモリ
セルの状態を比較する状態比較部と、その状態比較部の
情報を基にメモリへのバックグランド制御コマンドを生
成する先行コマンド制御回路と、アクセス要求保持部お
よび先行コマンド制御回路からの要求により所定の基準
で優先順位を決定してメモリに対してコマンドを制御す
るステート制御部と、ステート制御部からの要求をメモ
リコマンドに変換するコマンド生成回路およびアドレス
生成回路とを備え、前記ステート制御部は、前記アクセ
ス要求保持部から供給されるフォアグランドコマンド要
求信号を格納するフォアグランドコマンド要求信号格納
部と、前記先行コマンド制御回路から供給されるバック
グランドコマンド要求信号を格納するバックグランドコ
マンド要求信号格納部と、フォアグランドコマンド要求
信号およびバックグランドコマンド要求信号を順次引き
出してそれぞれのアクセス要求と関係付けて所定の基準
でコマンド要求信号の順位付けを行って整列させるコマ
ンド要求信号順位付け部と、順位付けられたコマンド要
求信号を順次前記コマンド生成回路と前記アドレス生成
回路とに供給するコマンド要求信号供給部と、前記コマ
ンド生成回路と前記アドレス生成回路によって生成され
た信号を受けてメモリバスの状態を監視して必要な情報
をコマンド要求信号順位付け部に出力するメモリバス監
視部とを備えるメモリ制御回路において、 前記ステート制御部のコマンド要求信号順位付け部にお
ける順位付けは、同一アクセス要求ではバックグランド
コマンド要求信号がフォアグランドコマンド要求信号よ
り先行するようにアクセス要求順に整列させ、そのバッ
クグランドの動作が先行するアクセス要求のフォアグラ
ンド動作のチャネルの変更を行わない位置までバックグ
ランドコマンドの動作の時期の繰り上げを行い、前記メ
モリバス監視部からの情報を参照して、バックグランド
動作ならびにフォアグランド動作の実行に当っては、ア
クティブ状態のメモリセルアレイのバンクアドレスと同
一アドレスに対するバックグランドコマンドの動作が優
先的に実行され、メモリバスが他のコマンドを受け付け
ていてバックグランドのコマンドを受け付けられない状
態の場合においては、先行するアクセス要求のフォアグ
ランドの動作が実行可能ならばその動作を先に実行させ
るように順位付けする処理である、ことを特徴とするメ
モリ制御回路。 - 【請求項２】 前記アクセス要求保持部は、アクセス要
求受付部から供給されるメモリマスタからのアクセス要
求信号を格納するアクセス要求信号格納部と、該アクセ
ス要求信号を引き出してフォアグランドコマンドを選択
するフォアグランドコマンド選択部と、選択されたフォ
アグランドコマンドの発行を前記ステート制御部に要求
するフォアグランドコマンド要求信号発生部とを備え
る、請求項１に記載のメモリ制御回路。 - 【請求項３】 前記状態比較部は、アクセス要求受付部
から供給されるメモリマスタからのアクセス要求信号を
格納するアクセス要求信号格納部と、バーチャルチャネ
ルＳＤＲＡＭモジュールの状態を格納するメモリ状態格
納部と、前記先行コマンド制御回路から供給されたバッ
クグランドコマンド発生信号を入力して前記メモリ状態
格納部のメモリ状態テーブルを更新するメモリ状態更新
部と、前記アクセス要求格納部からアクセス要求信号を
引き出して前記メモリ状態格納部の前記メモリ状態テー
ブルと比較照合する状態比較部と、比較照合結果からバ
ックグランド動作の要否と内容とを判定するバックグラ
ンド動作判定部と、バックグランド動作が必要と判定さ
れた場合はその内容からバックグランド動作要求信号を
発行して前記先行コマンド制御回路に供給するバックグ
ランド動作要求信号発生部と、前記状態比較部の比較照
合結果からアクセス要求のあるチャネルの有効の可否を
判定してその結果を前記アクセス要求保持部に出力する
有効チャネル判定部とを備える、請求項１に記載のメモ
リ制御回路。 - 【請求項４】 メモリマスタからのアクセス要求がある
とアクセス要求を保持して蓄積し、順次引き出されたア
クセス要求の実行のためにバックグランド処理が必要か
を判断し、バックグランド処理が必要の場合はバックグ
ランドコマンド要求信号を生成し、バックグランド処理
が必要でない場合も含めてフォアグランドコマンド要求
信号を生成し、アクセス要求順にそれぞれバックグラン
ドコマンド要求信号、フォアグランドコマンド要求信号
の順で整列させ、そのバックグランドの動作が先行する
アクセス要求のフォアグランド動作のチャネルの変更を
行わない位置までバックグランドコマンドの動作の時期
を繰り上げ、コマンド要求をコマンド生成回路とアドレ
ス生成回路に順次供給してＶＣＳＤＲＡＭモジュールの
メモリを制御する、ことを特徴とするメモリ制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305939A JP3506175B2 (ja) | 2000-10-05 | 2000-10-05 | メモリ制御回路とメモリ制御方法 |
| US09/969,994 US6751712B2 (en) | 2000-10-05 | 2001-10-04 | Circuit and method for executing access control of virtual channel memory preventing deterioration of data transfer rate |
| TW090124595A TW525058B (en) | 2000-10-05 | 2001-10-04 | Circuit and method for executing access control of virtual channel memory preventing deterioration of data transfer rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305939A JP3506175B2 (ja) | 2000-10-05 | 2000-10-05 | メモリ制御回路とメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002116950A JP2002116950A (ja) | 2002-04-19 |
| JP3506175B2 true JP3506175B2 (ja) | 2004-03-15 |
Family
ID=18786710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000305939A Expired - Fee Related JP3506175B2 (ja) | 2000-10-05 | 2000-10-05 | メモリ制御回路とメモリ制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6751712B2 (ja) |
| JP (1) | JP3506175B2 (ja) |
| TW (1) | TW525058B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60136168D1 (de) | 2001-06-28 | 2008-11-27 | Nokia Corp | Verfahren zum Ermöglichen von Übertragung zwischen Prozessen und Verarbeitungssystem unter Verwendung desselben |
| US6839817B2 (en) * | 2002-04-24 | 2005-01-04 | International Business Machines Corporation | Priority management of a disk array |
| GB0301448D0 (en) | 2003-01-22 | 2003-02-19 | Falanx Microsystems As | Microprocessor systems |
| DE102006015788A1 (de) * | 2006-01-27 | 2007-09-13 | Osram Opto Semiconductors Gmbh | Optoelektronischer Halbleiterchip |
| US20080059672A1 (en) * | 2006-08-30 | 2008-03-06 | Irish John D | Methods and Apparatus for Scheduling Prioritized Commands on a Bus |
| US8407307B1 (en) * | 2006-11-10 | 2013-03-26 | Flightview, Inc. | Flight information sending system and method |
| WO2011022114A1 (en) | 2009-08-20 | 2011-02-24 | Rambus Inc. | Atomic memory device |
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| JP6062714B2 (ja) * | 2012-10-31 | 2017-01-18 | キヤノン株式会社 | メモリ制御装置、メモリ制御方法およびプログラム |
| DE102017106713A1 (de) * | 2016-04-20 | 2017-10-26 | Samsung Electronics Co., Ltd. | Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295586B1 (en) * | 1998-12-04 | 2001-09-25 | Advanced Micro Devices, Inc. | Queue based memory controller |
| US6549991B1 (en) * | 2000-08-31 | 2003-04-15 | Silicon Integrated Systems Corp. | Pipelined SDRAM memory controller to optimize bus utilization |
-
2000
- 2000-10-05 JP JP2000305939A patent/JP3506175B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-04 US US09/969,994 patent/US6751712B2/en not_active Expired - Lifetime
- 2001-10-04 TW TW090124595A patent/TW525058B/zh not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| 池田博明，「バーチャル・チャネル・メモリ」 複数メモリー・マスタに有効，日経マイクロデバイス，日本，日経ＢＰ社，１９９８年 ２月 １日，第１５２号，ｐ．１４２−１４９ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020042864A1 (en) | 2002-04-11 |
| TW525058B (en) | 2003-03-21 |
| US6751712B2 (en) | 2004-06-15 |
| JP2002116950A (ja) | 2002-04-19 |
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