JP2002351741A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2002351741A JP2002351741A JP2001163237A JP2001163237A JP2002351741A JP 2002351741 A JP2002351741 A JP 2002351741A JP 2001163237 A JP2001163237 A JP 2001163237A JP 2001163237 A JP2001163237 A JP 2001163237A JP 2002351741 A JP2002351741 A JP 2002351741A
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- semiconductor
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- semiconductor memory
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Abstract
(57)【要約】
【課題】 大容量のデータ集合体の格納を安価な低速メ
モリを用いて行おうとすると、データ集合体中で特定領
域のみに高速アクセスしたい場合でもレイテンシが発生
し、装置全体の性能が低下する。 【解決手段】 データ集合体の特定領域にランダムな高
速アクセスの必要なデータが存在する場合、その特定領
域を示す優先情報をレジスタ１０３に書き込む。レジス
タ１０３に格納された優先情報に基づいてアクセス制御
回路１００は、その部分だけを第２の半導体メモリ１０
２に格納する。
モリを用いて行おうとすると、データ集合体中で特定領
域のみに高速アクセスしたい場合でもレイテンシが発生
し、装置全体の性能が低下する。 【解決手段】 データ集合体の特定領域にランダムな高
速アクセスの必要なデータが存在する場合、その特定領
域を示す優先情報をレジスタ１０３に書き込む。レジス
タ１０３に格納された優先情報に基づいてアクセス制御
回路１００は、その部分だけを第２の半導体メモリ１０
２に格納する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、さらに詳しくは、複数のデータを含んだデー
タ集合体を取り扱う半導体集積回路装置に関する。
置に関し、さらに詳しくは、複数のデータを含んだデー
タ集合体を取り扱う半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、処理装置の高速化に伴い、これに
データを供給する記憶装置の応答性の向上が望まれるよ
うになり、高速読み出し可能なＳＲＡＭなどが記憶装置
に用いられるようになっている。しかし、一般にこのよ
うな高速なメモリは面積パワーなどの観点から比較的高
価であるため処理装置全体のメモリをＳＲＡＭのみで構
成することは難しく、よりビットコストの安い低速なＤ
ＲＡＭなどの記憶装置が主記憶部分として使用されてい
る。ＤＲＡＭなどの半導体記憶装置は、連続したアドレ
スへのアクセスは高速に行うことができるけれども連続
データの先頭部分へのアクセスは高速化できない。この
ためサイクルの待ち状態（レイテンシ）が発生し、処理
装置全体の性能が低下する。これを解決するため、デー
タの先頭領域のみを別の高速な半導体記憶装置に格納
し、シーケンシャルに制御することによってレイテンシ
を回避する方法が提案されている（特開平６−３６５５
０号公報参照）。
データを供給する記憶装置の応答性の向上が望まれるよ
うになり、高速読み出し可能なＳＲＡＭなどが記憶装置
に用いられるようになっている。しかし、一般にこのよ
うな高速なメモリは面積パワーなどの観点から比較的高
価であるため処理装置全体のメモリをＳＲＡＭのみで構
成することは難しく、よりビットコストの安い低速なＤ
ＲＡＭなどの記憶装置が主記憶部分として使用されてい
る。ＤＲＡＭなどの半導体記憶装置は、連続したアドレ
スへのアクセスは高速に行うことができるけれども連続
データの先頭部分へのアクセスは高速化できない。この
ためサイクルの待ち状態（レイテンシ）が発生し、処理
装置全体の性能が低下する。これを解決するため、デー
タの先頭領域のみを別の高速な半導体記憶装置に格納
し、シーケンシャルに制御することによってレイテンシ
を回避する方法が提案されている（特開平６−３６５５
０号公報参照）。
【０００３】以下、このような半導体集積回路の一例に
ついて図１２を参照しつつ説明する。図１２に示した半
導体集積回路は、半導体メモリ１２０１および１２０２
と、制御回路１２００とを備える。半導体メモリ１２０
１には、データ集合体の先頭以外の部分Ｄａｔａ３−Ｄ
ａｔａ７が格納される。半導体メモリ１２０１は、単独
のデータに対するアクセスは低速であるけれども連続し
たアドレスのデータに対するアクセスは高速に実行する
ことができるメモリである。半導体メモリ１２０２に
は、データ集合体の先頭部分のデータＤａｔａ１，Ｄａ
ｔａ２が格納される。半導体メモリ１２０２は、単独の
データアクセスを高速に実現することができるメモリで
ある。制御回路１２００は、アドレス情報と制御信号と
を入力とし、半導体メモリ１２０１および１２０２に対
してアクセスアドレスおよびアクセス制御信号を出力す
る。制御回路１２００は内部にカウンタを持っており、
半導体メモリ１２０１と半導体メモリ１２０２とのどち
らにアクセスするかをカウンタの値に応じて決定してア
クセス制御信号を発行する。また制御回路１２００は、
半導体メモリ１２０１および１２０２に対するアクセス
アドレスをカウンタの値とアドレス情報とに基づいて生
成する。
ついて図１２を参照しつつ説明する。図１２に示した半
導体集積回路は、半導体メモリ１２０１および１２０２
と、制御回路１２００とを備える。半導体メモリ１２０
１には、データ集合体の先頭以外の部分Ｄａｔａ３−Ｄ
ａｔａ７が格納される。半導体メモリ１２０１は、単独
のデータに対するアクセスは低速であるけれども連続し
たアドレスのデータに対するアクセスは高速に実行する
ことができるメモリである。半導体メモリ１２０２に
は、データ集合体の先頭部分のデータＤａｔａ１，Ｄａ
ｔａ２が格納される。半導体メモリ１２０２は、単独の
データアクセスを高速に実現することができるメモリで
ある。制御回路１２００は、アドレス情報と制御信号と
を入力とし、半導体メモリ１２０１および１２０２に対
してアクセスアドレスおよびアクセス制御信号を出力す
る。制御回路１２００は内部にカウンタを持っており、
半導体メモリ１２０１と半導体メモリ１２０２とのどち
らにアクセスするかをカウンタの値に応じて決定してア
クセス制御信号を発行する。また制御回路１２００は、
半導体メモリ１２０１および１２０２に対するアクセス
アドレスをカウンタの値とアドレス情報とに基づいて生
成する。
【０００４】次に、以上のように構成された半導体集積
回路の動作について説明する。ここではデータ集合体中
のデータの数が８（Ｄａｔａ１−Ｄａｔａ８）、低速な
半導体メモリ１２０１のレイテンシが２サイクルであ
り、連続する８アドレスのデータを読み出すものとす
る。
回路の動作について説明する。ここではデータ集合体中
のデータの数が８（Ｄａｔａ１−Ｄａｔａ８）、低速な
半導体メモリ１２０１のレイテンシが２サイクルであ
り、連続する８アドレスのデータを読み出すものとす
る。
【０００５】書き込み要求が発生すると、８つの連続す
るデータＤａｔａ１−Ｄａｔａ８で構成されるデータ集
合体が外部から送られる。書き込み動作が開始される
と、制御回路１２００は、内蔵するカウンタの値に従っ
て半導体メモリ１２０１のレイテンシ期間に相当する２
サイクル期間 アクセス制御信号およびアクセスアドレ
スを半導体メモリ１２０２に発行し、データ集合体中の
先頭部分のデータＤａｔａ１，Ｄａｔａ２を半導体メモ
リ１２０２へ順次書き込む。これと並行して制御回路１
２００は、高速ページモードアクセスを開始するための
アクセスアドレスを半導体メモリ１２０１へ発行し、第
３番目のデータＤａｔａ３の書き込みの準備を実施して
いる。そして３サイクル目以降は、データ集合体の３番
目以降のデータＤａｔａ３−Ｄａｔａ８を高速ページモ
ードによって半導体メモリ１２０１に順次書き込む。
るデータＤａｔａ１−Ｄａｔａ８で構成されるデータ集
合体が外部から送られる。書き込み動作が開始される
と、制御回路１２００は、内蔵するカウンタの値に従っ
て半導体メモリ１２０１のレイテンシ期間に相当する２
サイクル期間 アクセス制御信号およびアクセスアドレ
スを半導体メモリ１２０２に発行し、データ集合体中の
先頭部分のデータＤａｔａ１，Ｄａｔａ２を半導体メモ
リ１２０２へ順次書き込む。これと並行して制御回路１
２００は、高速ページモードアクセスを開始するための
アクセスアドレスを半導体メモリ１２０１へ発行し、第
３番目のデータＤａｔａ３の書き込みの準備を実施して
いる。そして３サイクル目以降は、データ集合体の３番
目以降のデータＤａｔａ３−Ｄａｔａ８を高速ページモ
ードによって半導体メモリ１２０１に順次書き込む。
【０００６】読み出し動作の場合も同様に、先頭の２デ
ータＤａｔａ１，Ｄａｔａ２までは高速な半導体メモリ
１２０２から読み出し、３サイクル目以降は、高速ペー
ジモードによって半導体メモリ１２０１から読み出す。
低速な半導体メモリ１２０１のレイテンシ期間には高速
な半導体メモリ１２０２でもアクセス準備を実施させる
ため、処理装置においてデータ待ち期間（レイテンシ）
を発生しない。
ータＤａｔａ１，Ｄａｔａ２までは高速な半導体メモリ
１２０２から読み出し、３サイクル目以降は、高速ペー
ジモードによって半導体メモリ１２０１から読み出す。
低速な半導体メモリ１２０１のレイテンシ期間には高速
な半導体メモリ１２０２でもアクセス準備を実施させる
ため、処理装置においてデータ待ち期間（レイテンシ）
を発生しない。
【０００７】このように、図１２に示した半導体集積回
路では、高速な半導体メモリ１２０２へのアクセスと半
導体メモリ１２０１への高速ページモードによるアクセ
スとを連続的に行うため、メモリのすべてを高速な半導
体メモリで構成した場合と比べてアクセス速度を同程度
に保ったまま低価格化または小型化を実現することがで
きる。
路では、高速な半導体メモリ１２０２へのアクセスと半
導体メモリ１２０１への高速ページモードによるアクセ
スとを連続的に行うため、メモリのすべてを高速な半導
体メモリで構成した場合と比べてアクセス速度を同程度
に保ったまま低価格化または小型化を実現することがで
きる。
【０００８】
【発明が解決しようとする課題】図１２に示した半導体
集積回路では、データ集合体の先頭部分のデータＤａｔ
ａ１，Ｄａｔａ２の書き込み／読み出しに関しては高速
性が確保される。しかし、高速なランダムアクセスが必
要なデータがデータ集合体の先頭部分以外に入っていた
場合にはその度にレイテンシが発生してしまう。特に、
データ集合体の先頭部分以外の特定領域のデータだけを
連続で取り出してデータ処理に用いるような場合にはア
クセスのたびにレイテンシが発生し、データ処理装置の
性能の著しい低下を引き起こす。
集積回路では、データ集合体の先頭部分のデータＤａｔ
ａ１，Ｄａｔａ２の書き込み／読み出しに関しては高速
性が確保される。しかし、高速なランダムアクセスが必
要なデータがデータ集合体の先頭部分以外に入っていた
場合にはその度にレイテンシが発生してしまう。特に、
データ集合体の先頭部分以外の特定領域のデータだけを
連続で取り出してデータ処理に用いるような場合にはア
クセスのたびにレイテンシが発生し、データ処理装置の
性能の著しい低下を引き起こす。
【０００９】この発明は上記のような問題を解決するた
めになされたものであり、その目的は、データ集合体に
含まれる複数のデータのうちの任意のデータについて高
速なランダムアクセスが可能な半導体集積回路装置を提
供することである。
めになされたものであり、その目的は、データ集合体に
含まれる複数のデータのうちの任意のデータについて高
速なランダムアクセスが可能な半導体集積回路装置を提
供することである。
【００１０】
【課題を解決するための手段】この発明による半導体集
積回路装置は、データ集合体内での高速アクセスが必要
なデータを示す優先情報をレジスタに格納し、この優先
情報に基づいて、データ集合体のうちの任意の部分を第
２の半導体記憶装置に書き込むと同時に、第１の半導体
記憶装置にも書き込み、高速なランダムアクセスが必要
な場合には、第１の半導体記憶装置から読み出すもので
ある。この半導体集積回路によれば、小規模な回路の追
加とあらかじめ優先情報をレジスタに格納しておくこと
によりデータ集合体中の任意のデータに対して高速なラ
ンダムアクセスを可能とし、メモリシステムとしての性
能を向上させることができる。
積回路装置は、データ集合体内での高速アクセスが必要
なデータを示す優先情報をレジスタに格納し、この優先
情報に基づいて、データ集合体のうちの任意の部分を第
２の半導体記憶装置に書き込むと同時に、第１の半導体
記憶装置にも書き込み、高速なランダムアクセスが必要
な場合には、第１の半導体記憶装置から読み出すもので
ある。この半導体集積回路によれば、小規模な回路の追
加とあらかじめ優先情報をレジスタに格納しておくこと
によりデータ集合体中の任意のデータに対して高速なラ
ンダムアクセスを可能とし、メモリシステムとしての性
能を向上させることができる。
【００１１】具体的には、この発明の１つの局面に従っ
た半導体集積回路装置は、第１の半導体記憶装置と、第
２の半導体記憶装置と、レジスタと、アクセス制御回路
とを備える。第１の半導体記憶装置は、複数のデータを
含んだデータ集合体の主記憶部分となる記憶装置であ
る。レジスタには、データ集合体に含まれる複数のデー
タのうち特定のデータを示す優先情報が格納される。第
２の半導体記憶装置は、データ集合体に含まれる複数の
データのうち、レジスタに格納された優先情報によって
指定されたデータを格納する記憶装置である。アクセス
制御回路は、レジスタに格納された優先情報とアドレス
情報と制御信号とに基づいて、第１の半導体記憶装置お
よび第２の半導体記憶装置へのアクセスを制御する。
た半導体集積回路装置は、第１の半導体記憶装置と、第
２の半導体記憶装置と、レジスタと、アクセス制御回路
とを備える。第１の半導体記憶装置は、複数のデータを
含んだデータ集合体の主記憶部分となる記憶装置であ
る。レジスタには、データ集合体に含まれる複数のデー
タのうち特定のデータを示す優先情報が格納される。第
２の半導体記憶装置は、データ集合体に含まれる複数の
データのうち、レジスタに格納された優先情報によって
指定されたデータを格納する記憶装置である。アクセス
制御回路は、レジスタに格納された優先情報とアドレス
情報と制御信号とに基づいて、第１の半導体記憶装置お
よび第２の半導体記憶装置へのアクセスを制御する。
【００１２】好ましくは、上記優先情報は、データ集合
体に含まれる複数のデータのうち高速にアクセスする必
要があるデータを示すものである。
体に含まれる複数のデータのうち高速にアクセスする必
要があるデータを示すものである。
【００１３】好ましくは、上記優先情報は、データ集合
体に含まれる複数のデータのうちアクセス頻度が高いデ
ータを示すものである。
体に含まれる複数のデータのうちアクセス頻度が高いデ
ータを示すものである。
【００１４】好ましくは、上記第１の半導体記憶装置
は、同一容量の記憶装置を実現するための半導体記憶素
子の大きさが第２の半導体記憶装置より小さい。
は、同一容量の記憶装置を実現するための半導体記憶素
子の大きさが第２の半導体記憶装置より小さい。
【００１５】好ましくは、上記第２の半導体記憶装置
は、単独のデータアクセスを高速に可能な半導体記憶装
置であり、上記第１の半導体記憶装置は、単独のデータ
アクセスは低速であるが、連続したデータアクセスを高
速に実現可能な半導体記憶装置である。
は、単独のデータアクセスを高速に可能な半導体記憶装
置であり、上記第１の半導体記憶装置は、単独のデータ
アクセスは低速であるが、連続したデータアクセスを高
速に実現可能な半導体記憶装置である。
【００１６】好ましくは、上記第２の半導体記憶装置
は、単独のデータアクセスを第１の半導体記憶装置より
も低消費電力で実現可能な半導体記憶装置である。
は、単独のデータアクセスを第１の半導体記憶装置より
も低消費電力で実現可能な半導体記憶装置である。
【００１７】好ましくは、上記半導体集積回路装置はさ
らに、第３の半導体記憶装置と、アクセス判定回路と、
アクセス制御回路とを備える。第３の半導体記憶装置に
は、第１の半導体記憶装置に格納されたデータのうちラ
ンダムアクセス要求が行われたデータがコピーされる。
アクセス判定回路は、第３の半導体記憶装置に格納され
たデータのアドレス情報を蓄積し、当該アドレス情報が
第３の半導体記憶装置内に格納されているかどうかを判
定する。アクセス制御回路は、アクセス判定回路の判定
結果とアドレス情報と制御信号とに基づいて、第１から
第３の半導体記憶装置のいずれかに対してアクセスを実
施させる。
らに、第３の半導体記憶装置と、アクセス判定回路と、
アクセス制御回路とを備える。第３の半導体記憶装置に
は、第１の半導体記憶装置に格納されたデータのうちラ
ンダムアクセス要求が行われたデータがコピーされる。
アクセス判定回路は、第３の半導体記憶装置に格納され
たデータのアドレス情報を蓄積し、当該アドレス情報が
第３の半導体記憶装置内に格納されているかどうかを判
定する。アクセス制御回路は、アクセス判定回路の判定
結果とアドレス情報と制御信号とに基づいて、第１から
第３の半導体記憶装置のいずれかに対してアクセスを実
施させる。
【００１８】好ましくは、上記半導体集積回路装置はさ
らにバッファを備える。バッファは、第３の半導体記憶
装置とデータバスとの間に設けられ、第１の半導体記憶
装置から読み出されたデータを一時的に格納する。
らにバッファを備える。バッファは、第３の半導体記憶
装置とデータバスとの間に設けられ、第１の半導体記憶
装置から読み出されたデータを一時的に格納する。
【００１９】好ましくは、上記アクセス制御回路は、与
えられたアドレスと第２の半導体記憶装置に対するアク
セスアドレスとの間の変換機構をもつ。
えられたアドレスと第２の半導体記憶装置に対するアク
セスアドレスとの間の変換機構をもつ。
【００２０】この発明のもう１つの局面に従うと、半導
体集積回路装置は、第１の半導体記憶装置と、第２の半
導体記憶装置と、アクセス判定回路と、アクセス制御回
路とを備える。第１の半導体記憶装置は、複数のデータ
を含んだデータ集合体の主記憶部分となる記憶装置であ
る。第２の半導体記憶装置には、第１の半導体記憶装置
に格納されたデータのうちランダムアクセスが要求され
たデータがコピーされる。アクセス判定回路は、第２の
半導体記憶装置に格納されたデータのアドレス情報を蓄
積し、当該アドレス情報が第２の半導体記憶装置内に格
納されているかどうかを判定する。アクセス制御回路
は、アクセス判定回路の判定結果とアドレス情報と制御
信号とに基づいて、第１または第２の半導体記憶装置の
いずれかに対するアクセスを実施させる。
体集積回路装置は、第１の半導体記憶装置と、第２の半
導体記憶装置と、アクセス判定回路と、アクセス制御回
路とを備える。第１の半導体記憶装置は、複数のデータ
を含んだデータ集合体の主記憶部分となる記憶装置であ
る。第２の半導体記憶装置には、第１の半導体記憶装置
に格納されたデータのうちランダムアクセスが要求され
たデータがコピーされる。アクセス判定回路は、第２の
半導体記憶装置に格納されたデータのアドレス情報を蓄
積し、当該アドレス情報が第２の半導体記憶装置内に格
納されているかどうかを判定する。アクセス制御回路
は、アクセス判定回路の判定結果とアドレス情報と制御
信号とに基づいて、第１または第２の半導体記憶装置の
いずれかに対するアクセスを実施させる。
【００２１】好ましくは、上記半導体集積回路装置はさ
らにバッファを備える。バッファは、第２の半導体記憶
装置とデータバスとの間に設けられ、第１の半導体記憶
装置から読み出されたデータを一時的に格納する。
らにバッファを備える。バッファは、第２の半導体記憶
装置とデータバスとの間に設けられ、第１の半導体記憶
装置から読み出されたデータを一時的に格納する。
【００２２】好ましくは、上記第１の半導体記憶装置
は、同一容量の記憶装置を実現するための半導体記憶素
子の大きさが第２の半導体記憶装置より小さい。
は、同一容量の記憶装置を実現するための半導体記憶素
子の大きさが第２の半導体記憶装置より小さい。
【００２３】好ましくは、上記第２の半導体記憶装置
は、単独のデータアクセスを高速に可能な半導体記憶装
置であり、上記第１の半導体記憶装置は、単独のデータ
アクセスは低速であるが、連続したデータアクセスを高
速に実現可能な半導体記憶装置である。
は、単独のデータアクセスを高速に可能な半導体記憶装
置であり、上記第１の半導体記憶装置は、単独のデータ
アクセスは低速であるが、連続したデータアクセスを高
速に実現可能な半導体記憶装置である。
【００２４】好ましくは、上記第２の半導体記憶装置
は、単独のデータアクセスを第１の半導体記憶装置より
も低消費電力で実現可能な半導体記憶装置である。
は、単独のデータアクセスを第１の半導体記憶装置より
も低消費電力で実現可能な半導体記憶装置である。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付しその説明は繰り返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付しその説明は繰り返さない。
【００２６】（第1の実施形態）図１は、この発明の第
１の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図１に示す半導体集積回路は処理装置
のデータ供給部分として使用されるものであり、アクセ
ス制御回路１００と、第１の半導体メモリ１０１と、第
２の半導体メモリ１０２と、レジスタ１０３とを備え
る。
１の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図１に示す半導体集積回路は処理装置
のデータ供給部分として使用されるものであり、アクセ
ス制御回路１００と、第１の半導体メモリ１０１と、第
２の半導体メモリ１０２と、レジスタ１０３とを備え
る。
【００２７】半導体メモリ１０１は、単独のデータに対
するアクセスは低速であるけれども連続したデータに対
しては高速ページモードによって高速にアクセスするこ
とができるメモリである。ここでは、高速ページモード
によってアクセスする連続データの先頭データにアクセ
スするときの半導体メモリ１０１のレイテンシを２サイ
クルとする。半導体メモリ１０２は、単独データに対す
る高速なランダムアクセスが可能なメモリである。第１
の半導体メモリ１０１および第２の半導体メモリ１０２
としては以下のものを用いることができる。例えば、第
１の半導体メモリ１０１としてＤＲＡＭ、第２の半導体
メモリ１０２としてＳＲＡＭを用いることができる。ま
た、第１の半導体メモリ１０１として大容量のＳＲＡ
Ｍ、第２の半導体メモリとして小容量のＳＲＡＭを用い
ることができる。
するアクセスは低速であるけれども連続したデータに対
しては高速ページモードによって高速にアクセスするこ
とができるメモリである。ここでは、高速ページモード
によってアクセスする連続データの先頭データにアクセ
スするときの半導体メモリ１０１のレイテンシを２サイ
クルとする。半導体メモリ１０２は、単独データに対す
る高速なランダムアクセスが可能なメモリである。第１
の半導体メモリ１０１および第２の半導体メモリ１０２
としては以下のものを用いることができる。例えば、第
１の半導体メモリ１０１としてＤＲＡＭ、第２の半導体
メモリ１０２としてＳＲＡＭを用いることができる。ま
た、第１の半導体メモリ１０１として大容量のＳＲＡ
Ｍ、第２の半導体メモリとして小容量のＳＲＡＭを用い
ることができる。
【００２８】レジスタ１０３には、データ集合体に含ま
れるデータＤａｔａ１−Ｄａｔａ８のうちの何番目のデ
ータを高速にアクセスすべきかを示す優先情報が格納さ
れる。データ集合体は、複数のデータからなる１かたま
りのデータである。このようなデータ集合体の例として
画像データや通信用の情報などが挙げられる。
れるデータＤａｔａ１−Ｄａｔａ８のうちの何番目のデ
ータを高速にアクセスすべきかを示す優先情報が格納さ
れる。データ集合体は、複数のデータからなる１かたま
りのデータである。このようなデータ集合体の例として
画像データや通信用の情報などが挙げられる。
【００２９】アクセス制御回路１００は、レジスタ１０
３に格納された優先情報・アドレスバスからのアドレス
情報・外部からの制御信号（／ＣＳ，ＣＬＫ，／ＷＥ，
／ＲＥ）を受け、半導体メモリ１０１および１０２に対
するアクセスを制御する。
３に格納された優先情報・アドレスバスからのアドレス
情報・外部からの制御信号（／ＣＳ，ＣＬＫ，／ＷＥ，
／ＲＥ）を受け、半導体メモリ１０１および１０２に対
するアクセスを制御する。
【００３０】次に、以上のように構成された半導体集積
回路の動作について説明する。ここでは、データ集合体
に含まれるデータの数を８（Ｄａｔａ１−Ｄａｔａ８）
とする。そして、データ集合体に含まれるデータＤａｔ
ａ１−Ｄａｔａ８のうち、（１）先頭から５番目のデー
タＤａｔａ５を高速にアクセスするデータとする場合、
（２）先頭から１番目および２番目のデータＤａｔａ１
およびＤａｔａ２を高速にアクセスするデータとする場
合、（３）先頭から１番目、２番目および５番目のデー
タＤａｔａ１，Ｄａｔａ２およびＤａｔａ５を高速にア
クセスするデータとする場合について説明する。
回路の動作について説明する。ここでは、データ集合体
に含まれるデータの数を８（Ｄａｔａ１−Ｄａｔａ８）
とする。そして、データ集合体に含まれるデータＤａｔ
ａ１−Ｄａｔａ８のうち、（１）先頭から５番目のデー
タＤａｔａ５を高速にアクセスするデータとする場合、
（２）先頭から１番目および２番目のデータＤａｔａ１
およびＤａｔａ２を高速にアクセスするデータとする場
合、（３）先頭から１番目、２番目および５番目のデー
タＤａｔａ１，Ｄａｔａ２およびＤａｔａ５を高速にア
クセスするデータとする場合について説明する。
【００３１】（１）先頭から５番目のデータＤａｔａ５
を高速にアクセスするデータとする場合 まず、データ集合体の先頭から５番目のデータＤａｔａ
５だけを用いてデータ処理装置が高速なデータ処理を行
う必要があるケースについて説明する。このようなケー
スとしては、例えば、複数のデータ集合体の各々から５
番目のデータＤａｔａ５を抜き出して処理を行うような
場合が挙げられる。このとき優先情報は、データ集合体
に含まれるデータのうちの５番目のデータに対して設定
される。
を高速にアクセスするデータとする場合 まず、データ集合体の先頭から５番目のデータＤａｔａ
５だけを用いてデータ処理装置が高速なデータ処理を行
う必要があるケースについて説明する。このようなケー
スとしては、例えば、複数のデータ集合体の各々から５
番目のデータＤａｔａ５を抜き出して処理を行うような
場合が挙げられる。このとき優先情報は、データ集合体
に含まれるデータのうちの５番目のデータに対して設定
される。
【００３２】図２は、このときの各信号のタイミングを
示すタイムチャートである。以下、図２を参照しつつ説
明する。
示すタイムチャートである。以下、図２を参照しつつ説
明する。
【００３３】データ集合体のアクセスが始まる前である
時刻ｔ０以前において、高速なアクセスが必要なデータ
がデータ集合体の５番目にあることを示す優先情報があ
らかじめレジスタ１０３に格納される。すなわち時刻ｔ
０においてはすでに前述の優先情報がレジスタ１０３に
格納されている。
時刻ｔ０以前において、高速なアクセスが必要なデータ
がデータ集合体の５番目にあることを示す優先情報があ
らかじめレジスタ１０３に格納される。すなわち時刻ｔ
０においてはすでに前述の優先情報がレジスタ１０３に
格納されている。
【００３４】時刻ｔ０においてアクセス要求信号／ＣＳ
およびライト要求信号／ＷＥが発行され、データ集合体
の取り込みが開始される。データ集合体の１番目のデー
タＤａｔａ１に対するアドレス情報がアドレスバスから
アクセス制御回路１００に与えられる。アクセス制御回
路１００は、活性のライト要求信号／ＷＥ１およびアド
レス情報ＡＤＲ１を半導体メモリ１０１に与える。これ
により半導体メモリ１０１は書き込み可能状態になり、
アドレス情報ＡＤＲ１に従った位置にデータＤａｔａ１
が書き込まれる。一方、データ集合体の１番目のデータ
Ｄａｔａ１は、レジスタ１０３に格納された優先情報に
指定されたデータではないため、アクセス制御回路１０
０は不活性のライト要求信号／ＷＥ２を半導体メモリ１
０２に与える。これにより半導体メモリ１０２は書き込
み不能状態となる。すなわち半導体メモリ１０２にはデ
ータＤａｔａ１は書き込まれない。同様にしてデータ集
合体の２番目−４番目のデータＤａｔａ２−Ｄａｔａ４
が半導体メモリ１０１に書き込まれ、半導体メモリ１０
２には書き込まれない。
およびライト要求信号／ＷＥが発行され、データ集合体
の取り込みが開始される。データ集合体の１番目のデー
タＤａｔａ１に対するアドレス情報がアドレスバスから
アクセス制御回路１００に与えられる。アクセス制御回
路１００は、活性のライト要求信号／ＷＥ１およびアド
レス情報ＡＤＲ１を半導体メモリ１０１に与える。これ
により半導体メモリ１０１は書き込み可能状態になり、
アドレス情報ＡＤＲ１に従った位置にデータＤａｔａ１
が書き込まれる。一方、データ集合体の１番目のデータ
Ｄａｔａ１は、レジスタ１０３に格納された優先情報に
指定されたデータではないため、アクセス制御回路１０
０は不活性のライト要求信号／ＷＥ２を半導体メモリ１
０２に与える。これにより半導体メモリ１０２は書き込
み不能状態となる。すなわち半導体メモリ１０２にはデ
ータＤａｔａ１は書き込まれない。同様にしてデータ集
合体の２番目−４番目のデータＤａｔａ２−Ｄａｔａ４
が半導体メモリ１０１に書き込まれ、半導体メモリ１０
２には書き込まれない。
【００３５】５番目のデータＤａｔａ５の書き込み時に
は、優先情報が設定されているので、半導体メモリ１０
１への書き込みと並行して半導体メモリ１０２への書き
込みが実施される。すなわちアクセス制御回路１００は
活性の書き込み要求信号／ＷＥ２およびアドレス情報Ａ
ＤＲ２を半導体メモリ１０２に与える。これにより、半
導体メモリ１０２は書き込み可能状態になり、アドレス
情報ＡＤＲ２に従った位置にデータＤａｔａ５が書き込
まれる。半導体メモリ１０１にも同様にデータＤａｔａ
５が書き込まれる。半導体メモリ１０２は１サイクルで
のアクセスを半導体メモリ１０１よりも高速に行うこと
ができかつそのアクセス動作は半導体メモリ１０１のア
クセス動作に同期しているため、この書き込み動作によ
るタイミング的なペナルティは発生しない。
は、優先情報が設定されているので、半導体メモリ１０
１への書き込みと並行して半導体メモリ１０２への書き
込みが実施される。すなわちアクセス制御回路１００は
活性の書き込み要求信号／ＷＥ２およびアドレス情報Ａ
ＤＲ２を半導体メモリ１０２に与える。これにより、半
導体メモリ１０２は書き込み可能状態になり、アドレス
情報ＡＤＲ２に従った位置にデータＤａｔａ５が書き込
まれる。半導体メモリ１０１にも同様にデータＤａｔａ
５が書き込まれる。半導体メモリ１０２は１サイクルで
のアクセスを半導体メモリ１０１よりも高速に行うこと
ができかつそのアクセス動作は半導体メモリ１０１のア
クセス動作に同期しているため、この書き込み動作によ
るタイミング的なペナルティは発生しない。
【００３６】６番目以降のデータＤａｔａ６−Ｄａｔａ
８については、再び、半導体メモリ１０１のみへの書き
込みが順次実施され、データ集合体すべてのデータの半
導体メモリ１０１および１０２への書き込みが完了す
る。以降、データ集合体が取り込まれるたびに、半導体
メモリ１０１にはすべてのデータＤａｔａ１−Ｄａｔａ
８が書き込まれ、半導体メモリ１０２には５番目のデー
タＤａｔａ５のみが選択的に書き込まれる。外部からの
データ集合体の書き込みがすべて終了した時点で、すべ
てのデータ集合体中の５番目のデータＤａｔａ５は１サ
イクルアクセス可能な高速な半導体メモリ１０２に格納
されている。したがって、高速な半導体メモリ１０２の
最高速度を維持したまま必要なデータ群（５番目のデー
タ）を１サイクルごとに連続に読み出してデータ処理を
行うことができる。
８については、再び、半導体メモリ１０１のみへの書き
込みが順次実施され、データ集合体すべてのデータの半
導体メモリ１０１および１０２への書き込みが完了す
る。以降、データ集合体が取り込まれるたびに、半導体
メモリ１０１にはすべてのデータＤａｔａ１−Ｄａｔａ
８が書き込まれ、半導体メモリ１０２には５番目のデー
タＤａｔａ５のみが選択的に書き込まれる。外部からの
データ集合体の書き込みがすべて終了した時点で、すべ
てのデータ集合体中の５番目のデータＤａｔａ５は１サ
イクルアクセス可能な高速な半導体メモリ１０２に格納
されている。したがって、高速な半導体メモリ１０２の
最高速度を維持したまま必要なデータ群（５番目のデー
タ）を１サイクルごとに連続に読み出してデータ処理を
行うことができる。
【００３７】（２）先頭から１番目および２番目のデー
タＤａｔａ１，Ｄａｔａ２を高速にアクセスするデータ
とする場合 このとき優先情報は、データ集合体に含まれるデータの
うちの１番目および２番目のデータに対して設定され
る。
タＤａｔａ１，Ｄａｔａ２を高速にアクセスするデータ
とする場合 このとき優先情報は、データ集合体に含まれるデータの
うちの１番目および２番目のデータに対して設定され
る。
【００３８】図３は、書き込み動作時の各信号のタイミ
ングを示すタイムチャートである。以下、図３を参照し
つつ説明する。
ングを示すタイムチャートである。以下、図３を参照し
つつ説明する。
【００３９】データ集合体のアクセスが始まる前である
時刻ｔ０以前において、高速なアクセスが必要なデータ
がデータ集合体の１番目および２番目にあることを示す
優先情報があらかじめレジスタ１０３に格納される。
時刻ｔ０以前において、高速なアクセスが必要なデータ
がデータ集合体の１番目および２番目にあることを示す
優先情報があらかじめレジスタ１０３に格納される。
【００４０】時刻ｔ０においてアクセス要求信号／ＣＳ
およびライト要求信号／ＷＥが発行され、データ集合体
の取り込みが開始される。データの第１番目のデータ開
始アドレス情報に従って１番目のデータが半導体メモリ
１０１に書き込まれる。この場合は、半導体メモリ１０
１に対する通常の高速ページモードとなるので、先頭デ
ータの書き込みに関しては２サイクルのレイテンシのの
ち書き込み動作が実施され、３サイクル目からは、１サ
イクル１データ毎に順次書き込みが行われる。この時、
レジスタ１０３に格納された優先情報に基づき、並行し
て半導体メモリ１０２へもデータ集合体中の１番目およ
び２番目のデータＤａｔａ１およびＤａｔ２が書き込ま
れる。
およびライト要求信号／ＷＥが発行され、データ集合体
の取り込みが開始される。データの第１番目のデータ開
始アドレス情報に従って１番目のデータが半導体メモリ
１０１に書き込まれる。この場合は、半導体メモリ１０
１に対する通常の高速ページモードとなるので、先頭デ
ータの書き込みに関しては２サイクルのレイテンシのの
ち書き込み動作が実施され、３サイクル目からは、１サ
イクル１データ毎に順次書き込みが行われる。この時、
レジスタ１０３に格納された優先情報に基づき、並行し
て半導体メモリ１０２へもデータ集合体中の１番目およ
び２番目のデータＤａｔａ１およびＤａｔ２が書き込ま
れる。
【００４１】図４は、上述のようにして書きこまれたデ
ータを読み出すときのタイムチャートである。以下、図
４を参照しつつ説明する。
ータを読み出すときのタイムチャートである。以下、図
４を参照しつつ説明する。
【００４２】時刻Ｔ０においてアクセス要求信号／ＣＳ
およびリード要求信号／ＲＥが発行され、リード動作が
開始される。アクセス制御回路１０１によりレイテンシ
の発生する１番目および２番目のデータＤａｔａ１およ
びＤａｔａ２を読み出す場合には、高速な半導体メモリ
１０２から１サイクルアクセスでデータＤａｔａ１およ
びＤａｔａ２を読み出し、並行して３番目のデータＤａ
ｔａ３へ高速ページモードでアクセスする。３サイクル
目からは、半導体メモリ１０１から１サイクルごとに順
次データＤａｔａ３−Ｄａｔａ８を読み出す。したがっ
て、データ集合体としての読み出し時にはレイテンシを
発生することなくこの半導体集積回路からデータ処理装
置へのデータ転送が可能となる。もちろん先頭部分のデ
ータのランダムアクセスも可能である。
およびリード要求信号／ＲＥが発行され、リード動作が
開始される。アクセス制御回路１０１によりレイテンシ
の発生する１番目および２番目のデータＤａｔａ１およ
びＤａｔａ２を読み出す場合には、高速な半導体メモリ
１０２から１サイクルアクセスでデータＤａｔａ１およ
びＤａｔａ２を読み出し、並行して３番目のデータＤａ
ｔａ３へ高速ページモードでアクセスする。３サイクル
目からは、半導体メモリ１０１から１サイクルごとに順
次データＤａｔａ３−Ｄａｔａ８を読み出す。したがっ
て、データ集合体としての読み出し時にはレイテンシを
発生することなくこの半導体集積回路からデータ処理装
置へのデータ転送が可能となる。もちろん先頭部分のデ
ータのランダムアクセスも可能である。
【００４３】（３）先頭から１番目、２番目および５番
目のデータＤａｔａ１，Ｄａｔａ２およびＤａｔａ５を
高速にアクセスするデータとする場合 このとき優先情報は、データ集合体に含まれるデータの
うちの１番目、２番目および５番目のデータに対して設
定される。
目のデータＤａｔａ１，Ｄａｔａ２およびＤａｔａ５を
高速にアクセスするデータとする場合 このとき優先情報は、データ集合体に含まれるデータの
うちの１番目、２番目および５番目のデータに対して設
定される。
【００４４】図５は、書き込み動作時の各信号のタイミ
ングを示すタイムチャートである。以下、図５を参照し
つつ説明する。
ングを示すタイムチャートである。以下、図５を参照し
つつ説明する。
【００４５】データ集合体のアクセスが始まる前である
時刻ｔ０以前において、高速なアクセスが必要なデータ
がデータ集合体の１番目、２番目および５番目にあるこ
とを示す優先情報があらかじめレジスタ１０３に格納さ
れる。
時刻ｔ０以前において、高速なアクセスが必要なデータ
がデータ集合体の１番目、２番目および５番目にあるこ
とを示す優先情報があらかじめレジスタ１０３に格納さ
れる。
【００４６】時刻ｔ０においてアクセス要求信号／ＣＳ
およびライト制御信号／ＷＥが発行され、データ集合体
の取り込みが開始される。データの第１番目のデータ開
始アドレス情報に従って１番目のデータが半導体メモリ
１０１に書き込まれる。この場合も同様に、通常の高速
ページモードとなるので、先頭データの書き込みに関し
ては２サイクルのレイテンシののち書き込み動作が実施
され、３サイクル目からは、１サイクル１データ毎に順
次書き込みが行われる。この時、レジスタ１０３に格納
された優先情報に基づき、並行して半導体メモリ１０２
へもデータ集合体中の１番目、２番目および５番目のデ
ータＤａｔａ１，Ｄａｔａ２およびＤａｔａ５が書き込
まれる。読み出し動作に関しては、上述の（１）および
（２）の場合と同様に、データ集合体を連続に読み出す
場合には、半導体メモリ１０１および１０２の読み出し
を並行して行い、３サイクル目で切り替えることによ
り、レイテンシを発生することなくデータ処理装置へデ
ータを供給することが出来る。また、高速アクセスが必
要な５番目のデータＤａｔａ５も全て１サイクル高速ア
クセスが可能である。
およびライト制御信号／ＷＥが発行され、データ集合体
の取り込みが開始される。データの第１番目のデータ開
始アドレス情報に従って１番目のデータが半導体メモリ
１０１に書き込まれる。この場合も同様に、通常の高速
ページモードとなるので、先頭データの書き込みに関し
ては２サイクルのレイテンシののち書き込み動作が実施
され、３サイクル目からは、１サイクル１データ毎に順
次書き込みが行われる。この時、レジスタ１０３に格納
された優先情報に基づき、並行して半導体メモリ１０２
へもデータ集合体中の１番目、２番目および５番目のデ
ータＤａｔａ１，Ｄａｔａ２およびＤａｔａ５が書き込
まれる。読み出し動作に関しては、上述の（１）および
（２）の場合と同様に、データ集合体を連続に読み出す
場合には、半導体メモリ１０１および１０２の読み出し
を並行して行い、３サイクル目で切り替えることによ
り、レイテンシを発生することなくデータ処理装置へデ
ータを供給することが出来る。また、高速アクセスが必
要な５番目のデータＤａｔａ５も全て１サイクル高速ア
クセスが可能である。
【００４７】以上のように第１の実施形態による半導体
集積回路では、単独のデータアクセスを高速に実行可能
な第２の半導体メモリ１０２と、単独のアクセスは低速
であるが連続したデータアクセスは高速に実行可能な第
１の半導体メモリ１０１と、高速なランダムアクセスが
必要なデータ位置の情報を示す優先情報を格納するレジ
スタ１０３と、レジスタ１０３の値・アドレス情報・制
御信号を用いて半導体記憶装置１０１および１０２を並
列に制御するアクセス制御回路１００とを設けている。
そして、優先情報によってあらかじめ指定されたデータ
に関しては自動的に高速な半導体メモリ１０２にも並行
して書き込みを行い、リード時には半導体メモリ１０１
と半導体メモリ１０２とを切り替えて使用する。これに
より、低速な半導体メモリ１０１を用いながら、メモリ
で発生するレイテンシによるタイミングペナルティを回
避することができる。
集積回路では、単独のデータアクセスを高速に実行可能
な第２の半導体メモリ１０２と、単独のアクセスは低速
であるが連続したデータアクセスは高速に実行可能な第
１の半導体メモリ１０１と、高速なランダムアクセスが
必要なデータ位置の情報を示す優先情報を格納するレジ
スタ１０３と、レジスタ１０３の値・アドレス情報・制
御信号を用いて半導体記憶装置１０１および１０２を並
列に制御するアクセス制御回路１００とを設けている。
そして、優先情報によってあらかじめ指定されたデータ
に関しては自動的に高速な半導体メモリ１０２にも並行
して書き込みを行い、リード時には半導体メモリ１０１
と半導体メモリ１０２とを切り替えて使用する。これに
より、低速な半導体メモリ１０１を用いながら、メモリ
で発生するレイテンシによるタイミングペナルティを回
避することができる。
【００４８】なお、ここでは優先情報が設定されたデー
タを第１の半導体メモリ１０１および第２の半導体メモ
リ１０２の両方に格納している。これにより、単独デー
タのランダムアクセスでの高速性とともに、データ集合
体としての連続読み出し時には先頭部分での簡単な制御
以外は通常の高速ページアクセスと同じ制御によってデ
ータの高速読み出しが可能となるという効果を有する。
しかし、優先情報によって指定されたデータに関しては
高速な第２の半導体メモリ１０２のみに書き込む構成に
することもできる。この場合にはアクセス制御回路１０
０でのアクセス制御が複雑にはなるけれども、データを
２重に持つことがなくなるためメモリの仕様効率が向上
するという効果を有する。
タを第１の半導体メモリ１０１および第２の半導体メモ
リ１０２の両方に格納している。これにより、単独デー
タのランダムアクセスでの高速性とともに、データ集合
体としての連続読み出し時には先頭部分での簡単な制御
以外は通常の高速ページアクセスと同じ制御によってデ
ータの高速読み出しが可能となるという効果を有する。
しかし、優先情報によって指定されたデータに関しては
高速な第２の半導体メモリ１０２のみに書き込む構成に
することもできる。この場合にはアクセス制御回路１０
０でのアクセス制御が複雑にはなるけれども、データを
２重に持つことがなくなるためメモリの仕様効率が向上
するという効果を有する。
【００４９】また、第１の半導体メモリ１０１をメモリ
セル面積の小さいダイナミックランダムアクセスメモリ
（ＤＲＡＭ）、第２の半導体メモリ１０２をセル面積が
大きいスタテックランダムアクセスメモリ（ＳＲＡＭ）
で実現すれば、主記憶となる第１の半導体メモリ１０１
の部分は面積を抑えながら大容量化し、速度の必要な部
分は小容量で高速なＳＲＡＭとすることにより、高速性
の必要な部分はＳＲＡＭの速度を維持したまま、他の部
分に関してはビットコストの有利なＤＲＡＭで構成でき
るので、処理装置全体を低コスト化できる。
セル面積の小さいダイナミックランダムアクセスメモリ
（ＤＲＡＭ）、第２の半導体メモリ１０２をセル面積が
大きいスタテックランダムアクセスメモリ（ＳＲＡＭ）
で実現すれば、主記憶となる第１の半導体メモリ１０１
の部分は面積を抑えながら大容量化し、速度の必要な部
分は小容量で高速なＳＲＡＭとすることにより、高速性
の必要な部分はＳＲＡＭの速度を維持したまま、他の部
分に関してはビットコストの有利なＤＲＡＭで構成でき
るので、処理装置全体を低コスト化できる。
【００５０】（第２の実施形態）図６は、この発明の第
２の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図６において、第１の半導体メモリ６
０１は主記憶部分となるメモリであり、第２の半導体メ
モリ６０２は単独データに対して低消費電力でランダム
アクセスが可能なメモリである。半導体メモリ６０２の
アクセス時の消費電力は半導体メモリ６０１のアクセス
時の消費電力よりも小さい。レジスタ６０３には、複数
のデータからなるデータ集合体において優先すべきラン
ダムアクセスが何番目に位置しているかという優先情報
を格納する。また、アクセス制御回路６００は、レジス
タ６０３に格納された優先情報・アドレスバスからのア
ドレス情報・制御信号を入力とし、半導体メモリ６０１
および６０２を制御する。半導体メモリ６０１および６
０２のアクセス時の消費電力の関係が異なることを除い
て基本的な動作は第１の実施形態とほぼ同様である。こ
こでは、レジスタ６０３に格納された優先情報で指定さ
れたデータのみが 低消費電力メモリで構成される半導
体メモリ６０２に書き込まれ、残りのデータは半導体メ
モリ６０１へ書き込まれる。例えば、データ集合体の中
で優先情報によって指定されたデータのみのアクセス頻
度が高いような場合、一度半導体メモリ６０２に書き込
まれたデータに対しては常に低消費電力なアクセスが可
能であり、低消費電力化の効果が大きい。なお、低消費
電力化の実現は、一般に回路的な工夫に加えてメモリ容
量を削減することによっても実現可能であり、ここで
は、第１の半導体メモリ６０１の容量に対して、第２の
半導体メモリ６０２の容量を小さく作ることによって、
稼動部分の規模を小さくすることにより容易に実現可能
である。
２の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図６において、第１の半導体メモリ６
０１は主記憶部分となるメモリであり、第２の半導体メ
モリ６０２は単独データに対して低消費電力でランダム
アクセスが可能なメモリである。半導体メモリ６０２の
アクセス時の消費電力は半導体メモリ６０１のアクセス
時の消費電力よりも小さい。レジスタ６０３には、複数
のデータからなるデータ集合体において優先すべきラン
ダムアクセスが何番目に位置しているかという優先情報
を格納する。また、アクセス制御回路６００は、レジス
タ６０３に格納された優先情報・アドレスバスからのア
ドレス情報・制御信号を入力とし、半導体メモリ６０１
および６０２を制御する。半導体メモリ６０１および６
０２のアクセス時の消費電力の関係が異なることを除い
て基本的な動作は第１の実施形態とほぼ同様である。こ
こでは、レジスタ６０３に格納された優先情報で指定さ
れたデータのみが 低消費電力メモリで構成される半導
体メモリ６０２に書き込まれ、残りのデータは半導体メ
モリ６０１へ書き込まれる。例えば、データ集合体の中
で優先情報によって指定されたデータのみのアクセス頻
度が高いような場合、一度半導体メモリ６０２に書き込
まれたデータに対しては常に低消費電力なアクセスが可
能であり、低消費電力化の効果が大きい。なお、低消費
電力化の実現は、一般に回路的な工夫に加えてメモリ容
量を削減することによっても実現可能であり、ここで
は、第１の半導体メモリ６０１の容量に対して、第２の
半導体メモリ６０２の容量を小さく作ることによって、
稼動部分の規模を小さくすることにより容易に実現可能
である。
【００５１】（第３の実施形態）図７は、この発明の第
３の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図７に示す半導体集積回路は、アクセ
ス制御回路７００がアドレスの変換機構を有すること以
外は図１に示した半導体集積回路と構成は同じである。
図７に示し半導体集積回路の基本的な動作は、第１およ
び第２の実施形態における半導体集積回路と同じであ
り、レジスタ１０３に格納された優先情報に従って半導
体メモリ１０１および１０２がアクセス制御回路７００
によって動作を切り替えながら使用される。
３の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図７に示す半導体集積回路は、アクセ
ス制御回路７００がアドレスの変換機構を有すること以
外は図１に示した半導体集積回路と構成は同じである。
図７に示し半導体集積回路の基本的な動作は、第１およ
び第２の実施形態における半導体集積回路と同じであ
り、レジスタ１０３に格納された優先情報に従って半導
体メモリ１０１および１０２がアクセス制御回路７００
によって動作を切り替えながら使用される。
【００５２】図７に示すアクセス制御回路７００は、ア
ドレスバスから入力されるアドレスから半導体メモリ１
０２へ出力するアドレスへの変換機構を有している。ア
クセス制御回路７００は、レジスタ１０３の優先情報に
よって半導体メモリ１０２へのアクセスが要求される場
合には、変換後のアドレス情報を半導体メモリ１０２へ
出力する。これは例えば、アドレスバスからのアドレス
と変換後のアドレスとの変換テーブルをアクセス制御回
路７００に設けることによって実現可能である。半導体
メモリ１０２へのアクセス時には、実際のアクセスは半
導体メモリ１０２内のこの変換後のアドレスに相当する
部分へ行われる。このようにアドレス変換を行うことに
より、半導体メモリ１０２の構成の自由度が非常に向上
する。アドレス変換を伴わない場合には、該当するアド
レスが来た場合、そのアドレスに相当する半導体メモリ
１０２のアドレス番地がアクセスされるようアドレスご
とのイネーブル信号を設ける必要がある。半導体メモリ
１０２の容量が少量ですむ場合にはアドレス変換を行わ
なくてもイネーブル信号の本数は限られた範囲で納まる
ため、アドレス変換機構がないほうがかえって回路の増
加を発生しないため有利である。しかしながら、半導体
メモリ１０２に格納するデータの容量が多くなると、変
換機構を持たない場合には爆発的にイネーブル信号の本
数が増加してしまうことになる。アドレス変換機構によ
りアドレスとして半導体メモリ１０２へ格納場所を指示
する場合には、制御信号の本数は高々アドレスの幅に治
めることが可能であり、半導体メモリ１０２の容量を増
加させることが非常に容易に実現できる。
ドレスバスから入力されるアドレスから半導体メモリ１
０２へ出力するアドレスへの変換機構を有している。ア
クセス制御回路７００は、レジスタ１０３の優先情報に
よって半導体メモリ１０２へのアクセスが要求される場
合には、変換後のアドレス情報を半導体メモリ１０２へ
出力する。これは例えば、アドレスバスからのアドレス
と変換後のアドレスとの変換テーブルをアクセス制御回
路７００に設けることによって実現可能である。半導体
メモリ１０２へのアクセス時には、実際のアクセスは半
導体メモリ１０２内のこの変換後のアドレスに相当する
部分へ行われる。このようにアドレス変換を行うことに
より、半導体メモリ１０２の構成の自由度が非常に向上
する。アドレス変換を伴わない場合には、該当するアド
レスが来た場合、そのアドレスに相当する半導体メモリ
１０２のアドレス番地がアクセスされるようアドレスご
とのイネーブル信号を設ける必要がある。半導体メモリ
１０２の容量が少量ですむ場合にはアドレス変換を行わ
なくてもイネーブル信号の本数は限られた範囲で納まる
ため、アドレス変換機構がないほうがかえって回路の増
加を発生しないため有利である。しかしながら、半導体
メモリ１０２に格納するデータの容量が多くなると、変
換機構を持たない場合には爆発的にイネーブル信号の本
数が増加してしまうことになる。アドレス変換機構によ
りアドレスとして半導体メモリ１０２へ格納場所を指示
する場合には、制御信号の本数は高々アドレスの幅に治
めることが可能であり、半導体メモリ１０２の容量を増
加させることが非常に容易に実現できる。
【００５３】（第４の実施形態）図８は、この発明の第
４の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図８に示す半導体集積回路は、第１の
半導体メモリ８０１と、第２の半導体メモリ８０２と、
アクセス判定回路８０４と、アクセス制御回路８００と
を備える。半導体メモリ８０１は、主記憶部分となるメ
モリである。半導体メモリ８０２は、単独データに対し
て低消費電力で高速なランダムアクセスが可能なメモリ
である。アクセス判定回路８０４は、アドレスレジスタ
を含む。アドレスレジスタは、データ集合体としてでは
ないランダムなリードアクセス要求が半導体メモリ８０
１に対して発生した場合にそのアドレス情報を記憶す
る。そしてアクセス判定回路８０４は、次回以降のラン
ダムアクセス時には、アドレスレジスタに格納したアド
レスとの比較を行う。アクセス制御回路８００は、アド
レスバスからのアドレス情報・制御信号・アクセス判定
回路８０４からの判定結果を入力とし、半導体メモリ８
０１および８０２を制御する。
４の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図８に示す半導体集積回路は、第１の
半導体メモリ８０１と、第２の半導体メモリ８０２と、
アクセス判定回路８０４と、アクセス制御回路８００と
を備える。半導体メモリ８０１は、主記憶部分となるメ
モリである。半導体メモリ８０２は、単独データに対し
て低消費電力で高速なランダムアクセスが可能なメモリ
である。アクセス判定回路８０４は、アドレスレジスタ
を含む。アドレスレジスタは、データ集合体としてでは
ないランダムなリードアクセス要求が半導体メモリ８０
１に対して発生した場合にそのアドレス情報を記憶す
る。そしてアクセス判定回路８０４は、次回以降のラン
ダムアクセス時には、アドレスレジスタに格納したアド
レスとの比較を行う。アクセス制御回路８００は、アド
レスバスからのアドレス情報・制御信号・アクセス判定
回路８０４からの判定結果を入力とし、半導体メモリ８
０１および８０２を制御する。
【００５４】次に以上のように構成された半導体集積回
路の動作について説明する。
路の動作について説明する。
【００５５】初期状態では、アクセス判定回路８０４内
のアドレスレジスタはクリアされ何も格納されていな
い。ここで書き込み要求が行われると、複数のデータか
ら構成されるデータ集合体が順番に半導体メモリ８０１
に格納されていく。この状態では、半導体メモリ８０２
に対しては何のアクセス要求もなされない。
のアドレスレジスタはクリアされ何も格納されていな
い。ここで書き込み要求が行われると、複数のデータか
ら構成されるデータ集合体が順番に半導体メモリ８０１
に格納されていく。この状態では、半導体メモリ８０２
に対しては何のアクセス要求もなされない。
【００５６】書き込み終了後、データ集合体の特定の部
分への単独アクセスが発生した場合には、アクセス判定
回路８０４は該当アドレス情報を内部のアドレスレジス
タへ格納すると同時にアドレス情報およびアクセス要求
信号をアクセス制御回路８００へ発行する。この情報に
従ってアクセス制御回路８００は、半導体メモリ８０１
に対して該当アドレスの読み出し要求を発行する。ま
た、同時に半導体メモリ８０２に対しては書き込み要求
を発行する。したがって、この期間には、半導体メモリ
８０１からのデータバスへのデータの読み出しと、デー
タバスから半導体メモリ８０２へのデータの書き込みが
実施される。この書き込みサイクルはデータ読み出し期
間と並行して実施されるので、半導体メモリ８０１から
半導体メモリ８０２へデータのコピーを実施するための
余分なデータバスの占有は発生しない。その後、該当す
るアドレスへの単独データに対する読み出し要求が発生
した場合には、アクセス判定回路８０４でアドレスバッ
ファに格納されているアドレスとの比較が行われ、一致
した場合には一致検出信号と半導体メモリ８０２内での
データ位置情報がアクセス制御回路８００に発行され
る。この一致検出信号および位置情報に従って半導体メ
モリ８０２からデータが読み出される。この時、半導体
メモリ８０１は動作しないようアクセス制御回路８００
により制御されているため、不要なアクセスによる電流
の消費等は発生しない。また、集合体としての連続アク
セス要求時は、アクセス判定回路８０４での比較動作自
体が実行されないようマスキングされており、この場合
にはたとえアクセス判定回路８０４内のアドレスバッフ
ァに格納されたアドレスであっても半導体メモリ８０１
側から読み出しが実行される。該当データへの単独アク
セスに関しては、高速な半導体メモリ８０２から読み出
し可能なため、アクセス時のペナルティは発生しない。
分への単独アクセスが発生した場合には、アクセス判定
回路８０４は該当アドレス情報を内部のアドレスレジス
タへ格納すると同時にアドレス情報およびアクセス要求
信号をアクセス制御回路８００へ発行する。この情報に
従ってアクセス制御回路８００は、半導体メモリ８０１
に対して該当アドレスの読み出し要求を発行する。ま
た、同時に半導体メモリ８０２に対しては書き込み要求
を発行する。したがって、この期間には、半導体メモリ
８０１からのデータバスへのデータの読み出しと、デー
タバスから半導体メモリ８０２へのデータの書き込みが
実施される。この書き込みサイクルはデータ読み出し期
間と並行して実施されるので、半導体メモリ８０１から
半導体メモリ８０２へデータのコピーを実施するための
余分なデータバスの占有は発生しない。その後、該当す
るアドレスへの単独データに対する読み出し要求が発生
した場合には、アクセス判定回路８０４でアドレスバッ
ファに格納されているアドレスとの比較が行われ、一致
した場合には一致検出信号と半導体メモリ８０２内での
データ位置情報がアクセス制御回路８００に発行され
る。この一致検出信号および位置情報に従って半導体メ
モリ８０２からデータが読み出される。この時、半導体
メモリ８０１は動作しないようアクセス制御回路８００
により制御されているため、不要なアクセスによる電流
の消費等は発生しない。また、集合体としての連続アク
セス要求時は、アクセス判定回路８０４での比較動作自
体が実行されないようマスキングされており、この場合
にはたとえアクセス判定回路８０４内のアドレスバッフ
ァに格納されたアドレスであっても半導体メモリ８０１
側から読み出しが実行される。該当データへの単独アク
セスに関しては、高速な半導体メモリ８０２から読み出
し可能なため、アクセス時のペナルティは発生しない。
【００５７】（第５の実施形態）図９は、この発明の第
５の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図９に示す半導体集積回路は、図８に
示した半導体集積回路に加えてさらにバッファ９１１を
備える。バッファ９１１は、データバスと半導体メモリ
８０２との間に設けられる。
５の実施形態による半導体集積回路の全体構成を示すブ
ロック図である。図９に示す半導体集積回路は、図８に
示した半導体集積回路に加えてさらにバッファ９１１を
備える。バッファ９１１は、データバスと半導体メモリ
８０２との間に設けられる。
【００５８】以下、図９に示した半導体集積回路の動作
について説明する。
について説明する。
【００５９】初期動作に関しては図８に示した半導体集
積回路と同一であり、データ集合体が半導体メモリ８０
１に格納される。
積回路と同一であり、データ集合体が半導体メモリ８０
１に格納される。
【００６０】すでに半導体メモリ８０１に格納されたデ
ータに関しての単独アクセスが要求されると、アクセス
判定回路８０４は該当アドレス情報を内部のアドレスレ
ジスタへ格納すると同時にアドレス情報およびアクセス
要求信号をアクセス制御回路８００へ発行する。この情
報に従ってアクセス制御回路８００は、半導体メモリ８
０１に対して該当アドレスの読み出し要求を発行する。
同時に半導体メモリ８０２に対しては書き込み要求を発
行する。したがって、この期間には半導体メモリ８０１
からのデータバスへのデータの読み出しとデータバスか
ら半導体メモリ８０２へのデータの書き込みとが実施さ
れる。ただし、半導体メモリ８０２に直接に格納される
わけではなく、同一サイクル内はバッファ９１１にデー
タバス上のデータが書き込まれる。これにより、半導体
メモリ８０１からデータバス上に読み出されたデータを
半導体メモリ８０２へ書き込むための時間はほとんど発
生しない。したがって、半導体メモリ８０１の最高性能
を阻害することなくデータのコピーを実施できる。バッ
ファ９１１から半導体メモリ８０２への書き込みは、次
サイクルにそのまま実施してもよいし、半導体メモリ８
０２に対して次の書き込み要求が発生した時点で、前回
取り込んだデータを書き込んでもよい。この場合には、
半導体メモリ８０２への書き込みが発生した直後のサイ
クルにおいて半導体メモリ８０２内のデータに関するア
クセスが発生したときでも調停のためのペナルティをお
こさずに済むため、データ処理装置の性能低下を防止で
きる。データ集合体の一部のデータに関しての単独読み
出しアクセスが発生した場合には、図８に示した回路と
同様にアクセス判定回路８０４でのアドレス比較動作が
実施され、アドレスが一致した場合には一致検出信号と
半導体メモリ８０２内でのデータ位置情報がアクセス制
御回路８００に発行される。この一致検出信号およびデ
ータ位置情報に従って半導体メモリ８０２からデータが
読み出される。
ータに関しての単独アクセスが要求されると、アクセス
判定回路８０４は該当アドレス情報を内部のアドレスレ
ジスタへ格納すると同時にアドレス情報およびアクセス
要求信号をアクセス制御回路８００へ発行する。この情
報に従ってアクセス制御回路８００は、半導体メモリ８
０１に対して該当アドレスの読み出し要求を発行する。
同時に半導体メモリ８０２に対しては書き込み要求を発
行する。したがって、この期間には半導体メモリ８０１
からのデータバスへのデータの読み出しとデータバスか
ら半導体メモリ８０２へのデータの書き込みとが実施さ
れる。ただし、半導体メモリ８０２に直接に格納される
わけではなく、同一サイクル内はバッファ９１１にデー
タバス上のデータが書き込まれる。これにより、半導体
メモリ８０１からデータバス上に読み出されたデータを
半導体メモリ８０２へ書き込むための時間はほとんど発
生しない。したがって、半導体メモリ８０１の最高性能
を阻害することなくデータのコピーを実施できる。バッ
ファ９１１から半導体メモリ８０２への書き込みは、次
サイクルにそのまま実施してもよいし、半導体メモリ８
０２に対して次の書き込み要求が発生した時点で、前回
取り込んだデータを書き込んでもよい。この場合には、
半導体メモリ８０２への書き込みが発生した直後のサイ
クルにおいて半導体メモリ８０２内のデータに関するア
クセスが発生したときでも調停のためのペナルティをお
こさずに済むため、データ処理装置の性能低下を防止で
きる。データ集合体の一部のデータに関しての単独読み
出しアクセスが発生した場合には、図８に示した回路と
同様にアクセス判定回路８０４でのアドレス比較動作が
実施され、アドレスが一致した場合には一致検出信号と
半導体メモリ８０２内でのデータ位置情報がアクセス制
御回路８００に発行される。この一致検出信号およびデ
ータ位置情報に従って半導体メモリ８０２からデータが
読み出される。
【００６１】なお、第２の半導体メモリ８０２の容量が
非常に小さいとき（たとえば数十行程度の容量）には一
致信号をそのままデータ位置情報として使用することが
でき、データ位置情報を発生するための追加の回路は不
要となる。
非常に小さいとき（たとえば数十行程度の容量）には一
致信号をそのままデータ位置情報として使用することが
でき、データ位置情報を発生するための追加の回路は不
要となる。
【００６２】また、第１の半導体メモリ８０１をメモリ
セル面積の小さいダイナミックランダムアクセスメモリ
（ＤＲＡＭ）で、第２の半導体メモリ８０２をセル面積
が大きいスタテックランダムアクセスメモリ（ＳＲＡ
Ｍ）で実現すれば、主記憶となる第１の半導体メモリ８
０１の部分は面積を抑えながら大容量化し、速度の必要
な部分は小容量で高速なＳＲＡＭとすることにより、高
速性の必要な部分はＳＲＡＭの速度を維持したまま、他
の部分に関してはビットコストの有利なＤＲＡＭで構成
できるので、処理装置全体を低コスト化できる。
セル面積の小さいダイナミックランダムアクセスメモリ
（ＤＲＡＭ）で、第２の半導体メモリ８０２をセル面積
が大きいスタテックランダムアクセスメモリ（ＳＲＡ
Ｍ）で実現すれば、主記憶となる第１の半導体メモリ８
０１の部分は面積を抑えながら大容量化し、速度の必要
な部分は小容量で高速なＳＲＡＭとすることにより、高
速性の必要な部分はＳＲＡＭの速度を維持したまま、他
の部分に関してはビットコストの有利なＤＲＡＭで構成
できるので、処理装置全体を低コスト化できる。
【００６３】また、第２の半導体メモリ８０２を第１の
半導体メモリ８０１に比べて単独のデータアクセスを低
消費電力で実現可能な半導体メモリで実現すれば、主記
憶となる第１の半導体メモリ８０１の部分は面積を抑え
ながら大容量化し、低消費電力の必要な部分は低消費電
力な第２の半導体メモリ８０２のみでアクセスさせる構
成とすることが可能となり、処理装置全体を低コストに
維持したまま低消費電力化できる。
半導体メモリ８０１に比べて単独のデータアクセスを低
消費電力で実現可能な半導体メモリで実現すれば、主記
憶となる第１の半導体メモリ８０１の部分は面積を抑え
ながら大容量化し、低消費電力の必要な部分は低消費電
力な第２の半導体メモリ８０２のみでアクセスさせる構
成とすることが可能となり、処理装置全体を低コストに
維持したまま低消費電力化できる。
【００６４】（第６の実施形態）図１０は、この発明の
第６の実施形態による半導体集積回路の全体構成を示す
ブロック図である。図１０に示す半導体集積回路は、第
１の半導体メモリ１００１と、第２の半導体メモリ１０
０２と、第３の半導体メモリ１００５と、レジスタ１０
０３と、アクセス判定回路１００４と、アクセス制御回
路１０００とを備える。第１の半導体メモリ１００１は
主記憶部分となるメモリである。第２の半導体メモリ１
００２は、単独データに対して低消費電力で高速なラン
ダムアクセスが可能なメモリである。レジスタ１００３
には、複数のデータからなるデータ集合体において優先
すべきランダムアクセスが何番目に位置しているかとい
う優先情報が格納される。アクセス判定回路１００４
は、データ集合体としてではないランダムなリードアク
セス要求が半導体メモリ１００１に対して発生した場合
にそのアドレス情報を記憶し、次回以降のランダムアク
セス時には記憶したアドレスとの比較を行う。第３の半
導体メモリ１００５は、半導体メモリ１００１から読み
出されたデータをコピーし格納するための、高速なラン
ダムアクセス可能なメモリである。アクセス制御回路１
０００は、レジスタ１００３に格納された優先情報・ア
ドレスバスからのアドレス情報・制御信号を入力とし、
半導体メモリ１００１，１００２および１００５を制御
する。
第６の実施形態による半導体集積回路の全体構成を示す
ブロック図である。図１０に示す半導体集積回路は、第
１の半導体メモリ１００１と、第２の半導体メモリ１０
０２と、第３の半導体メモリ１００５と、レジスタ１０
０３と、アクセス判定回路１００４と、アクセス制御回
路１０００とを備える。第１の半導体メモリ１００１は
主記憶部分となるメモリである。第２の半導体メモリ１
００２は、単独データに対して低消費電力で高速なラン
ダムアクセスが可能なメモリである。レジスタ１００３
には、複数のデータからなるデータ集合体において優先
すべきランダムアクセスが何番目に位置しているかとい
う優先情報が格納される。アクセス判定回路１００４
は、データ集合体としてではないランダムなリードアク
セス要求が半導体メモリ１００１に対して発生した場合
にそのアドレス情報を記憶し、次回以降のランダムアク
セス時には記憶したアドレスとの比較を行う。第３の半
導体メモリ１００５は、半導体メモリ１００１から読み
出されたデータをコピーし格納するための、高速なラン
ダムアクセス可能なメモリである。アクセス制御回路１
０００は、レジスタ１００３に格納された優先情報・ア
ドレスバスからのアドレス情報・制御信号を入力とし、
半導体メモリ１００１，１００２および１００５を制御
する。
【００６５】図１０に示す半導体集積回路の動作は、図
１および図８に示した半導体集積回路の動作と同様であ
り、図８に示した第２の半導体メモリ８０２の役割を図
１０に示した第３の半導体メモリ１００５が果たす。す
なわち、データ集合体のデータのうちあらかじめ優先度
の分かっているアドレスのデータに関しては第２の半導
体メモリ１００２を用いてペナルティなしでのアクセス
が実施される。一方、書き込む時点では優先度がついて
いないが単独データとしてのアクセスが発生することに
より優先度が認識されたアドレスのデータについては第
３の半導体メモリ１００５に、第１の半導体メモリ１０
０１からの読み出しと平行してデータのコピーを行い、
次回のアクセス以降は、該当アドレスにヒットした場合
は第３の半導体メモリ１００５側だけからアクセスさせ
ることにより、単独アクセスの高速化を実現する。これ
により、データ集合体としてのアクセスに関しては第１
の半導体メモリ１００１を使用することによって効率よ
くデータの格納を行い、高速性・低消費電力性の必要な
部分のみ第２の半導体メモリ１００２、第３の半導体メ
モリ１００５に格納し、アクセスを行うことにより、全
体として安価で高性能な半導体集積回路を実現できる。
１および図８に示した半導体集積回路の動作と同様であ
り、図８に示した第２の半導体メモリ８０２の役割を図
１０に示した第３の半導体メモリ１００５が果たす。す
なわち、データ集合体のデータのうちあらかじめ優先度
の分かっているアドレスのデータに関しては第２の半導
体メモリ１００２を用いてペナルティなしでのアクセス
が実施される。一方、書き込む時点では優先度がついて
いないが単独データとしてのアクセスが発生することに
より優先度が認識されたアドレスのデータについては第
３の半導体メモリ１００５に、第１の半導体メモリ１０
０１からの読み出しと平行してデータのコピーを行い、
次回のアクセス以降は、該当アドレスにヒットした場合
は第３の半導体メモリ１００５側だけからアクセスさせ
ることにより、単独アクセスの高速化を実現する。これ
により、データ集合体としてのアクセスに関しては第１
の半導体メモリ１００１を使用することによって効率よ
くデータの格納を行い、高速性・低消費電力性の必要な
部分のみ第２の半導体メモリ１００２、第３の半導体メ
モリ１００５に格納し、アクセスを行うことにより、全
体として安価で高性能な半導体集積回路を実現できる。
【００６６】本実施形態において第１の半導体メモリ１
００１をメモリセル面積の小さいダイナミックランダム
アクセスメモリ（ＤＲＡＭ）で、第２の半導体メモリ１
００２をセル面積が大きいスタテックランダムアクセス
メモリ（ＳＲＡＭ）で実現すれば、主記憶となる第１の
半導体メモリ１００１の部分は面積を抑えながら大容量
化し、速度の必要な部分は小容量で高速なＳＲＡＭとす
ることにより、高速性の必要な部分はＳＲＡＭの速度を
維持したまま、他の部分に関してはビットコストの有利
なＤＲＡＭで構成できるので、処理装置全体を低コスト
化できる。
００１をメモリセル面積の小さいダイナミックランダム
アクセスメモリ（ＤＲＡＭ）で、第２の半導体メモリ１
００２をセル面積が大きいスタテックランダムアクセス
メモリ（ＳＲＡＭ）で実現すれば、主記憶となる第１の
半導体メモリ１００１の部分は面積を抑えながら大容量
化し、速度の必要な部分は小容量で高速なＳＲＡＭとす
ることにより、高速性の必要な部分はＳＲＡＭの速度を
維持したまま、他の部分に関してはビットコストの有利
なＤＲＡＭで構成できるので、処理装置全体を低コスト
化できる。
【００６７】また、第２の半導体メモリ１００２を第１
の半導体メモリ１００１に比べて単独のデータアクセス
を低消費電力で実現可能な半導体メモリで実現すれば、
主記憶となる第１の半導体メモリ１００１の部分は面積
を抑えながら大容量化し、低消費電力の必要な部分は低
消費電力な第２の半導体メモリ１００２のみでアクセス
させる構成とすることが可能となり、処理装置全体を低
コストに維持したまま低消費電力化できる。
の半導体メモリ１００１に比べて単独のデータアクセス
を低消費電力で実現可能な半導体メモリで実現すれば、
主記憶となる第１の半導体メモリ１００１の部分は面積
を抑えながら大容量化し、低消費電力の必要な部分は低
消費電力な第２の半導体メモリ１００２のみでアクセス
させる構成とすることが可能となり、処理装置全体を低
コストに維持したまま低消費電力化できる。
【００６８】（第７の実施形態）図１１は、この発明の
第７の実施形態による半導体集積回路の全体構成を示す
ブロック図である。図１１に示す半導体集積回路は、図
１０に示した半導体集積回路に加えてさらにバッファ１
１１１を備える。バッファ１１１１は、第３の半導体メ
モリ１００５とデータバスとの間に設けられ、第１の半
導体メモリ１００１からの読み出しデータを一時的に格
納する。
第７の実施形態による半導体集積回路の全体構成を示す
ブロック図である。図１１に示す半導体集積回路は、図
１０に示した半導体集積回路に加えてさらにバッファ１
１１１を備える。バッファ１１１１は、第３の半導体メ
モリ１００５とデータバスとの間に設けられ、第１の半
導体メモリ１００１からの読み出しデータを一時的に格
納する。
【００６９】図１１に示した半導体集積回路の基本動作
は、第３の半導体メモリ１００５へのデータの書き込み
時以外は図１０に示した半導体集積回路と同様である。
第３の半導体メモリ１００５への書き込み動作に関して
は、図９に示した半導体集積回路における第２の半導体
メモリ８０２への書き込み動作と同様に動作する。すな
わち、第１の半導体メモリ１００１からの単独データと
しての読み出し動作によりデータバス上に読み出された
情報を次サイクルのエッジでバッファ１１１１へ取り込
み、そのサイクルまたは次の書き込み要求があった場合
に第３の半導体メモリ１００５本体へ書き込む。これに
より、半導体集積回路全体としては安価に保ちながら単
独アクセスを高速または低消費電力で実施できると同時
に、第３の半導体メモリ１００５を設けることによる高
速性の低下の発生を防ぐことができる。
は、第３の半導体メモリ１００５へのデータの書き込み
時以外は図１０に示した半導体集積回路と同様である。
第３の半導体メモリ１００５への書き込み動作に関して
は、図９に示した半導体集積回路における第２の半導体
メモリ８０２への書き込み動作と同様に動作する。すな
わち、第１の半導体メモリ１００１からの単独データと
しての読み出し動作によりデータバス上に読み出された
情報を次サイクルのエッジでバッファ１１１１へ取り込
み、そのサイクルまたは次の書き込み要求があった場合
に第３の半導体メモリ１００５本体へ書き込む。これに
より、半導体集積回路全体としては安価に保ちながら単
独アクセスを高速または低消費電力で実施できると同時
に、第３の半導体メモリ１００５を設けることによる高
速性の低下の発生を防ぐことができる。
【００７０】
【発明の効果】この発明による半導体集積回路によれ
ば、データ集合体の中の優先度の高いデータへのアクセ
スがアクセススピードに対するペナルティなしで実現で
きる。例えば、外部から書き込むデータ集合体の特定領
域にランダムな高速アクセスの必要なデータが存在する
場合、その特定領域に該当する部分の優先情報をレジス
タに書き込み、その情報に基づきアクセス制御回路によ
り、その部分のみを第２の半導体記憶装置に格納し、さ
らに第１の半導体記憶装置にも格納しておくことによ
り、外部からの書き込みの全てが終了した時点でランダ
ムな高速アクセスの必要なデータのみを高速に読み出す
ことができる。
ば、データ集合体の中の優先度の高いデータへのアクセ
スがアクセススピードに対するペナルティなしで実現で
きる。例えば、外部から書き込むデータ集合体の特定領
域にランダムな高速アクセスの必要なデータが存在する
場合、その特定領域に該当する部分の優先情報をレジス
タに書き込み、その情報に基づきアクセス制御回路によ
り、その部分のみを第２の半導体記憶装置に格納し、さ
らに第１の半導体記憶装置にも格納しておくことによ
り、外部からの書き込みの全てが終了した時点でランダ
ムな高速アクセスの必要なデータのみを高速に読み出す
ことができる。
【００７１】また、優先情報を先頭部分のデータに対し
て与えた場合には、第１の半導体記憶装置と、連続した
データアクセスを高速に実行することが可能な第２の半
導体記憶装置とをシーケンシャルに制御することによっ
て、レイテンシを発生させることなく連続アクセスが可
能である。上記制御を行うことにより、メモリシステム
としての性能が向上する。
て与えた場合には、第１の半導体記憶装置と、連続した
データアクセスを高速に実行することが可能な第２の半
導体記憶装置とをシーケンシャルに制御することによっ
て、レイテンシを発生させることなく連続アクセスが可
能である。上記制御を行うことにより、メモリシステム
としての性能が向上する。
【図１】この発明の第１の実施形態による半導体集積回
路の全体構成を示すブロック図である。
路の全体構成を示すブロック図である。
【図２】図１に示した半導体集積回路の書き込み動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図３】図１に示した半導体集積回路の書き込み動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図４】図１に示した半導体集積回路の読み出し動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図５】図１に示した半導体集積回路の書き込み動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図６】この発明の第２の実施形態による半導体集積回
路の全体構成を示すブロック図である。
路の全体構成を示すブロック図である。
【図７】この発明の第３の実施形態による半導体集積回
路の全体構成を示すブロック図である。
路の全体構成を示すブロック図である。
【図８】この発明の第４の実施形態による半導体集積回
路の全体構成を示すブロック図である。
路の全体構成を示すブロック図である。
【図９】この発明の第５の実施形態による半導体集積回
路の全体構成を示すブロック図である。
路の全体構成を示すブロック図である。
【図１０】この発明の第６の実施形態による半導体集積
回路の全体構成を示すブロック図である。
回路の全体構成を示すブロック図である。
【図１１】この発明の第７の実施形態による半導体集積
回路の全体構成を示すブロック図である。
回路の全体構成を示すブロック図である。
【図１２】従来の半導体集積回路の全体構成を示すブロ
ック図である。
ック図である。
１００，６００，７００，８００，９００，１０００
アクセス制御回路 １０１，６０１，８０１，９０１，１００１ 第１の半
導体メモリ １０２，６０２，８０２，９０２，１００２ 第２の半
導体メモリ １００５ 第３の半導体メモリ １０３，６０３，１００３ レジスタ ８０４，９０４，１００４ アクセス判定回路 ９１１，１１１１ バッファ
アクセス制御回路 １０１，６０１，８０１，９０１，１００１ 第１の半
導体メモリ １０２，６０２，８０２，９０２，１００２ 第２の半
導体メモリ １００５ 第３の半導体メモリ １０３，６０３，１００３ レジスタ ８０４，９０４，１００４ アクセス判定回路 ９１１，１１１１ バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ５５１ Ｇ０６Ｆ 12/08 ５５１Ｇ Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ｚ
Claims (14)
- 【請求項１】 複数のデータを含んだデータ集合体の主
記憶部分となる第１の半導体記憶装置と、 前記データ集合体に含まれる複数のデータのうち特定の
データを示す優先情報を格納するレジスタと、 前記データ集合体に含まれる複数のデータのうち、前記
レジスタに格納された優先情報によって指定されたデー
タを格納する第２の半導体記憶装置と、 前記レジスタに格納された優先情報とアドレス情報と制
御信号とに基づいて、前記第１の半導体記憶装置および
前記第２の半導体記憶装置へのアクセスを制御するアク
セス制御回路とを備えることを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、 前記優先情報は、前記データ集合体に含まれる複数のデ
ータのうち高速にアクセスする必要があるデータを示す
ことを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、 前記優先情報は、前記データ集合体に含まれる複数のデ
ータのうちアクセス頻度が高いデータを示すことを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項１に記載の半導体集積回路装置に
おいて、 前記第１の半導体記憶装置は、同一容量の記憶装置を実
現するための半導体記憶素子の大きさが前記第２の半導
体記憶装置より小さいことを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項１または請求項４に記載の半導体
集積回路装置において、 前記第２の半導体記憶装置は、単独のデータアクセスを
高速に可能な半導体記憶装置であり、 前記第１の半導体記憶装置は、単独のデータアクセスは
低速であるが、連続したデータアクセスを高速に実現可
能な半導体記憶装置であることを特徴とする半導体集積
回路装置。 - 【請求項６】 請求項１または請求項４に記載の半導体
集積回路装置において、 前記第２の半導体記憶装置は、単独のデータアクセスを
前記第１の半導体記憶装置よりも低消費電力で実現可能
な半導体記憶装置であることを特徴とする半導体集積回
路装置。 - 【請求項７】 請求項１から請求項６のいずれかに記載
の半導体集積回路装置において、 前記第１の半導体記憶装置に格納されたデータのうちラ
ンダムアクセス要求が行われたデータがコピーされる第
３の半導体記憶装置と、 前記第３の半導体記憶装置に格納されたデータのアドレ
ス情報を蓄積し、当該アドレス情報が前記第３の半導体
記憶装置内に格納されているかどうかを判定するアクセ
ス判定回路と、 前記アクセス判定回路の判定結果とアドレス情報と制御
信号とに基づいて、前記第１から第３の半導体記憶装置
のいずれかに対するアクセスを実施させるアクセス制御
回路とをさらに備えることを特徴とする半導体集積回路
装置。 - 【請求項８】 請求項７に記載の半導体集積回路装置に
おいて、 前記第３の半導体記憶装置とデータバスとの間に設けら
れ、前記第１の半導体記憶装置から読み出されたデータ
を一時的に格納するバッファをさらに備えることを特徴
とする半導体集積回路装置。 - 【請求項９】 請求項１から請求項６のいずれかに記載
の半導体集積回路装置において、 前記アクセス制御回路は、与えられたアドレスと前記第
２の半導体記憶装置に対するアクセスアドレスとの間の
変換機構をもつことを特徴とする半導体集積回路装置。 - 【請求項１０】 複数のデータを含んだデータ集合体の
主記憶部分となる第１の半導体記憶装置と、 前記第１の半導体記憶装置に格納されたデータのうちラ
ンダムアクセスが要求されたデータがコピーされる第２
の半導体記憶装置と、 前記第２の半導体記憶装置に格納されたデータのアドレ
ス情報を蓄積し、当該アドレス情報が前記第２の半導体
記憶装置内に格納されているかどうかを判定するアクセ
ス判定回路と、 前記アクセス判定回路の判定結果とアドレス情報と制御
信号とに基づいて、前記第１または第２の半導体記憶装
置のいずれかに対するアクセスを実施させるアクセス制
御装置とを備えることを特徴とする半導体集積回路装
置。 - 【請求項１１】 請求項１０に記載の半導体集積回路装
置において、 前記第２の半導体記憶装置とデータバスとの間に設けら
れ、前記第１の半導体記憶装置から読み出されたデータ
を一時的に格納するバッファをさらに備えることを特徴
とする半導体集積回路装置。 - 【請求項１２】 請求項１０または請求項１１に記載の
半導体集積回路装置において、 前記第１の半導体記憶装置は、同一容量の記憶装置を実
現するための半導体記憶素子の大きさが前記第２の半導
体記憶装置より小さいことを特徴とする半導体集積回路
装置。 - 【請求項１３】 請求項１０または請求項１１に記載の
半導体集積回路装置において、 前記第２の半導体記憶装置は、単独のデータアクセスを
高速に可能な半導体記憶装置であり、 前記第１の半導体記憶装置は、単独のデータアクセスは
低速であるが、連続したデータアクセスを高速に実現可
能な半導体記憶装置であることを特徴とする半導体集積
回路装置。 - 【請求項１４】 請求項１０または請求項１１に記載の
半導体集積回路装置において、 前記第２の半導体記憶装置は、単独のデータアクセスを
前記第１の半導体記憶装置よりも低消費電力で実現可能
な半導体記憶装置であることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163237A JP2002351741A (ja) | 2001-05-30 | 2001-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163237A JP2002351741A (ja) | 2001-05-30 | 2001-05-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002351741A true JP2002351741A (ja) | 2002-12-06 |
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ID=19006248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001163237A Withdrawn JP2002351741A (ja) | 2001-05-30 | 2001-05-30 | 半導体集積回路装置 |
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|---|---|
| JP (1) | JP2002351741A (ja) |
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- 2001-05-30 JP JP2001163237A patent/JP2002351741A/ja not_active Withdrawn
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