JP2008052622A - メモリシステム - Google Patents
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Abstract
【解決手段】メモリモジュール1のPOR時に、ページP1〜Pnの第1部分P1a〜PnaがNAND型フラッシュメモリ3から読み出され、エラー訂正部7によって所定のエラー訂正処理が行われた後、バッファメモリ6に書き込まれる。コントローラ2がホストシステム8からページの読み出し命令を受けると、制御部4は、NAND型フラッシュメモリ3の比較的大きいレイテンシに起因してNAND型フラッシュメモリ3が待機状態となっている間に、バッファメモリ6からページP1〜Pnの第1部分P1a〜Pnaを読み出して、ホストシステム8へデータ転送する。
【選択図】図1
Description
2 コントローラ
3 NAND型フラッシュメモリ
4 制御部
6 バッファメモリ
7 エラー訂正部
Claims (3)
- 第1の記憶部と、
読み出し命令に対するレイテンシが前記第1の記憶部のそれよりも小さい、第2の記憶部と、
前記第1及び第2の記憶部を制御する制御部と
を備え、
前記制御部は、前記第1の記憶部に記憶されているデータ列のうち、前記第1の記憶部の前記レイテンシに対応する第1部分を、前記第2の記憶部に予めコピーし、前記データ列を読み出す際には、前記第1の記憶部から前記データ列のうちの残余部分である第2部分の読み出しを開始するとともに、前記第2の記憶部から前記第1部分を読み出す、メモリシステム。 - 前記第1の記憶部から読み出して前記第2の記憶部に書き込むべき前記第1部分に対するエラー訂正処理と、前記第1の記憶部から読み出した前記第2部分に対するエラー訂正処理とを行うためのエラー訂正部をさらに備える、請求項1に記載のメモリシステム。
- 前記第1の記憶部は、NAND型のフラッシュメモリである、請求項1又は2に記載のメモリシステム。
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