JPWO2020123471A5

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Publication number: JPWO2020123471A5
Application number: JP2021533424A
Authority: JP
Publication date: 2022-12-09
Anticipated expiration: 2039-12-10

Claims

集積回路であって、
メモリデバイスの物理アドレスからデータを読み出す及び／又はメモリデバイスの物理アドレスにデータを書き込むためのコマンドをシステムから受け取るように構成される相互接続と、
前記相互接続から前記コマンドを受け取り、システムアドレスと前記物理アドレスとの間のアドレス変換を実施するように構成されるブリッジであって、前記アドレス変換が、
第１のデータブロックの第１のデータアドレスの後に隣接する第１のＥＣＣデータブロックのための第１のＥＣＣメモリアドレスを計算し、
前記第１のＥＣＣデータブロックの第１のＥＣＣメモリアドレスの後に隣接する第２のＥＣＣデータブロックのための第２のＥＣＣメモリアドレスを計算し、
前記第２のＥＣＣデータブロックの第２のＥＣＣメモリアドレスの後に隣接する第２のデータブロックのための第２のデータアドレスを計算する、
ことによって成される、前記ブリッジと、
を含む、集積回路。
請求項１に記載の集積回路であって、
前記第１のＥＣＣデータブロックが前記第１のデータブロックのためのＥＣＣデータを含み、前記第２のＥＣＣデータブロックが前記第２のデータブロックのためのＥＣＣデータを含む、集積回路。
請求項１に記載の集積回路であって、
前記第１のＥＣＣデータブロックと前記第２のＥＣＣデータブロックとが各々６４バイトであり、前記第１のデータブロックと前記第２のデータブロックとが各々５１２バイトである、集積回路。
請求項１に記載の集積回路であって、
前記第１のデータアドレスと前記第２のデータアドレスと前記第１のＥＣＣメモリアドレスと前記第２のＥＣＣメモリアドレスとが、前記メモリデバイスにおける連続する位置に対応する、集積回路。
請求項１に記載の集積回路であって、
前記相互接続に結合され、前記相互接続に前記コマンドを提供するように構成される１組のプロセッサを更に含む、集積回路。
請求項５に記載の集積回路であって、
メモリと、
前記メモリと前記ブリッジとの間に結合されるメモリコントローラと、
を更に含む、集積回路。
請求項１に記載の集積回路であって、
前記ブリッジが、
前記第１のデータブロックに基づいて前記第１のＥＣＣデータブロックを計算し、
前記第２のデータブロックに基づいて前記第２のＥＣＣデータブロックを計算する、
ように更に構成される、集積回路。
請求項１に記載の集積回路であって、
前記ブリッジが、
前記第１のデータブロックの第１のアドレスと前記第２のデータブロックの第２のアドレスとが２の累乗であり、
前記第１のＥＣＣメモリアドレスと前記第２のＥＣＣメモリアドレスとが２の累乗でない、
ように、前記アドレス変換を実施するように更に構成される、集積回路。
メモリシステムであって、
メモリデバイスと、
プロセッサと、
前記メモリデバイスの物理アドレスからデータを読み出す及び／又は前記メモリデバイスの物理アドレスにデータを書き込むために前記プロセッサからコマンドを受け取るように構成される相互接続と、
前記相互接続から前記コマンドを受け取り、システムアドレスと前記物理アドレスとの間のアドレス変換を実施するように構成されるブリッジであって、前記アドレス変換が、
第１のデータブロックの第１のデータアドレスの後に隣接する第１のＥＣＣデータブロックのための第１のＥＣＣメモリアドレスを計算し、
前記第１のＥＣＣデータブロックの第１のＥＣＣメモリアドレスの後に隣接する第２のＥＣＣデータブロックのための第２のＥＣＣメモリアドレスを計算し、
前記第２のＥＣＣデータブロックの第２のＥＣＣメモリアドレスの後に隣接する第２のデータブロックのための第２のデータアドレスを計算する、
ことによって成される、前記ブリッジと、
を含む、メモリシステム。
請求項９に記載のメモリシステムであって、
前記第１のＥＣＣデータブロックが前記第１のデータブロックのためのＥＣＣデータを含み、前記第２のＥＣＣデータブロックが前記第２のデータブロックのためのＥＣＣデータを含む、メモリシステム。
請求項９に記載のメモリシステムであって、
前記第１のＥＣＣデータブロックと前記第２のＥＣＣデータブロックとが各々６４バイトであり、前記第１のデータブロックと前記第２のデータブロックとが各々５１２バイトである、メモリシステム。
請求項９に記載のメモリシステムであって、
前記第１のデータアドレスと前記第２のデータアドレスと前記第１のＥＣＣメモリアドレスと前記第２のＥＣＣメモリアドレスとが、前記メモリデバイス内の連続する位置に対応する、メモリシステム。
システムメモリアドレスを物理メモリアドレスに変換する方法であって、
第１のデータブロックに関連する第１のＥＣＣブロックを提供することと、
第２のデータブロックに関連する第２のＥＣＣブロックを提供することと、
前記第１のデータブロックの第１のデータアドレスの後に隣接する前記第１のＥＣＣブロックのための第１のＥＣＣメモリアドレスを計算することと、
前記第１のＥＣＣブロックの第１のＥＣＣメモリアドレスの後に隣接する前記第２のＥＣＣブロックのための第２のＥＣＣメモリアドレスを計算することと、
前記第２のＥＣＣブロックの第２のＥＣＣメモリアドレスの後に隣接する前記第２のＥＣＣブロックのための第２のＥＣＣメモリアドレスを計算することと、
を含む、方法。
請求項１３に記載の方法であって、
前記第１のデータブロックと前記第１のＥＣＣブロックと前記第２のＥＣＣブロックと前記第２のデータブロックとが、前記第１のデータアドレスと前記第１のＥＣＣメモリアドレスと前記第２のＥＣＣメモリアドレスと前記第２のデータアドレスとに基づいてメモリにおいて連続している、方法。
ブリッジデバイスであって、
１組のプロセッサとメモリとの間に結合され、第１のデータブロックと第２のデータブロッウとを含む１組のデータを前記メモリに書き込むための命令を受信するように構成されるコマンドアービターと、
前記コマンドアービターに結合されるエラー訂正コード（ＥＣＣ）回路であって、前記命令に基づいて、
前記第１のデータブロックに基づいて第１のＥＣＣブロックを生成し、
前記第２のデータブロックに基づいて第２のＥＣＣブロックを生成し、
前記第１のＥＣＣブロックが前記メモリにおいて前記第２のＥＣＣブロックの後に隣接して格納されるように前記第１のデータブロックと前記第２のＥＣＣブロックと前記第２のデータブロックと前記第２のＥＣＣブロックとのための１組のアドレスを生成し、
前記メモリに格納するために前記第１のデータブロックと前記第１のＥＣＣブロックと前記第２のデータブロックと前記第２のＥＣＣブロックとを提供する、
ように構成される、前記ＥＣＣ回路と、
を含む、ブリッジデバイス。
請求項１５に記載のブリッジデバイスであって、
前記ＥＣＣ回路が、前記第１のデータブロックと前記第１のＥＣＣブロックと前記第２のデータブロックと前記第２のＥＣＣブロックとが隣接して前記メモリに格納されるように前記１組のアドレスを生成するように更に構成される、ブリッジデバイス。
請求項１５に記載のブリッジデバイスであって、
前記ＥＣＣ回路が、前記第１のＥＣＣブロックと前記第２のＥＣＣブロックとが前記メモリにおいて前記第１のデータブロックと前記第２のデータブロックとの間に格納されるように前記１組のアドレスを生成するように更に構成される、ブリッジデバイス。
請求項１５に記載のブリッジデバイスであって、
前記ＥＣＣ回路が、
前記第１のデータブロックの第１のアドレスと前記第２のデータブロックの第２のアドレスとが２の累乗であり、
前記第１のＥＣＣブロックの第３のアドレスと前記第２のＥＣＣブロックの第４のアドレスとが２の累乗でない、
ように、前記１組のアドレスを生成するように更に構成される、ブリッジデバイス。
請求項１５に記載のブリッジデバイスであって、
前記命令が前記１組のデータの第１のサブセットを含み、
前記ブリッジデバイスが、
前記コマンドアービターと前記ＥＣＣ回路との間に結合される読み出し・修正・書き込みブロックであって、読み出し・修正・書き込み命令を含む前記命令に基づいて、
前記メモリから前記１組のデータの第２のサブセットを読み出し、
前記１組のデータを生成するために前記第１のサブセットと前記第２のサブセットとを統合し、
前記ＥＣＣ回路に前記１組のデータを提供する、
ように構成される、前記読み出し・修正・書き込みブロックを更に含む、ブリッジデバイス。
請求項１５に記載のブリッジデバイスであって、
前記ブリッジデバイスがメモリコントローラを介して前記メモリに結合されるように構成される、ブリッジデバイス。