JP2949162B2 - 隠れプリチャージ式疑似キャッシュdram - Google Patents
隠れプリチャージ式疑似キャッシュdramInfo
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Description
ダム・アクセス・メモリ(以下、DRAMと称する)、
より詳細には隠れたプリチャージによって特徴づけられ
るDRAMに関する。
ホーム・パーソナル・コンピュータ(以下、ホームPC
と称する)はパーソナル・コンピュータ市場において最
も高い成長率を示している。ホームPCは個人の生産性
向上の他に通信、娯楽及び教育に貢献している。ホーム
PCの技術は事務処理にのみ使用される従来のビジネス
PCより更に複雑である。32ビット・オペレーティン
グ・システム(ウィンドウズ95(商標))が導入され
たことにより、ホームPCの設計は多くのコンピュータ
設計者にとって煩雑になっている。
詳述する。ホームPCは大量生産を実現する低コストの
みならず、各種のアプリケーションを実行する高い性能
を必要とする。PCの重要な構成部品は4つの部品、即
ち、中央演算処理装置(CPU)、メモリ、システム・
コア・ロジック及び周辺サブシステムを含む。CPUの
市場は主にインテル社によって支配されている。このた
め、多くのコンピュータ・システム設計者にはCPUを
開発する自由が殆どない。インダストリ・スタンダード
であるPCIバスはI/Oデバイス(I/O devices)の
性能を高めた。近い将来、新たなバスがPCIバスに代
わることはないであろう。コンピュータ設計者に残され
た唯一の開発領域としては、メモリ・サブシステムが挙
げられる。メモリ・サブシステムはシステム・ロジック
内のメモリ・コントローラ及びDRAMを含む。
ム・コア・ロジックはCPUの性能を十分に発揮させる
べく高性能なキャッシュ・メモリ・アーキテクチャをサ
ポートする必要がある。しかし、キャッシュ・スタティ
ック・ランダム・アクセス・メモリ(SRAM)はコス
トが高いため、このアプローチは一般的にホームPCに
は使用されていない。安価なホームPCを実現する場
合、キャッシュ・メモリが最初に削除される。しかし、
キャッシュレス・システムの場合、性能は20〜50%
低下し得る。エクステンデッド・データ・アウト・モー
ド付きDRAM(Extended Data Out (EDO) DRAM)に
代表される新たなDRAM技術による性能改善は僅か5
%未満である。バーストEDO(以下、BEDOと称す
る)モード付きDRAM、シンクロナスDRAMまたは
RAMBUS仕様のDRAMによる性能改善は10%未
満である。BEDOモード付きDRAMの詳細について
は、マイクロン社(Micron CO.)のDRAM(製品番号
MT4LC2M8F4)のデータ・シートを参照のこ
と。シンクロナスDRAMの詳細については、日本電気
株式会社のシンクロナスDRAM(製品番号PD451
6421、PD4516821またはPD451616
1)に関するデータ・シートを参照のこと。
ない場合、性能低下の問題を従来のDRAM技術を用い
て解決することは不可能である。新しいDRAM技術に
よる僅かな性能改善は、32ビット・オペレーティング
・システムの動作におけるメモリ・ローカリティ(Memo
ry locality)の悪さに起因する。メモリ・ローカリテ
ィの悪さは、キャッシュ・ミス率及びDRAMページミ
ス率に対する大きなオーバーヘッドを形成する。BED
Oモード付きDRAM、シンクロナスDRAMまたはR
AMBUS仕様のDRAMを備えたシステムでは、ペー
ジミスによりバースト転送周期が中断される。これに代
わる手段としては、ページヒット率を高めるべくページ
・インタリーブ方式を採用したマルチバンクDRAMア
ーキテクチャを使用することが挙げられる。
は、米国特許第4,924,375号に開示されてい
る。しかし、このアプローチは周辺回路の効果的でない
オーバーヘッドに起因して更に大きなチップ・サイズを
必要とする。この結果、コンピュータ・システム内のキ
ャッシュSRAMに代わる新たなDRAMのコストはキ
ャッシュSRAMのコストを容易に上回り得る。従っ
て、低価格及び高性能は従来技術を用いて容易に実現で
きない。
のであって、その目的は、低価格であり、かつキャッシ
ュSRAMに匹敵する高い性能を有する新たなDRAM
アーキテクチャを提供することにある。
AMシステムに匹敵する高い性能を実現するためには2
つの基本的なゴール、即ち、(1)メモリ・ページ・ミ
ス・オーバーヘッドを生じないことと、(2)高いデー
タ・バースト率を実現することが必要になる。本発明で
は、最も低いコストのインフラストラクチャーを高速ペ
ージ・モード付きDRAMから実現すべく、2つの基本
的要件、即ち(1)カレント高速ページ・モード付きD
RAMを搭載したシングル・インライン・メモリ・モジ
ュール(SIMM)に対する後方互換性(Backward-com
patible)と、(2)これに類するカレント高速ページ
・モード付きDRAMのシングル・バンク・アーキテク
チャとを実現する。
リ・サブシステムに対する余分なオーバーヘッドであ
る。このため、本発明の新たなDRAMでは、キャッシ
ュTAG SRAMを全く使用していない。高速ページ
・モード付きDRAMの詳細については、米国特許第
5,265,236号またはマイクロン社の製品番号M
T4LC4M4A1/B1(S)に関するデータ・シー
トを参照のこと。
即ちゴールを満たすべく隠れプリチャージ式疑似キャッ
シュDRAM(Hidden precharge pseudo cache DRAM;
以下、HPPC DRAMと称する)を提供する。HP
PC DRAMの新たな技術は全ての低価格PCに対し
て高い性能を付与する。HPPC DRAMのピン定義
は後方互換性を備えたDRAMを搭載したSIMMの形
成を可能にすべく最先端技術水準の高速ページ・モード
付きDRAMと同じである。高速ページ・モード付きD
RAMのピン・レイアウトの詳細については、マイクロ
ン社の製品番号MT4LC4M4A1/B1(S)に関
するデータ・シートを参照のこと。高速ページ・モード
付きDRAMを搭載したSIMMの詳細については、マ
イクロン社のSIMM(製品番号MT8LD132
(S)またはMT16LD232(S))に関するデー
タ・シートを参照のこと。
ーパーセットを有する。パケット・コマンド・サイクル
は7つのアクティブDRAMサイクル、即ちバースト読
出し(Burst read)、シングル読出し(Single rea
d)、メモリ・リフレッシュ、バースト書込み(Burst w
rite)、シングル書込み(Single write)、レジスタ書
込み及びレジスタ読出しのうちのいづれか1つを実行す
るためのDRAMへの命令に使用される。HPPC D
RAMは内部シーケンサのオペレーションを制御すべく
疑似クロック及びCAS#を使用している。
アレイ、ページ・レジスタ/コンパレータ及びステート
・マシン・デバイス(State machine device)を有する
DRAM装置を提供する。ステート・マシン・デバイス
は第1の制御信号及び第2の制御信号をレジスタ及びメ
モリ・セル・アレイに対してそれぞれ出力することによ
り、進行中のメモリ・サイクルのリード・ドライブ(Re
ad drive)をペンディング中のメモリ・サイクル(Pend
ing memory cycle)のプリチャージ・オペレーションと
同時に実行する。
AM装置(Single integrated circuit DRAM device)を
提供する。同DRAM装置はメモリ・セル・アレイ及び
ステート・マシンを含む。ステート・マシンは一連のオ
ペレーションを制御すべく複数のタイミング信号を出力
する。
Mアーキテクチャを示す。HPPC DRAMは1つの
行アドレス・バッファ/デコーダ(以下、RASバッフ
ァ/デコーダと称する)21と、1つの列アドレス・バ
ッファ/デコーダ(以下、CASバッファ/デコーダと
称する)23とを有する。
バッファ/デコーダ23はペンディング中のサイクル及
び進行中のサイクルの両方に対してアドレスを同時にデ
コードする。この結果、外部メモリ・コントローラ(図
示略)は迅速なパイプライン・アクセスが可能になる。
以下に詳述するように、内部シーケンサ25はパイプラ
イン・タイミング・チェーンを実現すべく、2つのアド
レス・バッファ/デコーダ及び他の回路のオペレーショ
ンのタイミングを制御する。この構成において、DRA
Mアクセス時間のクリティカル・タイミング・パスの分
割が可能である。そして、シーケンサ25はメモリ・バ
ースト・サイクル・パイプライン・オペレーションを実
施する。
タとしてのバースト・アドレス・カウンタ27を含む。
シーケンサ25が新たな列アドレスをCASバッファ/
デコーダ23に対してロードした場合、アドレス値のA
1ビット及びA0ビットはバースト・サイクルの初期列
アドレス値としてバースト・アドレス・カウンタ27へ
ロードされる。バースト・アドレス・カウンタ27は内
部レジスタ(図示略)のモード設定に基づいて周知のイ
ンタリーブ・バーストまたはリニア・バーストを初期列
アドレス値から順次実行する。バースト・アドレスは4
対1マルチプレクサ/デマルチプレクサ機能(MUX/
DEMUX)を備えたレジスタ29へ直接入力される。
レジスタ29は4つの信号線を通じてメモリ・アレイ2
2に対して接続され、さらには1つの内部データ・バス
を通じてデータ・バッファ20に対して接続されてい
る。読出しサイクル中、レジスタ29はバースト・アド
レス・カウンタ27からのバースト・アドレス信号の選
択に基づいて4ビット・データをデータ・バッファ20
に対する1ビット・データ・ストリームへ多重化する。
書込みサイクル中、レジスタ29はデータ・バッファ2
0からの1ビット・データ・ストリームを4つの信号線
を通じて伝送される4ビット・データへとデマルチプレ
クスする。シーケンサ25は制御信号をバースト・アド
レス・カウンタ27に対して出力することによりアドレ
スをインクリメントするタイミング及び方法を決定す
る。
5が制御信号線内へアドレス・イネーブル信号(ROW
_EN)をアサート(assert)した際に開始される。メ
モリ・アレイ22のうちの1つの行からメモリ・セル・
アレイ内のセンス・アンプへデータがシフトされる。C
ASバッファ/デコーダ23はA9〜A2をアサート
し、4個のセンス・アンプが選択される。シーケンサ2
5が読出しイネーブル信号(COLUMN_EN)を制
御信号線内へアサートした場合、選択された4個のセン
ス・アンプは4ビット・データをレジスタ29へシフト
する。書込みサイクルの場合、アサートされたCOLU
MN_EN信号は選択されたデータをレジスタ29から
メモリ・セル・アレイ内の4個のセンス・アンプへ出力
させる。即ち、本実施の形態において、メモリ・アレイ
22は4ビット・アクセスとして形成されている。本発
明では、従来のDRAMのタイミング・パスは2つに分
割されている。このうちの1つはメモリ・アレイ22か
らレジスタ29へのパスであり、他方はレジスタ29か
らDRAMチップのI/Oパッドへのパスである。
レント行アドレスを格納すべく提供されている。シーケ
ンサ25がアドレス・イネーブル信号(ROW_EN)
をアサートした場合、これと同時に行アドレスがページ
・レジスタ/コンパレータ24に対してロードされる。
ページ・レジスタ/コンパレータ24はペンディング中
のサイクルの行アドレスをカレント行アドレスと比較す
る。シーケンサ25は各メモリ・サイクル中にプリチャ
ージ・サイクル・スチーリング(Precharge cycle stea
ling)を実施すべきか否かを決定すべくページ・レジス
タ/コンパレータ24から出力されたページ比較結果を
使用する。シーケンサ25の内部状態がアイドル状態で
あるか、またはペンディング中のメモリ・アクセス・リ
クエスト(Pending memory-access-request)が存在し
ない場合、ページ比較結果は無視される。
イバ及びアウトプット・ドライバとして機能するととも
に、メモリ・アクセス・パイプライン・オペレーション
のためのテンポラリ・レジスタとしても機能する。イン
プット・データをストローブするタイミング、またはア
ウトプット・データをドライブするタイミングはシーケ
ンサ25の出力制御信号によって制御される。シーケン
サ25によるタイミング制御は全てのDRAMメモリ・
アクセス・パイプライン・オペレーションを制御する。
部CAS#によってクロックされるステート・マシンと
してのシーケンサ25を含む。ピン・ナンバーをセーブ
するために、2つの外部信号、即ちRAS#及びWE#
はシングル読出し、バースト読出し、メモリ・リフレッ
シュ、シングル書込み、バースト書込み、レジスタ書込
み、レジスタ読出しを含む7つのアクティブHPPC
DRAMサイクルのうちの1つを実行するためのコマン
ド・パケットを形成すべく使用される。コマンド・パケ
ット方式を使用したサイクル・デコードの1つの実施の
形態は以下に示す表のWE#に関する記述において示
す。シーケンサ25はDRAMサイクルの種類を決定す
べくコマンド・パケットをデコードする。コマンド・パ
ケットを使用する方法はデータ通信の分野では周知であ
る。サイクルが開始された後、RASバッファ/デコー
ダ21、CASバッファ/デコーダ23、バースト・ア
ドレス・カウンタ27、ページ・レジスタ/コンパレー
タ24、データ・バッファ20、レジスタ29及びメモ
リ・アレイ22を制御すべくタイミング・チェーンが形
成される。シーケンサ25は2つのプロトコル、即ちB
USY#及びD_RDY#をDRAMコントローラに対
してフィードバックする。BUSY#はペンディング中
のサイクルが存在する際に、シーケンサ25がパイプラ
イン・リクエストを実行可能であるか否かを通知すべく
使用される。D_RDY#は外部メモリ・コントローラ
によるストローブを実施するためにデータ読出しの準備
が整っていることを通知すべく使用される。好ましい実
施の形態において、BUSY#及びD_RDY#はワイ
ヤードオア・ドライバ・アウトプット(wired-OR drive
routput)である。
イン・オペレーションを制御すべく、(1)メモリ・ア
レイに対する行アクセスを開始するタイミング、(2)
メモリ・アレイに対する列アクセスを開始するタイミン
グ、(3)メモリ・プリチャージを実施するタイミン
グ、(4)外部行アドレス値をラッチするタイミング、
(5)外部列アドレス値をラッチするタイミング及び
(6)レジスタ29を制御すべくバースト・アドレス・
カウンタに対するロード及び同カウンタのインクリメン
トを実施するタイミングを決定する。
を制御して前記の各種タイミングを決定すべく以下の制
御信号セットを使用する。 (1)ROW_EN信号 ROW_ENはメモリ・アレイ22の行アクセス及びプ
リチャージを制御する信号である。ROW_ENがロー
(Low)の場合、メモリ・アレイ29はプリチャージさ
れる。ROW_ENがハイ(High)の場合、メモリ・ア
レイ29の行アクセスが開始される。 (2)COLUMN_EN信号 COLUMN_ENはレジスタ29からの読出しまたは
同レジスタ29への書込みを実施すべくビット線センス
・アンプをイネーブルする。COLUMN_ENがハイ
の場合、ビット線センス・アンプのパス・ゲートは列読
出しまたは列書込みを実施すべく開放される。COLU
MN_ENがローの場合、ビット線センス・アンプのパ
ス・ゲートは閉鎖される。 (3)RA_LATCH_V信号 RA_LATCH_Vは外部アドレスを行アドレス・バ
ッファ/デコーダ21へラッチするための信号である。
RA_LATCH_V信号がハイの場合、外部アドレス
は行アドレス・バッファ/デコーダ21へ入力される。
シーケンサ25は新たな外部アドレスが形成されるまで
行アドレス・バッファ/デコーダ21へのラッチを維持
する。 (4)CA_LATCH_V信号 CA_LATCH_Vは外部アドレスを列アドレス・バ
ッファ/デコーダ23へラッチするための信号である。
CA_LATCH_V信号がハイの場合、外部アドレス
は列アドレス・バッファ/デコーダ23へ入力される。
シーケンサ25は新たな外部アドレスが形成されるまで
列アドレス・バッファ/デコーダ23へのラッチを維持
する。 (5)LOAD_EXT信号 LOAD_EXTはCASアドレス・バッファ23から
バースト・アドレス・カウンタ27をロードするための
信号である。シーケンサ25によりLOAD_EXTが
ハイになった場合、バースト・アドレス・カウンタ27
は最も低い2つのビットをCASアドレス・バッファ2
3からロードする。 (6)INC_ADR信号 INC_ADRはバースト・アドレス・カウンタ27を
インクリメントするための信号である。シーケンサ25
はバースト・サイクルが存在する際、バースト・アドレ
ス・カウンタ27をインクリメントする。次いで、バー
スト・アドレス・カウンタ27からのアドレス出力がイ
ンクリメントされる。 (7)RA_EN信号 RA_ENは行アドレス・バッファ/デコーダ21内の
アドレス値を行アドレス線へ出力させるための行アドレ
ス・バッファ/デコーダ21に対する別の制御信号であ
る。RA_EN信号がハイの場合、アドレス値は行アド
レス線へ出力される。これは行アドレス・バッファ/デ
コーダ21内の数値ではなく、寧ろ行アドレス線に出力
されたアドレス値の行位置であり、進行中のメモリ・セ
ル・アレイがアクセスされる。 (8)CA_EN信号 CA_ENは列アドレス・バッファ/デコーダ23内の
アドレス値を列アドレス線へ出力させるための列アドレ
ス・バッファ/デコーダ23に対する別の制御信号であ
る。CA_EN信号がハイの場合、アドレス値は列アド
レス線へ出力される。これは列アドレス・バッファ/デ
コーダ23内の数値ではなく、寧ろ列アドレス線に出力
されたアドレス値の列位置であり、進行中のメモリ・セ
ル・アレイがアクセスされる。
各信号の機能はアサートされたロジック・ローまたはロ
ジック・ハイをそれぞれハイまたはローと置き換えても
同様に実現し得る。これらの変更及び置換は本発明の精
神の範囲内に属する。
は、現在の高価なキャッシュSRAMに匹敵する広い帯
域幅(High sustain bandwidth)の実現が挙げられる。
広い帯域幅はパイプライン・パーティション及びプリチ
ャージ・サイクル・スチーリングを用いて実現される。
一般的に、DRAMサイクルはアクティブ・ピリオド及
びプリチャージ・ピリオドからなる。従来、帯域幅を広
くするために、プリチャージ・ピリオド・オーバーヘッ
ドを回避するページ・モードが常には使用されてきた。
しかし、前述したように最近のオペレーティング・シス
テムは効果的なメモリ・ローカリティを有していない。
ページ・ミス率が高いため、プリチャージ・ピリオドは
主なオーバーヘッドとなる。このため、一秒間当たりの
バースト・データ・レートが高い場合でも狭い帯域幅が
形成される。本発明のパイプライン・オペレーションは
図2及び図3に示すタイミング・チェーン・パーティシ
ョンに基づいて実現し得る。
ルが存在する。そして、各サイクルは1つの行タイミン
グ・チェーンによって表されている。第1のメモリ・バ
ースト読出し(First memory burst read)は最上位の
行に位置している。第2のメモリ・バースト読出しは中
間の行に位置しており、同第2のメモリ・バースト読出
しは第1のメモリ・バースト読出しと比較してページ・
ミスである。第3のメモリ・バースト読出しは最下位の
行に位置しており、同第3のメモリ・バースト読出しは
第2のメモリ・バースト読出しと比較してページ・ヒッ
トである。
はアドレス・プリデコード、メモリ・センス及びリード
・バースト・ドライブの各オペレーションを順次実行す
べく制御信号をRASバッファ/デコーダ21、CAS
バッファ/デコーダ23、バースト・アドレス・カウン
タ27、ページ・レジスタ/コンパレータ24、データ
・バッファ20、レジスタ29及びメモリ・アレイ22
へそれぞれ出力する。シーケンサ25が第1のサイクル
のリード・バースト・ドライブ中に第2のバースト読出
しサイクル(ペンディング)を検出し、さらにはページ
・レジスタ/コンパレータ24からの出力を介してペー
ジ・ミス・コンディションを検出している限り、同シー
ケンサ25は本発明においてプリチャージ・サイクル・
スチーリングと称するプリチャージ・サイクルを第1の
サイクルのリード・バースト・ドライブと同時に実行す
べくHPPC DRAMに対して命令する。
ャージ・サイクルが完了した後で、アドレス・プリデコ
ード・オペレーションを第1のサイクルのリード・バー
スト・ドライブの後半ピリオドにおいて実行すべく命令
する。その後、第2のサイクルのメモリ・センス及びリ
ード・バースト・ドライブが順次実行される。シーケン
サ25が第2のサイクルのリード・バースト・ドライブ
中に第3のバースト読出しサイクル(ペンディング、即
ち待ち行列)を検出し、さらにはページ・レジスタ/コ
ンパレータ24からの出力を介してページ・ヒット・コ
ンディションを検出している限り、同シーケンサ25は
同一ページに対するプリチャージ・サイクルをスキップ
するとともに、アドレス・プリデコード・オペレーショ
ンを直接実行すべくHPPC DRAMに対して命令す
る。その後、第3のサイクルのメモリ・センス及びリー
ド・バースト・ドライブが順次実行される。
イン・タイミング・チェーンは、ページ・ミスが存在す
る場合、HPPC DRAMが読出しデータを出力する
間にプリチャージ・サイクル及びアドレス・プリデコー
ドのオーバーヘッドを排除することを示す。挿入を要す
る最低限の待ち状態としては、アドレス・プリデコード
及びメモリ・セル・センスの時間が挙げられ、同時間は
常には2クロックである。これは最近のDRAMアーキ
テクチャにおける一般的なページ・ミス・オーバーヘッ
ドの11クロックを下回る効果を示す。ページ・ヒット
が存在する場合、HPPC DRAMがバースト読出し
データを出力する間にアドレス・プリデコード・オペレ
ーション及びメモリ・アレイ・センス・オペレーション
が実行される。従って、ページ・ヒットが存在する場
合、ゼロ待ち状態の連続バースト転送が維持される。
ルが存在する。そして、各サイクルは1つの行タイミン
グ・チェーンによって表されている。第1のメモリ・バ
ースト書込み(First memory burst write)は最上位の
行に位置している。第2のメモリ・バースト書込みは中
間の行に位置しており、同第2のメモリ・バースト書込
みは第1のメモリ・バースト書込みと比較してページ・
ミスである。第3のメモリ・バースト書込みは最下位の
行に位置しており、同第3のメモリ・バースト書込みは
第2のメモリ・バースト書込みと比較してページ・ヒッ
トである。
はアドレス・プリデコード、メモリ・センス、メモリ書
込み及びバースト書込みストローブ(Strobe burst wri
te)の各オペレーションを順次実行すべく制御信号をR
ASバッファ/デコーダ21、CASバッファ/デコー
ダ23、バースト・アドレス・カウンタ27、ページ・
レジスタ/コンパレータ24、データ・バッファ20、
レジスタ29及びメモリ・アレイ22に対してそれぞれ
出力する。バースト書込みストローブ・オペレーション
はメモリ・センスのオペレーションに平行して実行され
た後、メモリ書込みのオペレーションに平行して実行さ
れる。シーケンサ25が第2のバースト書込みサイクル
を検出し、さらにはページ・レジスタ/コンパレータ2
4からの出力を介してページ・ミス・コンディションを
検出した場合、同シーケンサ25は第2のサイクルにお
いてメモリ・センスの前に行われるプリチャージ・サイ
クルをバースト書込みストローブの前に行われるアドレ
ス・プリデコードと同時に実行すべくHPPC DRA
Mに命令する。図3に示すように、バースト書込みスト
ローブをプリチャージ・サイクルと平行して実行する僅
かな時間が存在し得る。しかし、図3の第2のサイクル
(ページミス)では、プリチャージ・サイクル・オペレ
ーションはアドレス・プリデコードとほぼ同時に実行さ
れ、メモリ・センス・オペレーションはバースト書込み
ストローブとほぼ同時に実行される。第2のサイクルの
最後のパーティションはメモリ書込みである。シーケン
サ25が第2のサイクルのメモリ書込み中に第3のバー
スト書込みサイクル(ペンディング)を検出し、さらに
はページ・レジスタ/コンパレータ24からの出力を介
してページ・ヒット・コンディションを検出している限
り、同シーケンサ25はプリチャージ・サイクルをスキ
ップするとともに、アドレス・プリデコード・オペレー
ションを直接実行すべくHPPC DRAMに命令す
る。その後、第3のサイクルのメモリ・センス及びメモ
リ書込みが順次実行される。バースト書込みストローブ
・オペレーションの前半はメモリ・センスと同時に実行
される。更に、同バースト書込みストローブ・オペレー
ションの後半はメモリ書込みと同時に実行される。
イン・タイミング・チェーンは、ページ・ミスが存在す
る場合に、HPPC DRAMが外部バースト・データ
・ストリームへのストローブをプリチャージ・サイクル
及びメモリ・センス・オペレーション中に行うことを示
す。ストローブされたデータ(Strobed-in data)はレ
ジスタ29へ一時的に格納される。シーケンサ25はス
トローブされた最後のデータにおいて、レジスタ29の
内容をメモリ・アレイ22へシフトする。これにより、
メモリ・セル書込みが開始される。このタイミング・チ
ェーンにおいて、最低限の待ち状態はアドレス・プリデ
コードであり、同アドレス・プリデコードは一般的に1
クロックを要する。ページ・ヒットが存在する場合、ア
ドレス・プリデコードは最後の書込みサイクルのメモリ
書込みと同時に実行されるため、アドレス・プリデコー
ド時間は実質的に排除される。このため、ゼロ待ち状態
(Zero wait state)が形成される。
はページ・ミスが発生した際に、広い帯域幅を実現すべ
く前記のパイプライン・タイミング・チェーンを使用す
る。必要に応じて挿入される待ち状態は一般的なパイプ
ライン・バースト・キャッシュSRAMに匹敵する。H
PPC DRAMは真のキャッシュSRAMと比較し
て、(1)キャッシュTGA SRAMを必要としない
ことと、(2)キャッシュ・ミスによる長い待ち状態が
存在しないことと、(3)更に少ない記憶階層を有する
ことと、(4)SRAM技術と比較して低価格であるこ
とを含む効果を有する。
DRAMを搭載するSIMMとにおける外部ピン・レイ
アウトを示す。本発明のDRAMを搭載するSIMMは
72ピンである。このうちの55ピンは電気的接続ピン
であり、他は電源ピン及びノーコネクション(NC)ピ
ンである。このピン・レイアウトは市販のカレント高速
ページ・モード付きDRAMを搭載したSIMMに対す
る後方互換性を有する。
に詳述する。 (1)CAS#ピン(インプット) CAS#はハイにおいて停止可能な疑似クロックであ
る。HPPC DRAMはCAS#の降下エッジ(Fall
ing edge)においてRAS#、WE#及びBYTE#を
サンプリングする。メモリ・コントローラによってドラ
イブされた全てのデータ及びアドレスもCAS#の降下
エッジにおいてサンプリングされる。HPPC DRA
Mから出力されたデータは、実質的にCAS#の降下エ
ッジに位置する。メモリ・コントローラはCAS#の降
下エッジにおいてデータを読込む必要がある。CAS#
はプロセッサ・クロックに同期する必要がある。 (2)RAS#ピン(インプット) HPPC DRAMは内部シーケンサ25へ出力する命
令として2クロック・コマンド・パケット(Two-clock
period command packet)を使用する。RAS#はSI
MM内のDRAMページを選択し、さらにはコマンド・
パケットを開始させるべく使用される。CAS#の降下
エッジにおいてローのRAS#がサンプリングされた場
合、HPPC DRAMの内部シーケンサ25はメモリ
・アクセス・シーケンスを開始する。RAS#はメモリ
・コントローラによるパイプライン化が可能である。メ
モリ・コントローラはハイのBUSY#(High BUSY#)
をサンプリングした後にのみRAS#をアサートし得
る。メモリ・コントローラは書込みサイクルを読出しサ
イクル後にパイプライン化することはできない。この場
合、メモリ・コントローラは最後のD_RDY#がスト
ローブされた後にのみ書込みサイクルを開始し得る。こ
れは1クロックのデータ・バス・ターンアラウンド・サ
イクルの実現を可能にする。HPPC DRAMは書込
みサイクル後に読出しサイクルのパイプライン化を可能
にする。RAS#パイプラインを使用することにより、
マルチウェイ・インタリーブ・メモリ・アーキテクチャ
(Multiway interleave memory architecture)を容易
に実現し得る。 (3)WE#ピン(インプット) 2クロック・コマンド・パケットはRAS#信号及びW
E#信号からなる。この2クロックの間、RAS#及び
WE#のコンビネーションは以下の7つのアクティブ・
サイクルを実行すべくHPPC DRAMに命令する。
ト転送オペレーションをイネーブルすべく使用される。
読出しサイクル中、BYTE#は無視され、HPPC
DRAMは全てのバイト・データをバスへ常に出力す
る。メモリ・コントローラは所望のデータをストロービ
ングする能力を有する。HPPC DRAMは部分的な
メモリ・ライン・フラッシュ(Partial memory line fl
ush)をサポートし得る。メモリ・コントローラはバー
スト書込みサイクルの発行が可能であり、各バースト・
サイクルは異なる状態のBYTE#信号を有し得る。B
YTE#はデータとともにストローブされる。従って、
書込みサイクルでは、BYTE#はデータとともにクロ
ック・ピリオド毎に有効であることを要する。 (5)BUSY#ピン(アウトプット) BUSY#はHPPC DRAMによるパイプライン・
アクセスを可能にするプロトコルである。SIMM内の
選択されたメモリDRAMはコマンド・パケットのデコ
ード後にBUSY#をローへアサートするとともに、内
部シーケンサ25がメモリ・アクセス命令を完了した後
でBUSY#をハイへデアサート(de-assert)する。
しかし、DRAMを搭載したSIMM内の全てのメモリ
・チップが同一状態を有するようにメモリ・コントロー
ラを設計する方法は周知である。このため、HPPC
DRAMチップのうちの任意の1つから出力された1つ
のBUSY#出力をSIMM出力信号PD_0を形成す
べく使用できる。BUSY#がデアサートされた際、次
のコマンド・パケットを内部シーケンサ25へ入力し得
る。HPPC DRAMメモリ・コントローラはBUS
Y#を監視するとともに、ハイのBUSY#(High BUS
Y#)をサンプリングした直後のクロックにおいてペンデ
ィング中のRAS#をアサートする必要がある。BUS
Y#はワイヤードオア接続を可能にするオープン・ドレ
イン・ドライバ(Open drain driver)である。 (6)D_RDY#ピン(アウトプット) D_RDY#はSIMM内の選択されたDRAMチップ
によってアサートされる。しかし、DRAMを搭載した
SIMM内の全てのメモリ・チップが同一状態を有する
ようにメモリ・コントローラを設計する方法は周知であ
る。このため、HPPC DRAMチップのうちの任意
の1つから出力されたD_RDY#をSIMM出力信号
PD_1を形成すべく使用できる。書込みサイクルで
は、HPPC DRAMはD_RDY#をアサートしな
い。第2のクロック(T2)後におけるバースト・デー
タのトグルはメモリ・コントローラが実施する。HPP
CDRAMがカレント・サイクルをバースト書込みサイ
クルとしてデコードした際、同HPPC DRAMは第
1のクロック(T1)直後の4つのサイクルにおいて4
つの連続するバイト・データをストローブする。読出し
サイクルでは、メモリ・コントローラに対するデータが
準備されている場合、HPPC DRAMはD_RDY
#をアサートする。DRAMコントローラはD_RDY
#がローである場合、CAS#の降下エッジにおいてデ
ータをストローブする必要がある。D_RDY#はワイ
ヤードオア接続を可能にするオープン・ドレイン・ドラ
イバである。メモリ・コントローラはメモリ・コントロ
ーラ・チップ内においてBUSY#及びD_RDY#の
論理和の形成が可能である。 (7)A9〜A0ピン(インプット) A9〜A0はアドレス・インプットである。全てのアド
レス・インプットは行アドレス及び列アドレスの間で多
重化される。各DRAMサイクルにおいて、第1のコマ
ンド・クロック・ピリオドは行アドレスであり、第2の
コマンド・クロック・ピリオドは列アドレスである。ア
ドレスはCAS#の降下エッジにおいてストローブされ
る。メモリ・コントローラは新たなアドレスをCAS#
クロック・ピリオドに対して同期させる必要がある。 (8)D7〜D0ピン(インプット/アウトプット) D7〜D0はデータ・インプット/アウトプットであ
る。HPPC DRAMは読出しサイクル後に書込みサ
イクルに対してターンアラウンド・サイクルを加える。
これはデータ・バス・コンテンションを解決する。メモ
リ・コントローラがCAS#の降下エッジにおいてロー
のD_RDY#をサンプリングした場合、同メモリ・コ
ントローラはD7〜D0を読込む必要がある。書込みサ
イクルは最後のD_RDY#がサンプリングされた後に
おいてのみ開始可能である。これはターンアラウンド・
クロックをデータ・バスに対して挿入する。HPPC
DRAMは読出し及び書込みサイクル中にゼロ待ち状態
を常に形成する。メモリ・コントローラはゼロ待ち状態
オペレーションを可能にする。
各信号の機能はアサートされたロジック・ローまたはロ
ジック・ハイをそれぞれハイまたはローと置き換えても
同様に実現し得る。これらの変更及び置換は本発明の精
神の範囲内に属する。
C DRAMは高速ページ・モード付きDRAMと比較
して3つの余分なプロトコルを使用している。これら3
つのプロトコル、即ちbyte_select(BYT
E#)、memory_busy(BUSY#)及びd
ata_ready(D_RDY#)はメモリ・コント
ローラからのパイプライン・リクエストをサポートすべ
く使用される。従来の高速ページ・モード付きDRAM
を搭載したSIMMの識別ピン(Identity pins)、即
ちPRD1ピン、PRD2ピン、PRD3ピン及びPR
D4ピンのうちの任意の3つは前記したHPPC DR
AMの余分なプロトコルをサポートすべく使用される。
HPPC DRAM及び外部ピンの定義に基づいて、本
発明のHPPC DRAM及び従来の高速ページ・モー
ド付きDRAMの両方をサポートし得るメモリ・コント
ローラを容易に設計し得る。
DRAMは(1)外部パイプライン・リクエスト・キュ
ーイング、(2)隠れたプリチャージ・サイクル・スチ
ーリング、(3)内部サイクル制御、(4)パケット・
コマンド・デコーディング、(5)ページヒット比較、
(6)バースト・アクセス・アドレス形成及び(7)外
部DRAMコントローラ・ハンドシェイクの機能を実行
するインテリジェント周辺回路を含む。
タイミング・チャートに要約し得る。図5は本発明の信
号のタイミング・チャートを以下の状態、即ちアイドル
→バースト書込み→キュー・バースト書込み(ページミ
ス)→キュー・バースト書込み(ページヒット)を通じ
て示す。図5において、RA_IN信号は行アドレス・
バッファ/デコーダ21内の数値である。MUX_AD
Rはバースト・アドレス・カウンタ27からの信号出力
である。そして、MAは外部アドレスであり、MDはデ
ータ・インプット/アウトプット・ラインの信号であ
る。
トを以下の状態、即ちアイドル→バースト読出し→キュ
ー・バースト読出し(ページミス)→キュー・バースト
読出し(ページヒット)を通じて示す。図6において、
CA_IN信号は列アドレス・バッファ/デコーダ23
内の数値である。MUX_ADRはバースト・アドレス
・カウンタ27からの信号出力である。そして、MAは
外部アドレスであり、MDはデータ・インプット/アウ
トプット・ラインの信号である。
低価格であり、かつキャッシュSRAMに匹敵する高い
性能を有するとともに、DRAM装置の外部にあるコン
トローラへのDRAM装置の状態を示す信号を生成し
て、外部コントローラとの間でハンドシェイク機能を実
行する新たなDRAMアーキテクチャを実現し得るとい
う優れた効果を発揮する。
示すブロック図。
ーションを示す図。
ーションを示す図。
Mのピン・レイアウトを示す図。
ト書込み→キュー・バースト書込み(ページミス)→キ
ュー・バースト書込み(ページ・ヒット)を通じて示す
タイミング・チャート。
ト読出し→キュー・バースト読出し(ページミス)→キ
ュー・バースト読出し(ページヒット)を通じて示すタ
イミング・チャート。
ファ、22…メモリ・アレイ、23…CASアドレス・
バッファ、24…ページ・レジスタ/コンパレータ、2
5…シーケンサ、27…バースト・アドレス・カウン
タ、29…レジスタ。
Claims (14)
- 【請求項1】 読出しメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション及びリード・ドライブ・オペレーショ
ンを実行するように構成された単一集積回路DRAM装
置であって、 メモリ・セル・アレイに対して接続された少なくとも1
つのセンス・アンプを有するメモリ・セル・アレイと、 前記センス・アンプから出力されたデータを格納するよ
うに構成されたレジスタと、 第1の制御信号をレジスタに対してアサートし、かつ第
2の制御信号をメモリ・セル・アレイに対してアサート
することにより、進行中のメモリ・サイクルのリード・
ドライブ動作をペンディング中のメモリ・サイクルのプ
リチャージ・オペレーションと同時に実行し、かつ、D
RAM装置の外部にあるコントローラへのDRAM装置
の状態を示す信号を生成するように構成されたオンチッ
プステート・マシン手段とを含むDRAM装置。 - 【請求項2】 読出しメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション及びリード・ドライブ・オペレーショ
ンを実行するように構成された単一集積回路DRAM装
置であって、 メモリ・セル・アレイに対して接続された少なくとも1
つのセンス・アンプを有するメモリ・セル・アレイと、 前記センス・アンプから出力されたデータを格納するよ
うに構成されたレジスタと、 読出しメモリ・サイクルのメモリ位置をデコードすべく
外部アドレス信号を受信するアドレス・バッファ/デコ
ーダと、 第1の制御信号をレジスタに対してアサートし、かつ第
2の制御信号をアドレス・バッファ/デコーダに対して
アサートすることにより、進行中のメモリ・サイクルの
リード・ドライブ動作をペンディング中のメモリ・サイ
クルのアドレス・プリデコード・オペレーションと同時
に実行し、かつ、DRAM装置の外部にあるコントロー
ラへのDRAM装置の状態を示す信号を生成するように
構成されたオンチップステート・マシン手段とを含むD
RAM装置。 - 【請求項3】 読出しメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション及びリード・ドライブ・オペレーショ
ンを実行するように構成された単一集積回路DRAM装
置であって、 メモリ・セル・アレイに対して接続された少なくとも1
つのセンス・アンプを有するメモリ・セル・アレイと、 前記センス・アンプから出力されたデータを格納するよ
うに構成されたレジスタと、 第1の制御信号をレジスタに対してアサートし、かつ第
2の制御信号をセンス・アンプに対してアサートするこ
とにより、進行中のメモリ・サイクルのリード・ドライ
ブ動作をペンディング中のメモリ・サイクルのメモリ・
センス・オペレーションと同時に実行し、かつ、DRA
M装置の外部にあるコントローラへのDRAM装置の状
態を示す信号を生成するように構成されたオンチップス
テート・マシン手段とを含むDRAM装置。 - 【請求項4】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及びバ
ースト書込みストローブ・オペレーションを実行するよ
うに構成された単一集積回路DRAM装置であって、 書込みメモリ・サイクルのデータを入力し、かつ同デー
タを格納するように構成されたデータ・バッファと、 内部データ・バスを通じてデータ・バッファに対して接
続されたレジスタと、前記レジスタは活性化された際に
内部データ・バス上のデータを格納するように構成され
ていることと、 メモリ・セル・アレイ及びレジスタに対して接続された
センス・アンプを有するメモリ・セル・アレイと、 第1の制御信号をセンス・アンプに対してアサートし、
かつレジスタを活性化すべく第2の制御信号をアサート
することにより、進行中のメモリ・サイクルのメモリ・
センス・オペレーションを進行中のメモリ・サイクルの
バースト書込みストローブ・オペレーションと同時に実
行し、かつ、DRAM装置の外部にあるコントローラへ
のDRAM装置の状態を示す信号を生成するように構成
されたオンチップステート・マシン手段とを含むDRA
M装置。 - 【請求項5】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及びバ
ースト書込みストローブ・オペレーションを実行するよ
うに構成された単一集積回路DRAM装置であって、 書込みメモリ・サイクルのデータを入力し、かつ同デー
タを格納するように構成されたデータ・バッファと、 内部データ・バスを通じてデータ・バッファに対して接
続されたレジスタと、前記レジスタは活性化された際に
内部データ・バス上のデータを格納するように構成され
ていることと、 メモリ・セル・アレイ及びレジスタに対して接続された
センス・アンプを有するメモリ・セル・アレイと、 センス・アンプを活性化すべく第1の制御信号をアサー
トし、かつレジスタを活性化すべく第2の制御信号をア
サートすることにより、進行中のメモリ・サイクルのメ
モリ書込みオペレーションを進行中のメモリ・サイクル
のバースト書込みストローブ・オペレーションと同時に
実行し、かつ、DRAM装置の外部にあるコントローラ
へのDRAM装置の状態を示す信号を生成するように構
成されたオンチップステート・マシン手段とを含むDR
AM装置。 - 【請求項6】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及びバ
ースト書込みストローブ・オペレーションを実行するよ
うに構成された単一集積回路DRAM装置であって、 メモリ・セル・アレイと、 書込みメモリ・サイクルのメモリ位置をデコードすべく
外部アドレス信号を入力するように構成されたアドレス
・バッファ/デコーダと、 第1の制御信号をメモリ・セル・アレイに対してアサー
トし、かつ第2の制御信号をアドレス・バッファ/デコ
ーダに対してアサートすることにより、進行中のメモリ
・サイクルのプリチャージ・オペレーションを進行中の
メモリ・サイクルのアドレス・プリデコード・オペレー
ションと同時に実行し、かつ、DRAM装置の外部にあ
るコントローラへのDRAM装置の状態を示す信号を生
成するように構成されたオンチップステート・マシン手
段とを含むDRAM装置。 - 【請求項7】 書込みメモリ・サイクルに応答してアド
レス・プリデコード・オペレーション、メモリ・センス
・オペレーション、メモリ書込みオペレーション及びバ
ースト書込みストローブ・オペレーションを実行するよ
うに構成された単一集積回路DRAM装置であって、 書込みメモリ・サイクルのメモリ位置をデコードすべく
外部アドレス信号を受信するように構成されたアドレス
・バッファ/デコーダと、 書込みメモリ・サイクルのデータを入力し、かつ同デー
タを格納するように構成されたデータ・バッファと、 内部バスを介してデータバッファと接続され、レジスタ
が活性化された際に内部データ・バス上のデータを格納
するためのレジスタと、 メモリ・セル・アレイ及びレジスタに対してそれぞれ接
続された少なくとも1つのセンス・アンプを有するメモ
リ・セル・アレイと、 センス・アンプを活性化すべく第1の制御信号をアサー
トし、かつ第2の制御信号をアドレス・バッファ/デコ
ーダに対してアサートすることにより、進行中のメモリ
・サイクルのメモリ書込みオペレーションをペンディン
グ中のメモリ・サイクルのアドレス・プリデコード・オ
ペレーションと同時に実行し、かつ、DRAM装置の外
部にあるコントローラへのDRAM装置の状態を示す信
号を生成するように構成されたオンチップステート・マ
シン手段とを含むDRAM装置。 - 【請求項8】 メモリ・サイクルに応答して一連のオペ
レーションを実行するように構成された単一集積回路D
RAM装置であって、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期させ、かつDRAM装置の外部に
あるコントローラへのDRAM装置の状態を示す信号を
生成するように構成されたオンチップステート・マシン
手段と、 前記一連のオペレーションは進行中のメモリ読出しサイ
クルのリード・ドライブをペンディング中のメモリ・サ
イクルのプリチャージ・オペレーションと同時に実行す
ること を含むDRAM装置。 - 【請求項9】 メモリ・サイクルに応答して一連のオペ
レーションを実行するように構成された単一集積回路D
RAM装置であって、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期させ、かつDRAM装置の外部に
あるコントローラへのDRAM装置の状態を示す信号を
生成するように構成されたオンチップステート・マシン
手段と、 前記一連のオペレーションは進行中のメモリ読出しサイ
クルのリード・ドライブをペンディング中のメモリ読出
しサイクルのアドレス・プリデコード・オペレーション
と同時に実行することを含むDRAM装置。 - 【請求項10】 メモリ・サイクルに応答して一連のオ
ペレーションを実行するように構成された単一集積回路
DRAM装置であって、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期させ、かつDRAM装置の外部に
あるコントローラへのDRAM装置の状態を示す信号を
生成するように構成されたオンチップステート・マシン
手段と、 前記一連のオペレーションは進行中のメモリ読出しサイ
クルのリード・ドライブをペンディング中のメモリ読出
しサイクルのメモリ・センス・オペレーションと同時に
実行することを含むDRAM装置。 - 【請求項11】 メモリ・サイクルに応答して一連のオ
ペレーションを実行するように構成された単一集積回路
DRAM装置であって、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期 させ、かつDRAM装置の外部に
あるコントローラへのDRAM装置の状態を示す信号を
生成するように構成されたオンチップステート・マシン
手段と、 前記一連のオペレーションは進行中のメモリ書込みサイ
クルのメモリ・センス・オペレーションを進行中のメモ
リ書込みサイクルのバースト書込みストローブ・オペレ
ーションと同時に実行することを含むDRAM装置。 - 【請求項12】 メモリ・サイクルに応答して一連のオ
ペレーションを実行するように構成された単一集積回路
DRAM装置であって、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期させ、かつDRAM装置の外部に
あるコントローラへのDRAM装置の状態を示す信号を
生成するように構成されたオンチップステート・マシン
手段と、 前記一連のオペレーションは進行中のメモリ書込みサイ
クルのメモリ書込みオペレーションを進行中のメモリ書
込みサイクルのバースト書込みストローブ・オペレーシ
ョンと同時に実行することを含むDRAM装置。 - 【請求項13】 メモリ・サイクルに応答して一連のオ
ペレーションを実行するように構成された単一集積回路
DRAM装置であって、 メモリ・セル・アレイと、 複数のタイミング信号を出力することにより前記一連の
オペレーションを同期させ、かつDRAM装置の外部に
あるコントローラへのDRAM装置の状態を示す信号を
生成するように構成されたオンチップステート・マシン
手段と、 前記一連のオペレーションは進行中のメモリ書込みサイ
クルのプリチャージ・オペレーションを進行中のメモリ
書込みサイクルのアドレス・プリデコード・オペレーシ
ョンと同時に実行することを含むDRAM装置。 - 【請求項14】 メモリ・サイクルに応答して一連のオ
ペレーションを実行するように構成された単一集積回路
DRAM装置であって、 メモリ・セル・アレイと、複数のタイミング信号を出力
することにより前記一連のオペレーションを同期 させ、かつDRAM装置の外部にあるコントローラへの
DRAM装置の状態を示す信号を生成するように構成さ
れたオンチップステート・マシン手段と、 前記一連のオ
ペレーションは進行中のメモリ書込みサイクルのメモリ
書込みオペレーションをペンディング中のメモリ書込み
サイクルのアドレス・プリデコード・オペレーションと
同時に実行することを含むDRAM装置。
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JPH09213070A JPH09213070A (ja) | 1997-08-15 |
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