JPH10125058A - パケット・コマンド・プロトコルを有する疑似キャッシュｄｒａｍコントローラ - Google Patents

Abstract

(57)【要約】 【課題】オーバーヘッドを低減することにより処理速度
を向上して疑似キャッシュＤＲＡＭの性能を最大限に活
用可能にしたＤＲＡＭコントローラを提供すること。 【解決手段】ＤＲＡＭコントローラ10はメモリ・アレイ
及び出力バッファを有するＤＲＡＭ14に対して直前のメ
モリ・アクセス・リクエスト及び現在のメモリ・アクセ
ス・リクエストを発行する。コントローラ10は同コント
ローラ10及びＤＲＡＭ14間の通信プロトコルを有する。
プロトコルは直前のメモリ・アクセス・リクエストに対
応するメモリ・アレイの状態を示すＤＲＡＭ14によって
形成された信号を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は疑似キャッシュＤＲ
ＡＭ（Pseudo cache DRAM）の動作を制御するパケット
・コマンド・プロトコルを有するＤＲＡＭコントローラ
に関する。疑似キャッシュＤＲＡＭの例は１９９６年２
月９日にターペン・コウが出願した米国特許出願第０８
／５９９，０７５号に開示されており、この開示をもっ
て同米国出願の内容を本明細書中に開示したものとす
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】シンク
ロナスＤＲＡＭ、ＲＡＭＢＵＳ仕様のＤＲＡＭ、ＥＤＯ
モード付きＤＲＡＭ、バーストＥＤＯモード付きＤＲＡ
Ｍ及び高速ページモード付きＤＲＡＭ等の従来のＤＲＡ
Ｍより優れた高性能及び低コストのＤＲＡＭを実現すべ
く疑似キャッシュＤＲＡＭが米国特許出願第０８／５９
９，０７５号において提案されている。ウィンドウズ９
５またはウィンドウズＮＴ等の最近の３２ビット・オペ
レーティング・システムにおけるメモリ・ローカリティ
（Memory locality）の悪さを解消すべくインテリジェ
ント・サイクル・スチーリング・アーキテクチャ（Inte
lligent cycle stealing architecture）を使用するこ
とにより、疑似キャッシュＤＲＡＭの性能が改善されて
いる。今日の主流である低コストＤＲＡＭのシングル・
メモリ・バンク・アプローチを使用することにより、疑
似キャッシュＤＲＡＭが低コストにて構成され得る。こ
の優れた性能／コスト比により、疑似キャッシュＤＲＡ
Ｍは最新のコンピュータ・アプリケーションに最も適す
るＤＲＡＭとしてＩＣプロセスに使用される。しかし、
疑似キャッシュＤＲＡＭの性能を最大限に活用するため
には最適化されたＤＲＡＭコントローラが必要である。
本発明は前述した事情に鑑みてなされたものであって、
その目的は、オーバーヘッドを低減することにより処理
速度を向上して疑似キャッシュＤＲＡＭの性能を最大限
に活用可能にしたＤＲＡＭコントローラを提供すること
にある。

【０００３】

【課題を解決するための手段】本発明の疑似キャッシュ
ＤＲＡＭコントローラは疑似キャッシュＤＲＡＭにアク
セスするための効果的なパケット・プロトコルを実現す
る。パケット・プロトコルは７種類の疑似キャッシュＤ
ＲＡＭアクセス、即ち、シングル書込み（Single writ
e）、バースト書込み（Burst write）、レジスタ書込み
（Register write）、メモリ・リフレッシュ、シングル
読出し（Single read）、バースト読出し（Burst rea
d）及びレジスタ読出し（Register read）を形成する。
プロトコルはＲＡＳ＃信号及びＷＥ＃信号からなる。

【０００４】本発明の別の態様に基づく疑似キャッシュ
ＤＲＡＭコントローラは連続する複数のメモリ・アクセ
ス・リクエストの並行オペレーションを可能にする効果
的なプロトコルを実現する。プロトコルは疑似キャッシ
ュＤＲＡＭから出力されるＢＵＳＹ＃信号及びＤ＿ＲＤ
Ｙ＃信号からなる。ＢＵＳＹ＃信号は発行されているサ
イクル（Outstanding cycle）に対応する疑似キャッシ
ュＤＲＡＭ内のメモリ・アレイの状態を示す。Ｄ＿ＲＤ
Ｙ＃信号は発行されているサイクルに対応する疑似キャ
ッシュＤＲＡＭ内の出力バッファの状態を示す。

【０００５】本発明の更に別の態様に基づく疑似キャッ
シュＤＲＡＭコントローラはＳＲＡＭキャッシュ及び疑
似キャッシュＤＲＡＭに対する並行アクセスを実現す
る。疑似キャッシュＤＲＡＭへのアクセス中にＳＲＡＭ
キャッシュにおけるキャッシュ・ヒットを検出した際
に、発行されているサイクルをアボートするメモリ・リ
フレッシュ・サイクルを使用して並行アクセスが行われ
る。並行アクセスが可能になることにより、ＳＲＡＭキ
ャッシュにおけるキャッシュ・ミスに付随するオーバー
ヘッドが解消される。

【０００６】本発明の別の態様に基づく疑似キャッシュ
ＤＲＡＭコントローラは疑似キャッシュＤＲＡＭに対す
る部分メモリ・バースト書込みオペレーション（Partia
l memory burst write operation）を実現する。この部
分メモリ・バースト書込みオペレーションの実現は２つ
のメモリ・マスタ間における並行オペレーションを実施
する従来の読出し−修飾−書込みサイクル（Read-modif
y-write cycle）に付随する回路の複雑さ及び時間的オ
ーバーヘッドを低減する。

【０００７】本発明の更に別の態様に基づく疑似キャッ
シュＤＲＡＭコントローラはメモリ・システム内の疑似
キャッシュＤＲＡＭ及び別の種類の従来のＤＲＡＭを動
作させるダイナミック・タイミング・スイッチ（Dynami
c timing switch）を実現する。このダイナミック・タ
イミング・スイッチは疑似キャッシュＤＲＡＭ及び別の
種類の従来のＤＲＡＭをサポートするメモリ・システム
の実現を可能にする。

【０００８】

【発明の実施の形態】高性能ＣＰＵの外部バスに接続す
るために低コストのピン・カウント装置（Pin-count de
vice）を使用すべく、疑似キャッシュＤＲＡＭコントロ
ーラは疑似キャッシュＤＲＡＭ及び本発明のＤＲＡＭコ
ントローラ間に効果的なバス・プロトコルを必要とす
る。

【０００９】図１において、ＤＲＡＭコントローラ１０
は疑似キャッシュＤＲＡＭ１４の性能を最大限に活用す
べく以下の５つのプロトコル、即ち、Ｈｏｓｔ＿ｃｌｏ
ｃｋ、ＲＡＳ＃（コマンド開始）、ＷＥ＃（コマンド定
義）、ＢＵＳＹ＃（メモリ・ビジー）、Ｄ＿ＲＤＹ＃
（データ・レディ）を使用する。高品質のインターフェ
ース信号を実現すべく、クロック・ジェネレータ１１か
ら出力されたシンクロナス・クロック（Ｈｏｓｔ＿ｃｌ
ｏｃｋ）はＤＲＡＭ１４及びＤＲＡＭコントローラ１０
にそれぞれ入力される。以下の本明細書及び図面におい
て、ＤＲＡＭ１４に対するシンクロナス・クロックとし
てＣＡＳ＃を使用する。Ｈｏｓｔ＿ｃｌｏｃｋ信号はク
ロック・ジェネレータ１１からの出力であり、同信号の
詳細は図７及び以下の本明細書中に開示する。

【００１０】中央演算処理装置（ＣＰＵ）１２はＡＤＳ
＿Ｖ、Ｈ＿ＡＤＲ、Ｈ＿ＢＹＴＥ＿Ｖ、ＮＡ＿Ｖ、ＢＲ
ＤＹ＿Ｖ及びＨ＿ＤＡＴＡを含む従来の信号に基づいて
ＤＲＡＭコントローラ１０に接続されている。ＣＰＵ１
２は従来のＨ＿ＡＤＲ信号に基づいてタグ・メモリ１６
に接続されている。ＣＰＵ１２は従来のＨ＿ＡＤＲ信号
及びＨ＿ＤＡＴＡ信号に基づいて２次キャッシュ・メモ
リ（Level-2 cache memory）１８に接続されている。１
次キャッシュ・メモリ（Level-1 cache memory）はＣＰ
Ｕ１２内に配置されている。

【００１１】コントローラ１０はＲＡＳ＿Ｖ信号、ＷＥ
＿Ｖ信号、ＭＡ信号、Ｍ＿ＢＹＴＥ信号、ＢＵＳＹ＿Ｖ
信号、Ｄ＿ＲＤＹ信号及びＭ＿ＤＡＴＡ信号に基づいて
疑似キャッシュＤＲＡＭ１４に接続されている。コント
ローラ１０は従来のＣＡＣＨＥ＿ＨＩＴ信号に基づいて
タグ・メモリ１６に接続されている。コントローラ１０
は従来のＣ＿ＯＥ＿Ｖ信号及びＣ＿ＷＥ＿Ｖ信号に基づ
いて２次キャッシュ・メモリ１８に接続されている。

【００１２】ＣＰＵ１２、コントローラ１０及びＤＲＡ
Ｍ１４は互いに同期しており、かつＨｏｓｔ＿ｃｌｏｃ
ｋ信号に基づいて駆動される。ホスト・バスに対するコ
ントローラ１０のシンクロナス・デザインは同コントロ
ーラ１０の複雑さを軽減する。しかし、非シンクロナス
・デザインは更に複雑なＤＲＡＭコントローラ１０を使
用した最高性能を発揮させるべく使用し得る。

【００１３】４つのバス・プロトコル、即ち、ＲＡＳ
＃、ＷＥ＃、ＢＵＳＹ＃及びＤ＿ＲＤＹ＃はＣＡＳ＃の
立ち上がりエッジにおいてサンプリングされる。コマン
ド開始信号であるＲＡＳ＃及びコマンド定義信号である
ＷＥ＃はＤＲＡＭコントローラ１０から出力される。Ｂ
ＵＳＹ＃信号及びＤ＿ＲＤＹ＃信号は疑似キャッシュＤ
ＲＡＭ１４から出力される。ＢＵＳＹ＃信号は疑似キャ
ッシュＤＲＡＭ１４内のメモリ・アレイの状態を示す。
Ｄ＿ＲＤＹ＃信号は疑似キャッシュＤＲＡＭ１４内の出
力バッファの状態を示す。ＢＵＳＹ＃及びＤ＿ＲＤＹ＃
は米国特許出願第０８／５９９，０７５号に開示する疑
似キャッシュＤＲＡＭのパイプライン・オペレーション
を可能にする。

【００１４】コントローラ１０は最初の１００マイクロ
秒間にわたってＲＡＳ＃をハイに保持することにより、
システムがパワー・オンとなった後で全てのＤＲＡＭ１
４をアイドル状態にリセットする。疑似キャッシュＤＲ
ＡＭ１４がアイドル状態となった後、コントローラ１０
からのパケット・コマンドを疑似キャッシュＤＲＡＭ１
４に入力可能である。各パケット・コマンドは２クロッ
クからなる。２つの連続するクロックのうちの第１のク
ロックはメモリ・アクセスを開始すべくＲＡＳ＃をロー
の状態にアサート（Assert）するために使用される。コ
ントローラ１０がＲＡＳ＃をローへアサートし、次いで
ＤＲＡＭ１４がＣＡＳ＃の立ち上がりエッジにおいてＲ
ＡＳ＃がローである状態をサンプリングした後、ＤＲＡ
Ｍ１４はコントローラ１０からのメモリ・アクセス・リ
クエストを認識する。ＤＲＡＭ１４が第１のクロック中
にローの状態にあるＲＡＳ＃信号をサンプリングした
際、読出しリクエストまたは書込みリクエスト等のメモ
リ・リクエストの種類をデコードすべくＷＥ＃がＤＲＡ
Ｍ１４によってサンプリングされる。

【００１５】ＤＲＡＭ１４はコマンド開始をデコードし
た後、パケット・コマンド・デコードを完了すべくＷＥ
＃及びＲＡＳ＃の状態を次のクロックにおいてストロー
ブする。ＤＲＡＭ１４は読出しオペレーションまたは書
込みオペレーションのモードを決定すべく第２のクロッ
ク中にＲＡＳ＃及びＷＥ＃をサンプリングする。ＤＲＡ
Ｍコントローラ１０は第３のクロック及びそれ以降のク
ロック中にＤＲＡＭ１４からのＢＵＳＹ＃信号をサンプ
リングする。ＤＲＡＭコントローラ１０が内部メモリ・
リクエスト待ち行列を有し、かつ第３のクロックにおい
てハイの状態にあるＢＵＳＹ＃をサンプリングした場
合、同ＤＲＡＭコントローラ１０は現在のデータ・トラ
ンザクション（Current data transaction）の完了を待
つことなく次のメモリ・アクセスを即座に発行する。２
クロック・サイクルのパケット・コマンドに代えて、３
クロックのパケット・コマンドを使用し得る。この場
合、第３のクロックのＷＥ＃定義は将来における復元
（Functions of future expansion）のためにリザーブ
し得る。以下の表１はコントローラ１０がＤＲＡＭ１４
にアクセスする全てのサイクルを示す。

【００１６】

【表１】 図２及び図３は本発明のＤＲＡＭコントローラ１０のメ
モリ書込みシーケンス及びメモリ読出しシーケンスのタ
イミングをそれぞれ示す。これらのタイミング・シーケ
ンスはバースト書込み、バースト書込み、シングル書込
み、シングル書込み、メモリ・リフレッシュ、レジスタ
書込み、バースト読出し、シングル読出し、メモリ・リ
フレッシュ及びレジスタ読出しを示す。メモリ・リフレ
ッシュは書込みアクセスまたは読出しアクセス中に発行
可能である。メモリ書込みリフレッシュ・サイクルまた
はメモリ読出しリフレッシュ・サイクル中、ＤＲＡＭ１
４は以下に詳述する外部バス・トランザクションを行わ
ない。

【００１７】米国特許出願第０８／５９９，０７５号に
開示するように、疑似キャッシュＤＲＡＭ１４はページ
・ミスの全てのオーバーヘッドを解消すべくサイクル・
スチーリングを使用している。隠れプリチャージ・オペ
レーション（Hidden precharge operation）はページ・
ミスを検出した際に隠れプリチャージ式疑似キャッシュ
ＤＲＡＭ（Hidden precharge pseudo cache DRAM）１４
内において並行して行われる。疑似キャッシュＤＲＡＭ
１４のサイクル・スチーリングはＤＲＡＭコントローラ
１０が連続する複数のサイクルの並行オペレーションを
実行する際にのみ可能である。コントローラ１０は連続
する複数のメモリ・アクセスの並行オペレーションを行
うべくＤＲＡＭ１４からＢＵＳＹ＃プロトコル及びＤ＿
ＲＤＹ＃プロトコルをサンプリングする。各パケット・
コマンドの第２のクロック後、ＤＲＡＭコントローラ１
０はＤＲＡＭ１４からのＢＵＳＹ＃信号のサンプリング
を開始する。疑似キャッシュＤＲＡＭ１４の内部状態が
ビジーであり、かつ次のメモリ・アクセスを処理する準
備が整っていない際、ＤＲＡＭ１４はＢＵＳＹ＃をロー
にアサートする。ＤＲＡＭコントローラ１０がＤＲＡＭ
１４から出力されたローのＢＵＳＹ＃信号をサンプリン
グした際、同ＤＲＡＭコントローラ１０は全ての内部リ
クエストを待ち行列に入れる。ＤＲＡＭ１４が非ビジー
信号、即ちハイのＢＵＳＹ＃を出力した際、ＤＲＡＭコ
ントローラ１０は次のコマンドを即座に形成する。

【００１８】読出しオペレーション中、ＤＲＡＭコント
ローラ１０は前のサイクルの完了を待つことなく次のメ
モリ・アクセスのアドレス及びリクエストの種類を発行
する。この場合、Ｄ＿ＲＤＹ＃は疑似キャッシュＤＲＡ
Ｍコントローラ１０に対する重要なフラッグとして機能
する。ＤＲＡＭ１４がアサートされたＤ＿ＲＤＹ＃信号
をコントローラ１０に返した際にのみ、ＤＲＡＭコント
ローラ１０はバス上のデータをラッチする。図３は４ク
ロックの待ち時間をともなう本発明のＤＲＡＭコントロ
ーラ１０のメモリ読出しオペレーションのタイミングを
示す。図３に示すように、Ｄ＿ＲＤＹ＃信号は外部バス
上に出力された対応するデータの１クロック前にアサー
トされる。従って、コントローラ１０は次のクロックに
おいてデータ・バスからデータをストローブし得る。

【００１９】図２に示すように、書込みサイクル中、Ｄ
ＲＡＭ１４はパケット・コマンドの第２のクロックにお
いてデータを常に発行する。これがバースト書込みサイ
クルである場合、ＤＲＡＭコントローラ１０はコマンド
の第２のクロック後に連続する４つのデータを形成す
る。

【００２０】読出しサイクルから書込みサイクルへの移
行中、疑似キャッシュＤＲＡＭ１４のメモリ・アクセス
・パイプライン・オペレーションはＣＰＵの動作に追従
するＤＲＡＭコントローラ１０によって中断される。図
４に示すように、バス・サイクルが読出しサイクルから
書込みサイクルへ変わった際、ＤＲＡＭコントローラ１
０はＤＲＡＭ１４から出力された最後のＤ＿ＲＤＹ＃を
ストローブすることにより読出しサイクルを最初に完了
する。この結果、バス競合を回避すべくバス・ターン・
アラウンド・サイクルの１クロックが挿入される。発行
されている読出しサイクルの最後のＤ＿ＲＤＹ＃がサン
プリングされた後、ＤＲＡＭコントローラ１０はＲＡＳ
＃信号及びＷＥ＃信号を介して次の書込みサイクルを形
成する。

【００２１】図１に示すように、２次キャッシュ・シス
テム１８を有する一般的なメモリ・システムにおいて、
２次キャッシュ・システム１８のキャッシュ・ミスはパ
フォーマンスに対するオーバーヘッドを招来する。ＳＲ
ＡＭキャッシュ１８及びＤＲＡＭシステム１４の両者に
対する並行アクセスを一般的なＤＲＡＭコントローラ内
において行うことは困難である。従来、ＤＲＡＭアクセ
スはメモリ・コントローラ１０がキャッシュ・ミスを検
出した後にのみ開始される。この結果、ＤＲＡＭアクセ
ス・サイクルは一般的に２クロックを要するタグ・メモ
リ１６の比較オーバーヘッドを有する。前記のメモリ書
込みリフレッシュ・サイクル及びメモリ読出しリフレッ
シュ・サイクルの利用により、本発明のコントローラ１
０はＳＲＡＭキャッシュ１８及びＤＲＡＭシステム・メ
モリ１４に対する並行アクセスを行う。

【００２２】図５は１つのバースト読出しオペレーショ
ンと、同オペーレーションに続いてサイクル・アボート
によって形成された別のバースト読出しオペレーション
とを示すタイミング・チャートである。ＣＰＵ１２がＡ
ＤＳ＃信号をアサートすることによりメモリ・サイクル
をＴ１において発行した際、メモリ・コントローラ１０
はタグ・メモリ１６の比較結果を待つことなくＴ２にお
いてＲＡＳ＃をローに下げることにより、第１のクロッ
ク・コマンドを即座にアサートする。メモリ・コントロ
ーラ１０がデアサートされたＣＡＣＨＥ＿ＨＩＴ信号を
Ｔ２の終わりにおいて検出した場合、メモリ・コントロ
ーラ１０は第２のクロック・コマンドをＴ３クロックに
おいて即座にアサートする。第２のクロック・コマンド
は４種類のメモリ・アクセス、即ち、シングル書込み、
バースト書込み、シングル読出し及びバースト読出しの
うちのいずれか１つであり得る。これにより、タグ比較
オーバーヘッドが解消される。メモリ・コントローラ１
０はホストＣＰＵ１２に対してＨｏｓｔ＿ＲＤＹ＃をＴ
７クロックにおいて返す。第２のバースト読出しサイク
ルにおいて、メモリ・コントローラ１０がアサートされ
たＣＡＣＨＥ＿ＨＩＴ信号をＴ２の終わりに検出した場
合、メモリ・コントローラ１０はホストＣＰＵ１２に対
してＨＯＳＴ＿ＲＤＹ＃をＴ３ピリオドにおいて返す。
２次キャッシュ１８から出力されたＨＯＳＴ＿ＤＡＴＡ
がＣＰＵ１２に対して入力される。これと同時に、ＤＲ
ＡＭコントローラ１０は発行されているバースト読出し
サイクルをアボートすべくメモリ・リフレッシュ・サイ
クルをＴ２及びＴ３中にアサートする。図４に示すよう
に、従来のメモリ・パフォーマンスより高いメモリ・パ
フォーマンスがキャッシュ・ヒット・コンディションま
たはキャッシュ・ミス・コンディションに関係なく実現
される。

【００２３】一般的に、コンピュータ・システムは少な
くとも２つのメモリ・マスタを有する。２つのメモリ・
マスタ間における並行オペレーションの方法はコンピュ
ータ・システム内において高いパフォーマンスを可能と
するための重要事項の１つである。コントローラ内の事
前割当てされたテンポラリ・バッファ内に外部データを
入力することが一般的に考えられる。システムがデータ
同期イベントを必要とする場合、メモリ・コントローラ
はＤＲＡＭに対してテンポラリ・バッファの内容をフラ
ッシュする必要がある。これはホストＣＰＵに対するス
ヌープ（Snooping）を必要とし、かつメモリ・フラッシ
ュ・オペレーション中にホスト・バスをホールドする。
バス・マスタのサイクルがテンポラリ・バッファの使用
を要求した場合に、テンポラリ・バッファがホストＣＰ
Ｕのサイクルに対応するデータで部分的に満たされた
際、最悪のケースが発生する。従来、メモリ・コントロ
ーラは読出し−修飾−書込みサイクルを実行する必要が
ある。即ち、メモリ・コントローラはメモリを最初に読
出し、次いで読出したデータをテンポラリ・バッファに
対してマージさせる。次いで、メモリ・コントローラは
全ラインをメモリへフラッシュ・バックする。このコン
ディションにおけるメモリ・フラッシュ・サイクルは読
出し−修飾−書込みサイクルのオーバーヘッドに起因し
てパフォーマンスの低下を招来する。

【００２４】２つのメモリ・マスタ、即ち、ホストＣＰ
Ｕ及びＰＣＩバス・マスタを有するシステムにおいて、
本発明は図６に示すコントローラを提供する。タイミン
グ・コントローラ５０、ホスト・インターフェース（Ho
st＿interface）５２及びＰＣＩインターフェース（PCI
＿interface）５４を含む本発明のＤＲＡＭコントロー
ラは前記のオーバーヘッドを低減すべくＢＹＴＥ＃信号
を介して部分フラッシュ・モードを実現する。タイミン
グ・コントローラ５０はテンポラリ・バッファの内容の
フラッシュ中、データとともに正しいＢＹＴＥ＃の状態
をアサートする。ＢＹＴＥ＃信号は疑似キャッシュＤＲ
ＡＭ１４内の対応するデータとともにサンプリングされ
る。これにより、従来の方法に基づくメモリ読出し及び
データ・マージのオーバーヘッドを解消し、更に高いメ
モリ・パフォーマンスが可能になる。図７は本発明の部
分フラッシュ・モードのタイミングを示す。図７は１）
ＢＹＴＥ＃信号が００Ｈ（００００００００）の値を有
する第１のデータ・サイクル中、８バイトがフラッシュ
されることと、２）ＢＹＴＥ＃信号が０４Ｈ（００００
０１００）の値を有する第２のデータ・サイクル中、７
バイトがフラッシュされ、かつバイト２がマスクされる
ことと、３）ＢＹＴＥ＃信号が２４Ｈ（００１００１０
０）の値を有する第３のデータ・サイクル中、６バイト
がフラッシュされ、かつバイト５及びバイト２がマスク
されることと、４）ＢＹＴＥ＃信号がＦＦＨ（１１１１
１１１１）の値を有する第４のデータ・サイクル内のダ
ミー・フラッシュ・サイクルにおいて、全てのバイトが
マスクされることを示す。

【００２５】後方互換性（Backward compatibility）は
新たなデータ処理結果（Data processing product）を
成功に導くための重要事項である。本発明は疑似キャッ
シュＤＲＡＭ、ＥＤＯモード付きＤＲＡＭ及び高速ペー
ジモード付きＤＲＡＭを含む少なくとも３種類のＤＲＡ
Ｍをサポートすべくダイナミック・アクセス・タイミン
グ・スイッチを実現する。図８はメモリ・システムが４
つのバンクを有する際におけるブロック・フォームをな
すタイミング・スイッチのインプリメンテーションを示
す。本実施の形態は３つの異なるタイミング・ステート
・マシン（Timing state machines）、即ち、ＥＤＯモ
ード付きＤＲＡＭタイミング・シーケンサ７２、高速ペ
ージ・モード付きＤＲＡＭシーケンサ７４及び疑似キャ
ッシュＤＲＡＭシーケンサ７６を含む。各ステート・マ
シンは対応する種類のＤＲＡＭに対するクロック信号を
形成する。タイミングのスイッチはアクセスするメモリ
・バンク、即ちメモリの種類に依存している。３つのシ
ーケンサ７２，７４，７６からマルチプレクサ７８に対
してクロックが入力される。マルチプレクサ７８はアク
セスするメモリの種類を示すＭＵＸ（マルチプレクサ）
制御信号に基づいて、これらのタイミング間での切替え
を行う。ＢＩＯＳファームウェア・ルーチンは各メモリ
・バンクに挿入されたメモリの種類及び対応するアドレ
ス範囲を最初に検出する。次いで、各メモリ・バンクの
アドレス範囲の値及びメモリの種類がＢＩＯＳを通じて
対応するメモリ・バンク・レジスタ・セット７０に書込
まれる。１つのレジスタ・セット７０はアドレス範囲を
格納し、別のレジスタ・セットはバンク内のメモリの種
類を格納する。メモリ・アクセスが発生した際、メモリ
・バンク・レジスタ・セット７０は格納されたＤＲＡＭ
のメモリの種類に基づいてアドレス信号をデコードし、
かつＭＵＸ制御値をアサートする。次いで、対応する正
しいアクセス・タイミング・シーケンスがマルチプレク
サ７８によって選択される。このインプリメンテーショ
ンにより、システム・メイン・ボードは複数のＤＲＡＭ
ソケット上に異なる種類のＤＲＡＭを有し得る。

【００２６】

【発明の効果】本発明によれば、オーバーヘッドを低減
することにより処理速度を向上して疑似キャッシュＤＲ
ＡＭの性能を最大限に活用し得るという優れた効果を発
揮する。

【図面の簡単な説明】

【図１】ＣＰＵ及びＤＲＡＭに接続された本発明のコン
トローラを示す回路図。

【図２】本発明のＤＲＡＭコントローラのメモリ書込み
シーケンスのタイミングを示すタイミング・チャート。

【図３】本発明のＤＲＡＭコントローラのメモリ読出し
シーケンスのタイミングを示すタイミング・チャート。

【図４】本発明のＤＲＡＭコントローラのメモリ読出し
アクセスに続くメモリ書込みアクセスのタイミングを示
すタイミング・チャート。

【図５】本発明の１つの態様に基づくコンピュータ・シ
ステム内のＳＲＡＭキャッシュ及びＤＲＡＭの両者に対
する並行アクセスのタイミングを示すタイミング・チャ
ート。

【図６】ホストＣＰＵ及びＰＣＩバス・マスタ等の２つ
のメモリ・マスタと通信するインターフェースを含む本
発明のコントローラを示す回路図。

【図７】本発明の別の態様に基づく部分バースト・フラ
ッシュのタイミングを示すタイミング・チャート。

【図８】本発明の更に別の態様に基づくダイナミック・
タイミング・スイッチを示す回路図。

【符号の説明】 １０…ＤＲＡＭコントローラ、１１…クロック・ジェネ
レータ、１２…ＣＰＵ、１４…疑似キャッシュＤＲＡ
Ｍ、１６…タグ・メモリ、１８…２次キャッシュ・メモ
リ、５０…タイミング・コントローラ、５２…ホスト・
インターフェース、５４…ＰＣＩインターフェース、７
０…メモリ・バンク・レジスタ、７２…ＥＤＯモード付
きＤＲＡＭタイミング・シーケンサ、７４…高速ページ
・モード付きＤＲＡＭシーケンサ、７６…疑似キャッシ
ュＤＲＡＭシーケンサ。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 メモリ・アクセス・リクエストをＤＲＡ
   Ｍに対して発行するＤＲＡＭコントローラにおいて、Ｄ
   ＲＡＭコントローラ及びＤＲＡＭ間の通信プロトコル
   は、 第１のクロック・ピリオド中における第１の信号及び第
   ２の信号の論理値の第１のセットと、 第２のクロック・ピリオド中における第１の信号及び第
   ２の信号の論理値の第２のセットと、 前記論理値の第１のセットがメモリ・アクセス・リクエ
   ストの種類を定義し、この定義された種類のメモリ・ア
   クセス・リクエスト下におけるオペレーションのモード
   を論理値の第２のセットが定義することを含むＤＲＡＭ
   コントローラ。
2. 【請求項２】 前記メモリ・アクセス・リクエストの種
   類はメモリ読出しリクエスト及びメモリ書込みリクエス
   トを含む請求項１に記載のプロトコル。
3. 【請求項３】 前記メモリ読出しリクエストが発行され
   ている際、オペレーションのモードはバースト読出し、
   シングル読出し、メモリ・リフレッシュ及びレジスタ読
   出しを含む請求項２に記載のプロトコル。
4. 【請求項４】 前記メモリ書込みリクエストが発行され
   ている際、オペレーションのモードはバースト書込み、
   シングル書込み、メモリ・リフレッシュ及びレジスタ書
   込みを含む請求項２に記載のプロトコル。
5. 【請求項５】 メモリ・アレイ及び出力バッファを有す
   るＤＲＡＭに対して、直前のメモリ・アクセス・リクエ
   スト及び現在のメモリ・アクセス・リクエストを発行す
   るＤＲＡＭコントローラであって、各メモリ・アクセス
   ・リクエストは少なくとも第１のクロック・ピリオド及
   び第２のクロック・ピリオドを含む複数のクロック・ピ
   リオド中に発行され、ＤＲＡＭコントローラ及びＤＲＡ
   Ｍ間の通信プロトコルはＤＲＡＭによって形成された第
   １の信号を有し、同第１の信号は直前のメモリ・アクセ
   ス・リクエストに対応するメモリ・アレイの状態を示す
   ＤＲＡＭコントローラにおいて、ＤＲＡＭコントローラ
   により現在のメモリ・アクセス・リクエストを実行する
   方法は、 第２のクロック・ピリオド後、第１の信号をサンプリン
   グする工程と、 デアサートされた第１の信号をＤＲＡＭコントローラが
   サンプリングした直後に現在のメモリ・アクセス・リク
   エストを形成する工程とを含むＤＲＡＭコントローラ。
6. 【請求項６】 前記通信プロトコルはＤＲＡＭによって
   形成された第２の信号を有し、同第２の信号は直前のメ
   モリ・アクセス・リクエストに対応する出力バッファの
   状態を示し、直前のメモリ・アクセス・リクエスト及び
   現在のメモリ・アクセス・リクエストがそれぞれメモリ
   読出しリクエスト及びメモリ書込みリクエストである請
   求項５に記載の方法において、デアサートされた第２の
   信号がサンプリングされた際にのみメモリ書込みリクエ
   ストを形成する工程を含む方法。
7. 【請求項７】 前記通信プロトコルはＤＲＡＭによって
   形成された第２の信号を有し、同第２の信号は直前のメ
   モリ・アクセス・リクエストに対応する出力バッファの
   状態を示し、直前のメモリ・アクセス・リクエスト及び
   現在のメモリ・アクセス・リクエストの両方がメモリ読
   出しリクエストである際に、ＤＲＡＭコントローラは直
   前のメモリ・アクセス・リクエストの完了を待つことな
   く現在のメモリ・アクセス・リクエストを発行し、デー
   タに対応するアサートされた第２の信号をＤＲＡＭがコ
   ントローラに返した際にのみＤＲＡＭコントローラはバ
   ス上のデータをラッチする請求項５に記載の方法。
8. 【請求項８】 メモリ書込みリクエストの実行中、ＤＲ
   ＡＭはメモリ書込みリクエストに対応するデータを第２
   のクロック・ピリオド中に発行する請求項５に記載の方
   法。
9. 【請求項９】 前記メモリ書込みリクエストはバースト
   書込みリクエストであり、ＤＲＡＭコントローラは連続
   する４つのデータをバースト書込みリクエストの第２の
   クロック・ピリオドより順次出力する請求項８に記載の
   方法。
10. 【請求項１０】 メモリ・アクセス・リクエストを第１
    のクロック・ピリオド中に発行するＣＰＵと、ＤＲＡＭ
    コントローラと、ＣＰＵに接続されたキャッシュ・サブ
    システムと、前記ＤＲＡＭコントローラはメモリ・アク
    セス・リクエストに基づいてＤＲＡＭに対して対応する
    メモリ・アクセス・リクエストを第２のクロック・ピリ
    オド及び第３のクロック・ピリオド中に発行し、キャッ
    シュ・サブシステムはタグ比較ロジック及びキャッシュ
    ・メモリをＣＰＵの外部に有し、タグ比較ロジックはヒ
    ット信号をＤＲＡＭコントローラに出力することを含む
    コンピュータ・システムにおいて、メモリ・アクセス・
    リクエストを処理する方法は、 特定の種類のメモリ・アクセス・リクエストをＤＲＡＭ
    コントローラから第２のクロック・ピリオド中に発行す
    る工程と、 ＤＲＡＭコントローラがデアサートされたヒット信号を
    第２のクロック・ピリオド中に検出した場合、前記種類
    のメモリ・アクセス・リクエスト下におけるオペレーシ
    ョンのモードを第３のクロック中に発行する工程とを含
    むコンピュータ・システム。
11. 【請求項１１】 ＤＲＡＭコントローラがアサートされ
    たヒット信号を第２のクロック・ピリオド中に検出した
    場合、データ・レディ信号を第３のクロック中にＣＰＵ
    に返す工程と、 前記対応するメモリ・アクセス・リクエストをアボート
    すべくメモリ・リフレッシュ・サイクルをＤＲＡＭに対
    してアサートする工程とを含む請求項１０に記載の方
    法。
12. 【請求項１２】 第１の種類のＤＲＡＭ及び第２の種類
    のＤＲＡＭを有するメモリ・システムに接続されたＤＲ
    ＡＭコントローラであって、前記第１の種類のＤＲＡＭ
    が第１のメモリ・バンクに挿入された疑似キャッシュＤ
    ＲＡＭであり、前記第２の種類のＤＲＡＭが第２のメモ
    リ・バンクに挿入されているＤＲＡＭコントローラにお
    いて、 アクセスするＤＲＡＭの種類をデコードし、かつＭＵＸ
    信号を出力する手段と、 前記疑似キャッシュＤＲＡＭを動作させる第１のタイミ
    ング信号を形成する第１のシーケンサと、 第２の種類のＤＲＡＭを動作させる第２のタイミング信
    号を形成する第２のシーケンサと、 アクセスする対応する種類のＤＲＡＭを動作させるべく
    第１のタイミング信号及び第２のタイミング信号を択一
    的に出力するために、ＭＵＸ制御信号に基づいて第１の
    タイミング信号及び第２のタイミング信号を受信するマ
    ルチプレクサとを有するＤＲＡＭコントローラ。
13. 【請求項１３】 メモリ・アレイ及び出力バッファを有
    するＤＲＡＭに対して、直前のメモリ・アクセス・リク
    エスト及び現在のメモリ・アクセス・リクエストを発行
    するＤＲＡＭコントローラであって、ＤＲＡＭコントロ
    ーラ及びＤＲＡＭ間の通信プロトコルはＤＲＡＭによっ
    て形成された第１の信号を有し、同第１の信号は直前の
    メモリ・アクセス・リクエストに対応するメモリ・アレ
    イの状態を示すＤＲＡＭコントローラ。
14. 【請求項１４】 前記通信プロトコルはＤＲＡＭによっ
    て形成された第２の信号を有し、同第２の信号は直前の
    メモリ・アクセス・リクエストに対応する出力バッファ
    の状態を示し、ＤＲＡＭコントローラは第２のクロック
    ・ピリオド後に第１の信号をサンプリングし、さらにＤ
    ＲＡＭコントローラはデアサートされた第１の信号がサ
    ンプリングされた際にのみメモリ書込みリクエストを形
    成する請求項１３に記載のプロトコル。
15. 【請求項１５】 前記通信プロトコルはＤＲＡＭによっ
    て形成された第２の信号を有し、同第２の信号は直前の
    メモリ・アクセス・リクエストに対応する出力バッファ
    の状態を示し、直前のメモリ・アクセス・リクエスト及
    び現在のメモリ・アクセス・リクエストがそれぞれメモ
    リ読出しリクエスト及びメモリ書込みリクエストである
    場合に、デアサートされた第２の信号がサンプリングさ
    れた際にのみコントローラはメモリ書込みリクエストを
    形成する請求項１３に記載のプロトコル。
16. 【請求項１６】 前記通信プロトコルはＤＲＡＭによっ
    て形成された第２の信号を有し、同第２の信号は直前の
    メモリ・アクセス・リクエストに対応する出力バッファ
    の状態を示し、直前のメモリ・アクセス・リクエスト及
    び現在のメモリ・アクセス・リクエストの両方がメモリ
    読出しリクエストである際に、ＤＲＡＭコントローラは
    直前のメモリ・アクセス・リクエストの完了を待つこと
    なく現在のメモリ・アクセス・リクエストを発行し、デ
    ータに対応するアサートされた第２の信号をＤＲＡＭが
    ＤＲＡＭコントローラに返した際にのみＤＲＡＭコント
    ローラはバス上のデータをラッチする請求項１３に記載
    のプロトコル。
17. 【請求項１７】 メモリ書込みリクエストの実行中、Ｄ
    ＲＡＭは前記メモリ書込みリクエストに対応するデータ
    を第２のクロック・ピリオド中に発行する請求項１３に
    記載のプロトコル。
18. 【請求項１８】 メモリ書込みリクエストがバースト書
    込みリクエストである際に、ＤＲＡＭコントローラは連
    続する４つのデータをバースト書込みリクエストの第２
    のクロック・ピリオドより順次出力する請求項１７に記
    載のプロトコル。
19. 【請求項１９】 複数のバイトからなるデータのメモリ
    書込みリクエストをＤＲＡＭに発行するＤＲＡＭコント
    ローラにおいて、ＤＲＡＭコントローラ及びＤＲＡＭ間
    の通信プロトコルはＤＲＡＭコントローラによってデー
    タの各バイトに沿って形成された信号を有し、同信号は
    データの対応する各バイトの有効性を示すＤＲＡＭコン
    トローラ。