JP2000293983A - データ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 データ処理システムにおけるメモリアクセス
を高速化する。 【解決手段】 メモリコントローラ（１１３）とキャッ
シュ保持機構を有するメモリ（２００）のそれぞれに、
ＴＡＧの判定手段（１０３，２０３）を設ける。メモリ
のキャッシュ保持機構は、メモリセルアレイ（２０）と
共に、メモリセルアレイの記憶情報の一部をサブセット
として保有可能な一時記憶部（２１）を有する構成であ
る。前記判定手段は、前記一時記憶部に存在する情報の
アドレスに前記プロセッサが要求するアクセスアドレス
がヒットするか否かを判定する。キャッシュ保持機構の
ヒット判定をメモリコントローラとメモリの双方で行う
ことにより、判定結果に応答するプロセッサへの通知、
メモリにおけるキャッシュ保持機構を用いるアクセス動
作、を高速化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、センスアンプキャ
ッシュのようなデータ保持機構を有する主記憶のような
メモリに対する高速アクセスを可能にするデータ処理シ
ステムに関し、例えばＰＣボードなどのデータ処理シス
テムに適用して有効な技術に関するものである。

【０００２】

【従来の技術】マルチメディア技術の進歩に伴い、計算
機システムとしてのデータ処理システムに対して処理の
高速化とメモリの大容量化を望む傾向が強くなってい
る。演算処理の高速化については、高性能なプロセッサ
の登場による大幅な性能向上が図られた。プロセッサの
高性能化の技術潮流は低価格化と共にパーソナルコンピ
ュータ（ＰＣ）へも急速に浸透し、ローエンドのＰＣに
も高速なプロセッサが投入されるようになった。

【０００３】一方のメモリの大容量化については、主記
憶装置としてコスト的に有利なダイナミック・ランダム
・アクセス・メモリ（以下ＤＲＡＭと称する）が広く用
いられている。このＤＲＡＭは低速なため、ＰＣではプ
ロセッサのすぐ近くに高速のスタティック・ランダム・
アクセス・メモリ（以下ＳＲＡＭと称する）をキャッシ
ュメモリとして設置して、メモリシステムの実効的な高
速化を図っている。しかし、今後更にＣＰＵの動作速度
が向上すると、上位階層のキャッシュメモリを大量に実
装する必要に迫られ、ビット単価が高いＳＲＡＭによる
コスト高の問題を免れることができない。上記問題を解
決するためには、ＤＲＡＭ自体の動作速度を高速化する
ことが必須である。

【０００４】ＤＲＡＭを高速化するための従来技術とし
ては、ＤＲＡＭチップ内部に高速メモリを内蔵してＤＲ
ＡＭ自体を階層化する例が知られている。この例として
キャッシュメモリ付きＤＲＡＭがあげられる。これはＤ
ＲＡＭ内部にキャッシュメモリを組み込んで、過去にア
クセスされたデータをこのキャッシュメモリに保持する
技術である。 この技術によりキャッシュメモリ内にあ
るデータに再度アクセスされた場合には、実効的にＤＲ
ＡＭへのアクセス時間を短縮することが可能となる。Ｄ
ＲＡＭチップ内にキャッシュメモリを搭載する例は次の
ような文献に掲載されている。１９９０ SYMPOSIUM O
N VLSI CIRCUITS DIGEST OF THECHNICAL PAPERS
（１９９０ シンポジウム オン ブイエルエスアイ
サーキッツ ダイジェスト オブ テクニカル ペイパ
ーズ）、[JUNE 7-9] (1990) TheIEEE Solid State-Circ
uits Council and The Japan Society of Applied Phys
ics、(米)、K.Arimoto et al. "A CIRCUIT DESIGN OF I
NTELLIGENT CDRAM WITH AUTOMATIC WRITE BACK CAPABIL
ITY" p.79−80。以後、この例をＣＤＲＡＭと呼ぶ。

【０００５】また、 高速アクセス可能なメモリとして
数個のバッファをＤＲＡＭ内部に導入し、高速アクセス
を可能とした従来例もあり、これは特開平８−１２９８
７６号公報に開示されている。

【０００６】更に上記のような付加的なメモリを搭載し
ないで、ＤＲＡＭの基本構成要素であるセンスアンプを
用いて過去にアクセスされたデータをラッチし、次のア
クセスに備える例もある。これはセンスアンプキャッシ
ュと呼ばれることがある。この従来例としては、次のよ
うな文献を挙げることができる。IEEE JOURNAL OF SOLI
D-STATE CIRCUITS, VOL 28, NO. 4, APRIL 1993（アイ
トリプルイー・ジャーナル・オブ・ソリッド−ステート
・サーキッツ）,（米）、Natsuki Kushiyama et al. "A
500-Megabyte/s Data-Rate 4.5M DRAM " p.490−498。

【０００７】このようにＤＲＡＭアクセスを高速に行う
ためにデータをオンチップの高速メモリに保持すること
を、以後、キャッシュ保持と呼ぶ。また、このキャッシ
ュ保持を実現する機構を総称してキャッシュ保持機構と
呼ぶことにする。

【０００８】

【発明が解決しようとする課題】本発明に先立って本発
明者が検討したＰＣのシステムの構成を図１３を参照し
ながら説明する。図１３に示されるシステム構成は、Ｃ
ＰＵとキャッシュメモリを備えるプロセッサ５０と、主
記憶装置５２と、主記憶制御装置としてのメモリコント
ローラ５１で構成される。メモリコントローラ５１は、
制御部５４と主記憶アクセスアドレス変換部５３で構成
される。プロセッサ５０からのアクセスは、コマンドを
信号線６１Ａで、アドレスを信号線６０Ａでメモリコン
トローラ５１へ伝達することによって行われる。主記憶
装置５２から所望のデータを読み出し、またこの主記憶
装置５２へ所望のデータを書き込むためには信号線６２
を用いる。メモリコントローラ５１は、プロセッサ５０
からアドレス信号線６０Ａにて伝達されたアドレスを、
主記憶アクセスアドレス変換部５３にて主記憶アクセス
アドレスに変換し、信号線６０Ｂにて主記憶装置５２へ
と伝達する。メモリコントローラ５１内の制御部５４
は、信号線６１Ａでプロセッサ５０と通信すると共に、
信号線６１Ｂにて主記憶装置５２の制御を行う。

【０００９】通常この主記憶装置５２には、キャッシュ
保持機構を持たない汎用ＤＲＡＭが用いられているが、
計算機システムの更なる高速化を目指すために、キャッ
シュ保持機構を持ったＤＲＡＭを用いる場合は、キャッ
シュ保持機構にデータがあるか否かの判定（ＴＡＧ部で
のヒット判定）が必要になる。前記ＴＡＧ部に関して
は、ＴＡＧ部をＤＲＡＭ内部に設置する場合、ＴＡ
Ｇ部をメモリコントローラに設置する場合が考えられ
る。

【００１０】前記の従来例として前記ＣＤＲＡＭを挙
げられるが、これはＣＤＲＡＭチップ内にこのＴＡＧ部
を有し、判定結果を外部へ伝達する方式をとる。この方
式では、メモリコントローラ５１を通してプロセッサ５
０へ判定結果を伝達することになるが、これはヒット判
定結果をプロセッサ５０まで伝達する上で問題がある。
それはＣＤＲＡＭからのヒット判定信号線を付加しなく
てはならないことである。まずＣＤＲＡＭからのヒット
判定信号を直接プロセッサ５０へ伝達することが可能で
あれば、ヒット判定結果の伝達遅延の問題は生じない
が、ＰＣ等では主記憶装置を複数設置して大容量化に対
応するため、この信号線を複数付加することが必要とな
りコスト高に繋がる。また、ＣＤＲＡＭからの信号線を
メモリコントローラ５１へ伝達後、プロセッサ５０へ伝
達することも考えられるが、この場合、余分なチップを
経由することによる遅延が発生し、プロセッサ５０が次
の処理を開始する時間が遅れる。

【００１１】また前記の場合は、メモリコントローラ
５１内でヒット判定を行った後に主記憶装置５２へアク
セスを開始するため、主記憶装置５２へのアクセスコマ
ンドの伝達に遅延時間が発生する。これは以下の理由に
よる。現在主流の同期型ＤＲＡＭは、信号の授受をシス
テムクロックに同期して行うため、信号の受信間隔は十
数ナノ秒から数十ナノ秒で離散化される。したがって、
判定後、直にＤＲＡＭへのアクセスが始められれば問題
ないが、クロックの取り込みに間に合わない場合は１ク
ロックのペナルティが科せられることになる。ＴＡＧ部
でのヒット判定には高々数ナノ秒しかかからないことを
考慮すると、これは大きなペナルティといえる。

【００１２】このように従来技術を単に組み合わせただ
けでは不必要な待ち時間が発生するため、高速アクセス
可能なキャッシュ保持機構を有していても、その効果を
最大限に活かすことは困難であった。

【００１３】本発明の目的はメモリアクセスの高速化が
可能なデータ処理システムを提供することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、キャッシュ保持機構に要求され
たデータが保持されているか否かを判定（ヒット判定）
する手段（１０３，２０３）を、メモリコントローラ
（１１３）とメモリ（２００）の両者に組み込み、両者
で同時にヒット判定を行う。メモリコントローラとキャ
ッシュ保持機構を有するメモリのそれぞれに前記判定手
段を持つことにより、メモリのキャッシュ保持機構にデ
ータを有するか否かの判定をメモリコントローラとメモ
リのそれぞれで行うことが可能となり、ヒット判定を待
つ遅延時間を削減することが可能となり、データ処理シ
ステムにおいてメモアクセスの高速化を実現できる。

【００１７】また、メモリのみに前記判定手段を持つ場
合に問題となる事項であるヒット判定結果のプロセッサ
への伝達については、メモリコントローラから直接プロ
セッサへ伝達できるため、その伝達を高速化でき、更
に、複数のメモリとプロセッサを多数のヒット判定信号
線で結線する必要もなく、データ処理システムの低コス
ト化に寄与できる。

【００１８】さらに、メモリ内部にシーケンサ（３０
１）を設置することで、メモリへの制御信号が単純化で
き、これにより、メモリコントローラのゲート規模を削
減することが可能になる。

【００１９】本発明に係るデータ処理システムを更に詳
述する。データ処理システムは、プロセッサ（１００）
と、前記プロセッサに接続されたメモリ（２００）と、
前記プロセッサ及びメモリに接続されたメモリコントロ
ーラ（１１３）とを有する。前記メモリは、メモリセル
アレイ（２０）と、前記メモリセルアレイの記憶情報の
一部をサブセットとして保有可能な一時記憶部（２１）
と、前記一時記憶部に存在する情報のアドレスに前記プ
ロセッサが要求するアクセスアドレスがヒットするか否
かを判定する第１の判定手段（２０３）とを有し、前記
第１の判定手段による判定結果に応じたメモリ動作を行
う。前記メモリコントローラは、前記プロセッサからの
メモリアクセスの指示に従って、前記一時記憶部に存在
する情報のアドレスに前記プロセッサが要求するアクセ
スアドレスがヒットするか否かを判定する第２の判定手
段（１０３）を有し、前記第２の判定手段による判定結
果に応ずる情報を前記プロセッサに与えると共に、前記
メモリにアクセス制御情報を供給する。

【００２０】前記メモリは、前記第１の判定手段による
判定結果に応じた動作を内部で制御するための第１のシ
ーケンサを有することができる。このとき、前記メモリ
セルアレイはマトリクス配置されたダイナミック型メモ
リセルを記憶素子として有し、前記一時記憶部はメモリ
セルアレイのロウアドレスのデータをスタティックにラ
ッチし、前記第１のシーケンサは、前記第１の判定手段
による判定結果がヒットのときカラムアドレスによる動
作を指示し、前記第１の判定手段による判定結果がミス
のときロウアドレスによる動作の指示に続いてカラムア
ドレスによる動作を指示するように構成することができ
る。

【００２１】シーケンサはメモリではなくメモリコント
ローラが保有することも可能である。すなわち、前記コ
ントローラに、前記第２の判定手段による判定結果に応
じた動作を前記メモリに指示するための第２のシーケン
サを制御部（１１４）内に設ける。

【００２２】

【発明の実施の形態】《データ処理システムの概要》図
１には本発明に係るデータ処理システムの一例が示され
る。同図に示されるデータ処理システムは、特に制限さ
れないが、ＣＰＵを中心に構成されるプロセッサ１００
と、ＤＲＡＭ等によって構成される主記憶装置２００
と、前記主記憶装置２００へのアクセスをコントロール
するメモリコントローラ１１３とを含んでいる。図１に
おいて１０５、１０６Ａ，１０７Ａで示されるものは、
特に制限されないが、夫々データバス、コントロールバ
ス、アドレスバスであり、システムバスを構成してい
る。図１では、システムバスにはプロセッサ１００以外
に、主記憶装置２００及びメモリコントローラ１１３だ
けが接続されているように図示されているが、実際に
は、ディスク用インタフェース回路やその他のバスブリ
ッジ回路等が接続されている。

【００２３】前記プロセッサ１００は、特に制限されな
いが、ＣＰＵ１０にキャッシュメモリ（ＣＡＣＨＥ）・
アドレス変換バッファ（ＴＬＢ）１１が接続され、キャ
ッシュメモリ・アドレス変換バッファ１１はバスステー
トコントローラ１２を介してキャッシュミスやＴＬＢミ
スに対するエントリの読み込みなどを主記憶装置２００
に対して行うようになっている。バスステートコントロ
ーラ１２には、ＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）等の周辺回路が接続されていてもよ
い。前記ＣＰＵ１０は、フェッチした命令を解読して各
種演算制御信号を生成する命令制御部と、前記演算制御
信号によって動作が制御され演算器や汎用レジスタなど
を有する演算部等を有する。ＣＰＵ１０は命令を前記キ
ャッシュメモリからフェッチし、オペランドを前記キャ
ッシュメモリからレジスタにロードし、演算結果をレジ
スタからメモリにストアする。命令アクセスやオペラン
ドアクセスに際して、キャッシュヒットの間は、主記憶
装置２００のアクセスは行なわれない。キャッシュメモ
リ（ＣＡＣＨＥ）がキャッシュミスになると、ＣＡＣＨ
Ｅ・ＴＬＢ１１に含まれる制御回路はバスステートコン
トローラ１２を介して主記憶装置２００をアクセスす
る。

【００２４】前記主記憶装置２００は、特に制限されな
いが、メモリ部２０１、制御部２０２、ＴＡＧ部２０３
及びアドレス抽出部２０４を有する。前記アドレス抽出
部２０４はメモリコントローラ１１３からノン・マルチ
プレクス状態で供給されるアドレス信号から、バンク選
択信号とみなされるバンクアドレス信号及びロウアドレ
ス信号２０８とカラムアドレス信号２０９とを切り出し
てメモリ部２０１に供給する。ロウアドレス信号及びバ
ンクアドレス信号２０８はＴＡＧ部２０３にも供給され
る。

【００２５】前記メモリ部２０１は、メモリセルアレイ
と、前記メモリセルアレイの記憶情報の一部をサブセッ
トとして保有可能な一時記憶部とを有する。例えば、メ
モリ部２０１がダイナミック型のメモリセルを有するメ
モリならば、図２に例示されるように、ダイナミック型
メモリセルがマトリクス配置されたメモリセルアレイ
（ＭＣＡ）２０に対して、センスアンプラッチ（ＳＡ
Ａ）２１を一時記憶部として有する。メモリセルアレイ
２１はマトリクス配置された複数個のメモリセルＭＣを
有する。メモリセルは、特に制限されないが、選択スイ
ッチとストレージキャパシタを有する１トランジスタ型
のダイナミック型メモリセルとされる。メモリセルの選
択端子は対応する行のワード線ＷＬに、メモリセルのデ
ータ入出力端子は対応する列のビット線ＢＬに接続され
る。

【００２６】前記ワード線ＷＬはワードドライバ２２に
よって選択レベルに駆動される。ロウデコーダ２３はロ
ウアドレス信号をデコードして、ワードドライバ２２で
駆動すべきワード線ＷＬの選択信号を生成する。

【００２７】前記ビット線ＢＬは、特に図示は省略する
が、センスアンプを中心に、所謂折り返しビット線構造
を成す。センスアンプは、メモリセルから一方のビット
線に読み出された電荷信号と他方のビット線のプリチャ
ージレベルとの電位差を増幅して、スタティックにラッ
チする。前記センスアンプラッチ２１は、ワード線１本
分のメモリセルのための前記センスアンプのアレイによ
って構成されている。

【００２８】前記センスアンプラッチ２１を構成するセ
ンスアンプの記憶ノードはカラムスイッチアレイ（ＣＳ
Ａ）２４によって選択され、選択された記憶ノードが共
通データ線ＣＤを介して入出力回路（ＩＯ）２５に接続
される。カラムスイッチアレイ（ＣＳＡ）２４によるス
イッチ動作は、カラムアドレス信号をデコードしてカラ
ム選択信号を出力するカラムアドレスデコーダ（ＣＡＤ
Ｃ）２６が行う。

【００２９】前記メモリセルアレイ２０、ワードドライ
バ２２、ロウアドレスデコーダ２３及びセンスアンプラ
ッチ２１はメモリバンク毎に設けられている。

【００３０】タイミング制御回路（ＴＣＮＴ）２７は、
ロウアドレスストローブ信号ＲＡＳ、カラムアドレスス
トローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びバ
ンク選択信号ＢＳＥＬ等の制御信号を入力し、それら信
号のレベルの組み合わせ及び変化タイミングなどにした
がって内部制御信号を生成する。内部動作はクロック信
号ＭＣＬＫに同期される。前記メモリバンクはバンク選
択信号ＢＳＥＬで選択されたバンクが動作可能にされ
る。アドレス信号の特定のビット（バンクアドレス信
号）を前記バンク選択信号ＢＳＥＬとみなすことができ
る。

【００３１】ワード線選択動作及びセンスアンプラッチ
２１によるラッチ動作はロウアドレスストローブ信号Ｒ
ＡＳに同期して行われる。センスアンプラッチ２１はバ
ンク選択信号ＢＳＥＬで選択されたバンクにおいて、ロ
ウアドレスストローブ信号ＲＡＳがイネーブルにされて
いる限り、ラッチ動作を維持する。したがって、ワード
線選択動作によってワード線１本分のメモリセルが選択
されると、選択されたメモリセルの記憶情報がセンスア
ンプラッチ２１にラッチされる。その後のメモリアクセ
スにおいて、ロウアドレスが同一であるならば、カラム
アドレス信号を順次切換えてカラムアドレス系だけを動
作させれば、ワード線選択動作を行わずにセンスアンプ
ラッチ２１から、順次必要なデータを入出力回路２５か
ら外部に読み出すことができる。書込み動作の場合に
は、入出力回路２５から書き込みデータをセンスアンプ
ラッチ２１にラッチさせていく。センスアンプラッチ２
１にデータをラッチしたときのワード線と異なるワード
線が次に選択されるときは、その前に、当該センスアン
プラッチ２１のラッチデータをメモリセルにライトバッ
クさせる。この制御は、キャッシュメモリのダーティー
ビットを参照したライトバック制御に類似の制御として
位置付けることができる。

【００３２】以上より明らかなように、メモリ部２０１
のセンスアンプラッチ２１は所謂センスアンプキャッシ
ュとして機能されるものである。以下、メモリ部２０１
のセンスアンプラッチ２１によって実現される構成を単
にセンスアンプキャッシュとも称する。

【００３３】前記ＴＡＧ部２０３は、前記一時記憶部と
してのセンスアンプラッチ２１に存在する情報のアドレ
スに前記プロセッサ１００が要求するアクセスアドレス
がヒットするか否かを判定する第１の判定手段を構成す
る。ＴＡＧ部２０３は、例えば、キャッシュメモリのア
ドレスメモリ部に類似の構成を採用することができる。
即ち、ＴＡＧ部２０３は、センスアンプラッチ２１が保
持する情報のロウアドレス信号をタグアドレスとしてタ
グメモリに保有する。タグメモリはバンクアドレス信号
（バンク選択信号）をインデックスアドレスとしてアク
セスされる。タグアドレスの書込みは、ワード線選択動
作毎に制御部２０２が行う。ロウアドレス信号はインデ
ックスされたタグアドレスと比較され、比較結果が制御
部２０２に与えられる。制御部２０２は、比較結果の一
致／不一致に応じた動作をメモリ部２０１に指示するよ
うに、前記ストローブ信号ＲＡＳ，ＣＡＳ，ＷＥなどの
レベルや変化タイミングを制御する。例えば、メモリコ
ントローラ１１３から信号線１０６Ｂを介してリード動
作が指示されているとき、前記ＴＡＧ部２０３での比較
結果が一致のとき、制御部２０２は、カラム系を動作さ
せてセンスアンプラッチ２１にラッチされているデータ
の一部を出力させる。前記ＴＡＧ部２０３での比較結果
が不一致のときは、制御部２０２は、ロウ系の動作によ
ってワード線選択動作をさせ、その後、カラム系を動作
させてセンスアンプラッチ２１を介してデータを出力さ
せる。

【００３４】前記メモリコントローラ１１３は、制御部
１１４、抽出部１１１、ＴＡＧ部１０３、及びアクセス
アドレス変換部１１５を有する。前記アクセスアドレス
変換部１１５は、プロセッサ１００からアドレスバス１
０７Ａを介して出力されるアドレス信号を主記憶装置２
００の物理的なアドレス信号に変換する。前記抽出部１
１１は、アクセスアドレス変換部１１５が出力するアド
レス信号から、主記憶装置２００におけるバンクアドレ
ス信号及びロウアドレス信号を抽出する。

【００３５】前記ＴＡＧ部１０３は、前記ＴＡＧ部２０
３と同様の構成を有し、前記一時記憶部としてのセンス
アンプラッチ２１に存在する情報のアドレスに前記プロ
セッサ１００が要求するアクセスアドレスがヒットする
か否かを判定する第２の判定手段を構成する。このＴＡ
Ｇ部１０３も、キャッシュメモリのアドレスメモリ部に
類似の構成を採用することができる。即ち、ＴＡＧ部１
０３は、センスアンプラッチ２１が保持する情報のロウ
アドレス信号をタグアドレスとしてタグメモリに保有す
る。タグメモリは、抽出部１１１で抽出されたバンクア
ドレス信号（バンク選択信号）をインデックスとし、抽
出部１１１で抽出されたロウアドレス信号を保持する機
能を持つ。ロウアドレス信号はインデックスされたタグ
アドレスと比較され、比較結果が制御部１１４に与えら
れる。

【００３６】前記制御部１１４は、比較結果の一致／不
一致の状態に応じて、データバス１０５上でリードデー
タが確定するタイミングを若しくはレイテンシをプロセ
ッサ１００に通知し、或いは書き込みデータをデータバ
ス１０５上で確定させるべきタイミング若しくはレイテ
ンシをプロセッサ１００に通知する。プロセッサ１００
は、通知されたレイテンシなどに従って、リードデータ
をバス１０５から取り込み、或いは、バス１０５にライ
トデータを出力する。

【００３７】上述の説明から明らかなように、主記憶装
置２００とメモリコントローラ１１３の双方がＴＡＧ部
２０３、１０３によってセンスアンプキャッシュのヒッ
ト／ミスを判定している。したがって、前記プロセッサ
１００からのメモリ・リードアクセスの指示に応答し
て、前記メモリコントローラ１１３及び主記憶装置２０
０は夫々ＴＡＧ部２０３，１０３による判定動作を行
い、ヒットの判定結果に応答して主記憶装置２００は前
記センスアンプキャッシュからプロセッサ１００にデー
タを出力し、且つ前記メモリコントローラ１１３は主記
憶装置２００からのデータ出力タイミングをプロセッサ
１００に通知する。ミスの判定結果に対しても、主記憶
装置２００は自らの判定結果に基づいて動作し、メモリ
コントローラ１１３も自らの判定結果に基づいてプロセ
ッサ１００への通知を行う。仮に、メモリコントローラ
１１３だけがＴＡＧ部１０３を有する場合には、主記憶
装置２００はその判定結果を受けて動作を開始すること
になるから、メモリ動作の開始が遅れる。逆に、主記憶
装置２００だけがＴＡＧ部２０３を有する場合には、プ
ロセッサ１００への判定結果の通知が遅れ、プロセッサ
によるヒットデータの取り込みが遅れたり、逆に、ミス
時にプロセッサ１００が次のコマンドを発行するタイミ
ングが遅れたりする虞がある。図１のシステムではその
ような虞は未然に防止されている。

【００３８】図１のデータ処理システムにおける主記憶
装置２００のメモリアクセス動作について更に説明す
る。

【００３９】前記プロセッサ１００からのアクセスアド
レス信号はバス１０７Ａにてメモリコントローラ１１３
内のアクセスアドレス変換部１１５に伝達され、このア
クセスアドレス変換部１１５で変換された主記憶アクセ
スアドレス信号は、信号線１０７Ｂ及び抽出部１１１を
介してＴＡＧ部１０３に伝達され、また、信号線１０７
Ｂを介して主記憶装置２００へ伝達される。主記憶装置
２００への主記憶アクセスアドレス信号の伝達は、特に
制限されないが、従来広く用いられていたロウアドレス
とカラムアドレスを分離して時分割多重で送る方法（ア
ドレスマルチプレス方式）は採らないで、主記憶アクセ
スアドレス信号として一括伝達する方法を採している。
アドレス線１０７Ｂから供給されたアドレス信号は、前
記アドレス抽出部２０４にて、ロウアドレス信号及びバ
ンクアドレス信号２０８とカラムアドレス信号２０９に
分離される。ロウアドレス信号及びバンクアドレス信号
２０８はＴＡＧ部２０３へ伝達されると共に、メモリ部
２０１へ伝達され、カラムアドレス信号２０９はメモリ
部２０１へ伝達される。プロセッサ１００と主記憶装置
２００との間のデータ入出力はバス１０５を介して行わ
れる。

【００４０】プロセッサ１００から主記憶装置２００へ
のアクセス要求は、信号線１０６Ａによってメモリコン
トローラ１１３へアクセスコマンドを投入することで行
われる。メモリコントローラ１１３内の制御部１１４は
信号線１１０によってＴＡＧ部１０３の制御を行うと共
に、信号線１０６Ｂによって主記憶装置２００への制御
を行う。主記憶装置２００が複数ある場合には、このメ
モリコントローラ１１３はプロセッサ１００が発するア
ドレスからアクセスすべき主記憶装置を決定し、該当す
る主記憶装置へアクセスを開始する。例えば、図示は省
略するが、アドレスバス１０７Ａから伝達されるアドレ
ス信号の一部を制御部１１４が入力し、これに基づいて
主記憶装置のチップセレクト信号を生成することによっ
て簡単に実現可能である。前記ＴＡＧ部１０３にて行わ
れるメモリコントローラ内のヒット判定は、この主記憶
アクセスアドレスのうちのロウアドレス信号及びバンク
アドレス信号に関して行い、このロウアドレス信号及び
バンクアドレス信号の抽出は前記抽出部１１１にて行わ
れる。抽出部１１１にて抽出されたロウアドレス信号及
びバンクアドレス信号は、信号線１１２によりＴＡＧ部
１０３に伝達される。ＴＡＧ部１０３は、主記憶装置２
００内のセンスアンプキャッシュにエントリーされてい
る情報のロウアドレスを保持し、この保持されているア
ドレス情報がアクセスアドレス情報中のロウアドレス信
号１１２と比較される。この比較結果は信号線１０８に
て制御部１１４へ伝達される。前記比較結果が不一致の
場合には、主記憶装置２００のアクセス動作はロウアク
セスから必要となるので低速アクセス動作となっている
が、比較結果が一致の場合には主記憶装置２００はセン
スアンプキャッシュの機能によりロウアクセスをスキッ
プしてカラムアクセスを行えば良いので、高速アクセス
が可能にされている。このようにキャッシュ保持機構と
してのセンスアンプキャッシュに所望のデータがあるか
否かで、読み出しにかかる待ち時間(読み出しレイテン
シ)が変化するので、要求データがプロセッサ１００側
へ伝達可能となるまでのレイテンシをプロセッサ１００
へ伝達する必要が生じる。メモリコントローラ１１３
は、そのレイテンシ情報を信号線１０６Ａを用いてプロ
セッサ１００へ伝達する。メモリコントローラ１１３
は、例えば、ＴＡＧ１０３でのヒット判定後、次のクロ
ック信号（プロセッサ１００、メモリコントローラ１１
３及び主記憶装置２００の同期クロック信号）のサイク
ルで直ちに前記レイテンシ情報を伝達するように、タイ
ミング設計されている。なお、このヒット判定の結果、
主記憶装置２００内のキャッシュ保持機構（センスアン
プキャッシュ）内にデータがない場合には、新しいアド
レスが主記憶装置２００内のキャッシュ保持機構にエン
トリーされるため、ＴＡＧ部１０３の更新を行う。

【００４１】主記憶装置２００は、信号線１０７Ｂから
アドレス抽出部２０４が受け取った主記憶アクセスアド
レス信号をロウアドレス信号及びバンクアドレス信号２
０８とカラムアドレス信号２０９に分離する。前記ＴＡ
Ｇ部２０３でのヒット判定の結果、キャッシュ保持機構
に所望のアドレスのデータがある場合は、上記同様、主
記憶装置２００は、ロウアクセスは行わないでカラムア
クセスを行い、キャッシュ保持機構のセンスラッチ２１
に保持されている所望のデータに対してアクセスする。
これはＴＡＧ部２０３からのヒット判定信号を信号線２
０５にて制御部２０２に伝達し、制御部２０２からの制
御信号を信号線２０７にてメモリ部２０１へ伝達するこ
とによって行なわれる。また、所望のアドレスのデータ
がこのキャッシュ保持機構のセンスラッチ２１にない場
合には、ロウアクセスを行うと共に、新たに入力された
アドレスのデータを主記憶装置２００内のキャッシュ保
持機構にエントリーし、ＴＡＧ部２０３の更新を行う。
この更新は制御部２０２からの信号線２０６にて行われ
る。

【００４２】前述の如くメモリコントローラ１１３と主
記憶装置２００のそれぞれにＴＡＧ部１０３，２０３を
設置している。これにより、ヒット判定待ちの余分なレ
イテンシが発生しないので、ヒット時に主記憶装置２０
０へ高速にアクセスすることができる。

【００４３】この事情を図３のタイミングチャート参照
しながら説明する。図３に示されるシステムクロックは
図1のデータ処理システムの同期クロック信号である。
図３の‘Ａ’でまとめられているグループはメモリシス
テムへの要求を表現したもので、１００１Ａはアクセス
コマンドを、１００１Ｂはアドレスを示す。その次段の
‘Ｂ’でまとめられるグループは、メモリコントローラ
内のみにＴＡＧ部を持つ場合のキャッシュ保持機構ヒッ
ト時のアクセス状態を示し、１００２Ａは主記憶装置へ
のアクセスコマンドを、１００２Ｂは主記憶アクセスア
ドレスを、１００３は所望の読み出しデータを表わして
いる。さらに‘Ｃ’でまとめられるグループは、図１の
ようにメモリコントローラ１１３と主記憶装置２００の
両方にＴＡＧ部１０３，２０３を持つ場合のキャッシュ
保持機構ヒット時のアクセス状態を示しており、１００
４Ａは主記憶装置へのアクセスコマンドを、１００４Ｂ
は主記憶アクセスアドレスを、１００５は読み出しデー
タをあらわしている。図３の‘Ｂ’に比べ‘Ｃ’はデー
タ読み出しが1クロック高速化されている。主記憶装置
２０もＴＡＧ部を有しているからである。

【００４４】また、主記憶装置内のみにＴＡＧ部を持つ
場合に問題となったヒット判定結果のプロセッサへの伝
達は、メモリコントローラ１１３内にもＴＡＧ部を持つ
ことによって、メモリコントローラ１１３からヒット判
定結果を直にプロセッサ１００へ伝達可能となる。これ
により、プロセッサ１００の処理を待たせる時間が最小
限に抑えられ、複数の主記憶装置とプロセッサ１００間
のヒット判定結果を伝えるための多数の信号線を設けず
に済み、データ処理システムの製作上、低コスト化を実
現することができる。

【００４５】更に高速化するためには、ＴＡＧ部２０３
でのヒット判定と主記憶アクセスアドレスのデコードと
を並列に開始し、ヒット判定結果によってワード線選択
を行うかカラムスイッチ回路によるカラム選択（センス
アンプラッチの出力ノード選択）かを選択すればよい。

【００４６】上記のように、メモリコントローラ１１３
及び主記憶装置２００の双方にＴＡＧ部などを付加する
必要があるが、そのためのチップ面積の増大はごく僅か
である。その理由は以下の通りである。例えば、ＤＲＡ
Ｍは選択スイッチと電荷保持機構より構成されるメモリ
セルを多数有するメモリ部と、メモリセル内の微小電荷
を増幅するセンスアンプとで構成されるバンクと呼ばれ
る独立に制御できる単位をいくつか集積して構成され
る。ＤＲＡＭは限られた領域内に最大の容量を確保する
ためにセンスアンプ数を最小限に抑える必要があり、こ
のバンクを少数に抑えて構成される。一部のキャッシュ
メモリ搭載ＤＲＡＭを除いてＤＲＡＭ内部にキャッシュ
保持機構を搭載する場合には、特に制限されないが、こ
のエントリー数は１６程度で構成されることが多い。Ｔ
ＡＧ部は基本的にＤＲＡＭ内部のキャッシュ保持機構に
エントリーされ得る各メモリバンク（バンク）のデータ
のロウアドレスをエントリーできるように構成すればよ
いので、主記憶装置２００の内部に置くＴＡＧ部の構成
規模は小さくて済み、面積増加は最小限に抑えられる。
したがって、比較的小規模な回路を付加するだけでより
高速アクセスが可能なデータ処理システムを実現でき
る。

【００４７】《ＴＡＧ部》図４には前記ＴＡＧ部２０３
の一例が示される。ここでは複数バンク構成でセンスア
ンプアレイ２１をキャッシュ保持機構とした例について
説明する。このＴＡＧ部２０３は、信号線２０８で入力
されたロウアドレス信号及びバンクアドレス信号２０８
からバンクアドレス信号を抽出する抽出部１２０１、キ
ャッシュ保持機構に保持されているデータに対応するロ
ウアドレスを複数保持するＴＡＧアレー１２０３、前記
抽出部１２０１で抽出されたバンクアドレス信号からＴ
ＡＧアレー内のエントリーをインデックスする選択回路
１２０４、前記ＴＡＧアレー１２０３内にデータが保持
されているか否かを示す有効フラグ１２０９、ロウアド
レス信号をラッチするアドレスラッチ部１２０２、及び
入力されたロウアドレス信号とＴＡＧアレー１２０３内
に保持されているロウアドレスとを比較する比較器１２
０５により構成される。

【００４８】メモリコントローラ１１３から伝達された
ロウアドレス信号及びバンクアドレス信号２０８は抽出
部１２０１に入力された後、バンクアドレス信号が抽出
される。ロウアドレス信号は信号線１２０６によってＴ
ＡＧアレー１２０３に伝達されると共に、ロウアドレス
ラッチ１２０２へ伝達される。更にロウアドレスラッチ
１２０２に蓄えられた入力ロウアドレス信号は、信号線
１２１０にて比較器１２０５に伝達される。バンクアド
レス信号は信号線１２０７により選択回路１２０４に伝
達され、この選択回路１２０４で選択されたＴＡＧアレ
ー選択情報は、信号線１２０８によってＴＡＧアレー１
２０３に伝達される。この信号線により選択されたＴＡ
Ｇアレー１２０３内に保持されていたロウアドレスは、
信号線１２１１によって比較器１２０５に伝達される。
比較器１２０５は信号線１２１０により伝達される入力
ロウアドレス信号と、 ＴＡＧアレー１２０３から選択
されて信号線１２１１により伝達されるロウアドレス情
報との一致判定を行う。一致判定の結果は制御部２０２
に送られる。制御部２０２は比較結果が一致しなかった
場合に、 該当するロウアドレスをＴＡＧアレー１２０
３に格納するための信号を発生すると同時に、該当バン
クに対応するＴＡＧアレー１２０３内の有効フラグ１２
０９を下げ、ロウアクセスを行う信号を信号線２０７に
て発生する。一致の場合にはカラムアクセスを行う信号
を信号線２０７にて発生する。またメモリコントローラ
１１３からプリチャージ命令を受けた場合には、ＴＡＧ
アレー１２０３の該当バンクの有効フラグを下げる。な
お、メモリコントローラ１１３内に設置されるTＡＧ部
１０３もＴＡＧ部２０３同様に構成すればよい。

【００４９】このようにＴＡＧアレー１２０３はキャッ
シュ保持機構のロウアドレスのみ保持できれば良いの
で、構成規模を小さく抑えられる。そのため面積的なペ
ナルティを最小限に抑えて高速メモリを構成できる効果
がある。

【００５０】図５はＴＡＧ部２０３の状態遷移の一実施
例である。この図で記号“＆”は論理積を示し、“|”
は論理和を示す。また、破線矢印は、付随する信号によ
りクロックに非同期で遷移することを示す。まずＲＥＡ
Ｄコマンド及びＷＲＩＴＥコマンドが入力された場合、
同時に入力されている主記憶アクセスアドレスからバン
クアドレスとロウアドレスを抽出する。これは入力され
た主記憶アクセスアドレスのマスキングにより瞬時に行
える。その後ＴＡＧアレー内の対応するバンクのロウア
ドレスと、入力されたロウアドレスを比較する。ＴＡＧ
部による比較の結果、入力されたロウアドレスが、ＴＡ
Ｇアレー内に保持されているロウアドレスと一致した場
合（（ＲＥＡＤ｜ＷＲＩＴＥ）＆Ｈｉｔ）には、対応す
るキャッシュ保持機構へカラムアクセスを開始する信号
を発生し待機状態に戻る。一方で、一致しなかった場合
（（ＲＥＡＤ｜ＷＲＩＴＥ）＆Ｍｉｓｓ）は、このバン
クへロウアクセスを開始させる信号を発生させるととも
に、有効フラグを下げる。その後、このバンクに対応す
るロウアドレスをＴＡＧアレーへ格納し有効フラグを立
てて待機状態へと戻る。またプリチャージ要求を得た場
合は、ロウアドレスからバンクアドレスを選別した後
に、該当するバンクのＴＡＧアレーの有効フラグ（バリ
ッド フラグ）を下げたのち待機状態へ戻る。

【００５１】ここで、この比較は入力された主記憶アク
セスアドレスが存在するバンクに対応するキャッシュ保
持機構にデータがラッチされていると判定された場合の
み行う。この判定は、入力されたバンクアドレスによっ
て選択されるＴＡＧアレーに付随する有効フラグにより
高速に決定できる。

【００５２】また、プリチャージ（ＰＣＨ）コマンドを
受けた場合は、バンクアドレスを抽出した後、対応する
バンクの有効フラグを下げて待機状態に戻る。なおこの
図には図示していないが、ＲＥＡＤ｜ＷＲＩＴＥコマン
ドと共にＰＣＨコマンドが付加されている場合は、カラ
ムアクセス終了信号を受けたのち、該当するバンクの有
効フラグを下げればよい。

【００５３】このようにクロック非同期で高速処理が行
えるため、ヒット判定の高速化に効果がある。

【００５４】これまでＴＡＧ部の構成および状態遷移図
はメモリのバンクと対応している場合について述べた。
しかし、本願はその場合に限って実施されるわけではな
い。例えば主記憶装置内のキャッシュ保持機構がメモリ
バンクとは無関係にデータをラッチできる構成の場合も
あるが、この場合は、キャッシュメモリに用いられる連
想メモリのように、エントリーされているデータのアド
レスに関して、ＴＡＧ部でヒット判定が行えるよう構成
すればよい。

【００５５】《ミスヒット時のメモリコントローラによ
るメモリアクセス制御》前記ＴＡＧ部１０３，２０３に
おける比較結果が不一致の場合に、メモリアクセスをメ
モリコントローラが制御する場合について詳細を説明す
る。

【００５６】図６にはメモリコントローラ１１３による
メモリ制御の内容が状態遷移図によって示される。メモ
リコントローラ１３の制御部１１４は図６に示される状
態遷移制御を行う制御論理を有している。図６において
記号“＆”は論理積をあらわす。図に示す細い矢印はそ
の矢印に付随するコマンドに従い遷移することを意味
し、太い矢印は処理終了後にクロック同期で状態間を自
動的に遷移することを意味する。この表記は図４以外の
状態遷移図にも適用している。

【００５７】プロセッサ１００からのアクセス要求が、
リード（ＲＥＡＤコマンド）あるいはライト（ＷＲＩＴ
Ｅコマンド）の場合には、メモリコントローラ１１３は
基本的に２回に分けて主記憶装置２００へアクセスを行
う。この２回のアクセスは、ＴＡＧ部１０３によるヒッ
ト判定の結果により、１回目のアクセスのみで済む場合
と、２回目のアクセスが必要となる場合に分けられる。
１回目のリードアクセスは主記憶アクセスアドレス、及
びリードコマンドを投入することで実現し、ライトアク
セスは主記憶アクセスアドレス、及びライトコマンドを
投入することで実現する。この１回目のアクセスを行う
と同時にメモリコントローラ１１３は主記憶装置２００
とは独立にＴＡＧ部１０３にてヒット判定を行う。ヒッ
トの場合は、主記憶装置２００内部ではカラムアクセス
が選択されるので、メモリコントローラ１１３側はマイ
クロプロセッサ１００へレイテンシ情報を伝達した後、
待機状態（ＩＤＬＥ）に戻り、２回目のアクセスは行わ
ない。ミスの場合は、主記憶装置２００ではロウアクセ
ス処理が開始されているので、メモリコントローラ１１
３はＴＡＧ部１０３の内容を更新しマイクロプロセッサ
１００へレイテンシ情報を伝達した後、待機状態に戻
る。その後メモリコントローラは２回目の主記憶装置２
００へのアクセスを行い待機状態に戻る。これはカラム
アクセス可能状態に行うことで実現する。この２回目の
アクセスは、主記憶アクセスアドレス及びＲＥＡＤコマ
ンドまたはＷＲＩＴＥコマンド、カラムアクセスコマン
ド（ＣＯＬ）で実現されるが、望ましくは、カラムアク
セスコマンドのみで構成されることである。そのために
は主記憶装置２００内部に主記憶アクセスアドレス及び
ＲＥＡＤまたはＷＲＩＴＥコマンドをラッチする機構を
設ければよい。

【００５８】プリチャージとリフレッシュに関しては、
コマンドとアドレスを同時に送り待機状態へ戻る。

【００５９】このように主記憶装置２００内のキャッシ
ュ保持機構にプロセッサ１００からの要求データがある
場合には、ヒット判定を取り込むために生じる余分な遅
延時間が削減できる効果があるため、高速アクセスの可
能なデータ処理システムが実現される。また、メモリコ
ントローラ１１３からプロセッサ１００へ直にレイテン
シ情報を伝達できるので、マイクロプロセッサ１００の
処理が遅れることを最小限に抑えられる効果がある。さ
らに、主記憶装置２００内部に主記憶アクセスアドレス
及びＲＥＡＤまたはＷＲＩＴＥコマンドをラッチする機
構を設ける場合は、メモリコントローラ１１３の構成が
単純化できるため設計コストを安くできる効果がある。

【００６０】図７は主記憶装置２００の状態遷移を示
す。ここでは、図１で説明した通り、センスアンプラッ
チ２１をキャッシュ保持機構として用い、メモリ部２０
１の構成バンクが複数ある場合を想定する。図７におい
て記号“｜”は論理和を示す。メモリコントローラ１１
３側からリードまたはライト要求を受け取ると、主記憶
装置２００は、メモリコントローラ１１３とは独立にＴ
ＡＧ部２０３によるヒット判定を行う。ヒット判定の結
果、主記憶装置２００内部のキャッシュ保持機構に所望
のアドレスのデータが存在しない場合（ミス時）はロウ
アクセスを行い待機状態（ＩＤＬＥ）に戻る。また、所
望のアドレスのデータが存在する場合（ヒット時）はカ
ラムアクセスを開始する。このカラムアクセスを行った
後に、自動的に待機状態に戻る場合とプリチャージを行
ってから待機状態に戻る場合に設定可能である。前者は
アクセスされたバンクをバンクアクティブのまま次のア
クセスを待つモードに対応し、後者はバンククローズの
状態で次のアクセスを待つモードに対応する。ここでバ
ンクアクティブとは、指定したワード線を立ち上げて、
このワード線によって指定されたメモリセル内のデータ
をセンスアンプにて増幅することを指す。またバンクク
ローズ動作とは活性化しているワード線を非活性状態に
することであり、具体的には選択されているワード線に
よってセンスアンプにラッチされているデータをメモリ
セルに再書き込みし、データ線をプリチャージすること
である。主記憶装置２００においてバンクアクティブの
まま次のアクセスを待つモードは、ＤＲＡＭのセンスア
ンプをキャッシュ保持機構として用いることに相当す
る。これは主記憶装置へのアクセスが局所的である場合
に有効である。また一方で、バンククローズの状態で次
のアクセスを待つモードは、主に、主記憶装置へのア
クセスが極めてランダム性が高い場合、アクセスは規
則的ではあるが以前アクセスしていたロウアドレスには
戻らない場合、センスアンプ以外にキャッシュ保持機
構を設ける場合、等に対して有効である。

【００６１】このようなモード変更は、メモリコントロ
ーラ１１３側でリアルタイムに変更することが可能であ
る。例えばこのモードのどちらを選択するかは最初のリ
ードまたはライトアクセスを行うときに、プリチャージ
コマンド（ＰＣＨ）を付加するか否かで判断することが
できる。

【００６２】ところで、メモリコントローラ１１３から
の一回目のアクセスでミスの場合は、２回目のアクセス
であるカラムアクセス（（ＲＥＡＤ｜ＷＩＲＴＥ）＆
カラムアクセスコマンドＣＯＬ）を受ける必要がある。
このときは主記憶装置２００内部にアドレスラッチ機構
を有していれば、この２回目のリードまたはライトアク
セスはカラムアクセスコマンドのみで十分である。この
アクセスが終了した後に待機状態に戻る方法は、プリチ
ャージしてから待機状態に戻る場合と直に待機状態に戻
る場合に設定可能であるが、両者の特徴並びに処理法は
上記図６の説明に準ずる。

【００６３】また、プリチャージ要求を得た場合は直に
プリチャージを開始し待機状態へ戻り、リフレッシュ要
求を得た場合は主記憶装置内のメモリセルをリフレッシ
ュし待機状態に戻る。

【００６４】主記憶装置２００への2種類のアクセス
（ロウアクセス及びカラムアクセス）を、メモリコント
ローラ１１３内のＴＡＧ部１０３におけるヒット判定結
果のみで決定する必要がないので、従来技術で問題とさ
れた余分な遅延時間は発生しない。更に、ＴＡＧ部２０
３を主記憶装置２００も有することによって、主記憶装
置２００の内部でヒット判定と並列してロウアドレス並
びにカラムアドレスのデコードが行えるため、ＴＡＧ部
２０３と主記憶装置２００が別チップ構成の場合よりも
並列処理による高速化を期待できる。

【００６５】図６及び図７に示される状態遷移から理解
されるように、前記ＴＡＧ部１０３，２０３における比
較結果が不一致（ミスヒット）である場合のメモリアク
セスのシーケンス制御は、メモリコントローラ１１３の
制御部１１４が行う。例えば、リードアクセスに際して
メモリコントローラ１１３は、先ずリード（ＲＥＡＤ）
コマンドを主記憶装置に発行する。このとき、メモリコ
ントローラ１１３はＴＡＧ部１０３による比較結果が不
一致であれば、次にリード・カラムアクセス（ＲＥＡＤ
＆ＣＯＬ）コマンドを発行し、一致であれば、リード・
カラムアクセス（ＲＥＡＤ＆ＣＯＬ）コマンドは発行し
ない。主記憶装置２００は、リード（ＲＥＡＤ）コマン
ドを受け取ったとき、ＴＡＧ部２０３による判定結果が
一致であればカラムアクセス動作によってセンスアンプ
アレイ２１からデータを外部に出力し、不一致であれば
ロウアドレスによるワード線選択動作とセンスアンプラ
ッチのラッチ動作を行う。主記憶装置２００が第２コマ
ンドであるリード・カラムアクセス（ＲＥＡＤ＆ＣＯ
Ｌ）コマンドを受け取ったときはカラムアクセス動作に
よってセンスアンプアレイ２１からデータを外部に出力
する。このようにミスヒット時のシーケンス制御をメモ
リコントローラ１１３が行う場合には、ミスヒット時に
第２コマンドまで発行しなければならないが、ヒット時
は１回のコマンド発行で済むから、キャッシュ保持機構
による高速アクセス利点は変わりない。

【００６６】《ミスヒット時の主記憶装置によるシーケ
ンス制御》次に、前記ＴＡＧ部１０３，２０３における
比較結果が不一致（ミスヒット）である場合のメモリア
クセスのシーケンス制御を主記憶装置２００が行う場合
について説明する。

【００６７】図８は図１に示す主記憶装置２００内部に
ＤＲＡＭの各バンクの状態遷移を制御するシーケンサを
組み込んだ主記憶装置３００の例を示す。

【００６８】主記憶装置３００は、主記憶装置として用
いられるＤＲＡＭの各バンクの状態遷移を制御するシー
ケンサ３０１と、シーケンサ３０１をも制御できるよう
に拡張された制御部３０２と、シーケンサ３０１を制御
するための制御信号線３０３と、シーケンサからの情報
を制御部へ伝達するための信号線３０４によって構成さ
れる。

【００６９】図１の例では設けられていなかったシーケ
ンサ３０１は、メモリコントローラ１１３からの制御信
号を受けて状態遷移の制御を行う。ここで、このシーケ
ンサに関係する説明を行う。ＴＡＧ部２０３でのヒット
判定の結果、ミスの場合は、制御部３０２は信号線２０
７にてメモリ部２０１へロウアクセスを開始すると同時
にシーケンサ３０１へ起動信号を信号線３０３にて伝達
する。その後、シーケンサ３０１はカラムアクセス可能
信号を信号線３０４にて制御部３０２へ伝達する。制御
部３０２はこのカラムアクセス可能信号を受けて、メモ
リ部２０１へカラムアクセスを開始する。このように、
メモリコントローラからの主記憶装置へのアクセスでミ
スの場合でも、主記憶装置はメモリコントローラとは独
立してロウアクセス・カラムアクセスを行うことができ
るので、メモリコントローラの負担が軽減される効果が
ある。

【００７０】図９は図８のような主記憶装置内部にシー
ケンサを持つ主記憶装置３００を制御するメモリコント
ローラの状態遷移図の一実施例である。この例では主記
憶装置３００の内部にシーケンサ３０１が存在するた
め、メモリコントローラはミス時に２回目のアクセスを
指示する必要はない。メモリコントローラは主記憶装置
３００に対してリード／ライトの要求を一回発行し、そ
の後メモリコントローラ１１３内のＴＡＧ部１０３によ
るヒット判定結果の後、必要なレイテンシ情報をプロセ
ッサ１００に伝達して待機状態に戻る。リフレッシュと
プリチャージに関しては図６での説明に準ずる。このた
め高速化と同時にメモリコントローラの発行するコマン
ドが単純化できるので、メモリコントローラの製作コス
トを下げる効果がある。

【００７１】図１０は図８に示されるような主記憶装置
３００内部にシーケンサ３０１を持つ主記憶装置の状態
遷移図の一実施例である。メモリコントローラ１１３か
らリードまたはライト要求を受け取ると、ＴＡＧ部２０
３でヒット判定を行う。その結果ヒットであればカラム
アクセスを開始し待機状態（ＩＤＬＥ）へと戻り、ミス
であればロウアクセスを行った後、シーケンサからの制
御を受けて、カラムアクセスが可能なタイミングにカラ
ムアクセスを開始し待機状態へ戻る。メモリコントロー
ラからのアクセスコマンドにプリチャージ（ＰＣＨ）コ
マンドが付加されている場合は、カラムアクセス後にプ
リチャージを行い待機状態へ戻り、プリチャージコマン
ドが付加されていない場合は、カラムアクセス後に直に
待機状態に戻る。このようにメモリコントローラからの
制御が単純化できるのでメモリコントローラの負担が軽
減できる。

【００７２】また、プリチャージ（ＰＣＨ）要求を得た
場合は直にプリチャージを開始し待機状態へ戻り、リフ
レッシュ（ＲＥＦ）要求を得た場合はリフレッシュを行
ったのち待機状態へ戻る。これらの詳細は図７での説明
に準ずる。

【００７３】このように主記憶装置３００のようにシー
ケンサ３０１を組み込むことにより、主記憶装置内部で
独自にリードまたはライトのタイミングをコントロール
することが可能となる。そのため、メモリコントローラ
からはリード・ライト・プリチャージ・リフレッシュ等
の簡略化したコマンドのみ受け取ればよいので、上記、
図１の実施例で説明した主記憶アクセスが高速化する効
果と同時にメモリコントローラの設計が容易となる効果
がある。また、ロウアドレスとカラムアドレスが同時に
デコードされていることと、このデコードと並列にロウ
アクセス及びカラムアクセスの制御を主記憶装置内部で
行えるので、シーケンサを持たない主記憶装置よりも高
速にアクセスが可能となる効果がある。

【００７４】前記シーケンサの具体例を以下に説明す
る。シーケンサ３０１は、ＴＡＧ部２０３による判定結
果がヒットのときカラムアドレスによる動作を指示し、
ＴＡＧ部２０３による判定結果がミスのときロウアドレ
スによる動作の指示に続いてカラムアドレスによる動作
を指示する。その論理を実現するために、シーケンサ３
０１は、図１１に例示されたカラムアクセス用シーケン
サ部１３００と、図１２に例示されたロウアクセス用シ
ーケンサ部１４００とを有する。

【００７５】まず、図１１を用いてカラムアクセス用シ
ーケンサ１３００の一例を示す。カラムアクセス用シー
ケンサ１３００は、複数個のＤ型フリップフロップ（以
下Ｄ−ＦＦと略す）１３０１−ｉ（ｉ＝１〜４）から構
成されるカウンタ部と、スイッチ部１３０４とを有す
る。スイッチ部１３０４は、複数個の記憶素子１３０３
Ａ−ｉ、１３０３Ｂ−ｉで構成される。１３１０はＤ−
ＦＦを駆動するクロック信号を示し、１３１１はＤ−Ｆ
Ｆをリセットするリセット信号を示す。図１１ではＤ−
ＦＦは４個、記憶素子は8個設けられている。

【００７６】信号線１３０６によって入力されるロウア
クセスコマンド（ＲＯＷ）は、アンドゲート１３０５―
１、１３０５―２に伝達される。ＴＡＧ部２０３による
ヒット判定の結果はヒット信号（Ｈ）が信号線１３０７
Ａにてアンドゲート１３０５―１に、ヒットの相補信号
（／Ｈ）は信号線１３０７Ｂにてアンドゲート１３０５
―２に伝達される。アンドゲート１３０５―１の出力は
信号を線１３０８Ａでオアゲート１３０９へ伝達され、
アンドゲート１３０５―２の出力は信号線１３０８Ｂに
供給され、カウンタを起動させる信号として利用され
る。 ＴＡＧ部２０３でのヒット判定の結果、ヒットの
場合は、直にカラムアクセスが可能となるので、ロウア
クセスコマンド（ＲＯＷ）は、カウンタをバイパスして
オアゲート１３０９へ伝達される。 一方、ＴＡＧ部２
０３の検索の結果がミスの場合は、メモリ部２０１に固
有のレイテンシを満足させるため、カウンタを起動させ
る信号をＤ−ＦＦ１３０１−ｉのどれか一つに入力させ
る。Ｄ−ＦＦ１３０１−ｉの選択は、スイッチ部１３０
４の記憶素子のプログラム状態によって決る。このＤ−
ＦＦで構成されるカウンタ部は入力された論理値“１”
信号をクロックに同期してシフトさせる機能を持ち、オ
アゲート１３０２はスイッチ部１３０４にて選択された
入力信号とＤ−ＦＦからの出力信号との論理和をとり、
その出力を次段のＤ−ＦＦへ伝達する機能を持つ。この
オアゲート１３０２により、選択的にどの段のＤ−ＦＦ
へもスイッチ部にて選択された入力信号を入力させるこ
とが可能となる。最終段のＤ−ＦＦからの論理値“１”
出力はオアゲート１３０９へ伝達される。このオアゲー
ト１３０９は信号線１３０８Ａと信号線１３１２の論理
和を採り、出力信号“1”をカラムアクセス信号（ＣＯ
Ｌ）とする。このようにメモリコントローラ１１３から
主記憶装置２００へのアクセス要求信号１３０６と、Ｔ
ＡＧ部でのヒット判定結果のヒット信号１３０７Ａ，１
３０７Ｂを用いて、ヒット時とミス時の、カラムアクセ
スへのレイテンシを変更することが可能となる。Ｄ−Ｆ
Ｆのリセットはリセット信号（ＲＳＴ）１３１１により
行う。

【００７７】図１１のカラムアクセス信号（ＣＯＬ）は
図８に示される信号３０４に含まれる。前記ロウアクセ
スコマンド（ＲＯＷ）、ヒット信号１３０７Ａ、１３０
７Ｂ、リセット信号ＲＳＴ，クロック信号ＣＬＫは図８
に示される信号３０３に含まれる信号である。

【００７８】前記選択スイッチ部１３０４の構成につい
て述べる。ここでは、この選択スイッチ部１３０４がフ
ューズによって構成される例を示している。このスイッ
チ部１３０４は、ＤＲＡＭのレイテンシがシステムの動
作周波数により異なった値に設定される問題を解決し、
より汎用性の高い装置を作成する上で必要である。例え
ばミス時にレイテンシ４でアクセスしたい場合の選択ス
イッチの使用法について述べる。この場合Ｄ−ＦＦ１３
０１−１への入力はフューズ１３０３Ａ−１を残し、グ
ランドに繋がる１３０３Ｂ−１を切断し、その他のＤ−
ＦＦへの入力は１３０３Ｂ−２、１３０３Ｂ−３、１３
０３Ｂ−４を残し１３０３Ａ−２、１３０３Ａ−３、１
３０３Ａ−４を切断すればよい。このフューズの切断は
メモリをデータ処理システムに組み込んで使用するとき
最初に1度だけ必要な操作であり、電気的に行うことが
望ましい。また、システムの動作周波数を可変にして用
いる場合等には、レイテンシをただ一通りに固定するの
ではなくシステムの動作周波数に合わせて適宜変更でき
ると都合よい。その場合は、このスイッチ部をＣＡＭ等
で構成すればよい。

【００７９】以上述べたように、このカラムアクセス用
シーケンサ部１３００は汎用性が高いので、複数のシス
テムクロックに対応する製品を製作する上で、製作コス
トを削減することができる。

【００８０】次に、図１２を用いてロウアクセス用のシ
ーケンサ部１４００について説明する。これはセンスア
ンプアレイ２１をキャッシュ保持機構として利用する場
合等に用いられる。ＤＲＡＭはバンクアクティブ状態に
あるバンクの異なるワード線をアクセスするためには、
バンククローズ・バンクアクティブという一連の動作が
必要になる。この一連のバンククローズ・バンクアクテ
ィブの動作は、所定のクロック数を必要とする。ここで
述べるロウアクセスシーケンサは、アクセスされたアド
レスがバンクアクティブ状態にあるバンクの違うロウア
ドレスにあたった場合に、つぎにロウアクセスが可能と
なるまでの時間を計測するものである。このシーケンサ
の基本構成は上記カラム用シーケンサと同様であるが、
差異について以下で説明する。

【００８１】このロウアクセス用シーケンサは、Ｄ−Ｆ
Ｆ１４０１−ｉ等で構成される論理回路と記憶素子で構
成されるスイッチ部１４０２により構成される。このス
イッチ部は上記カラムアクセス用シーケンサ部１３００
のスイッチ部１３０４同様に構成され、また使用形態も
上記カラムアクセス用シーケンサ部１３００に述べた内
容に準ずる。また、Ｄ−ＦＦのリセットはリセット信号
（ＲＳＴ）１４１０にて行われる。

【００８２】ロウアクセス信号（ＲＯＷ）は信号線１４
０５にて３入力アンドゲート１４０４―１、１４０４―
２へ伝達される。このロウアクセス信号（ＲＯＷ）は、
ロウアクセスが要求されている場合に論理値“1”とな
り、要求されていない場合に論理値“0”とされる。ま
たＴＡＧ部２０３によるヒット判定の結果のミス信号
（／Ｈ）は、信号線１４０６Ａにて前記アンドゲート１
４０４―１、１４０４−２へ伝達される。また、要求さ
れたバンクがプリチャージされたバンクであるか否かを
示す信号（／ＶＦ）は、信号線１４０６Ｂにて前記アン
ドゲート１４０４―１、１４０４−２に伝達される。入
力されたロウアドレスがバンクアクティブでないバンク
に対応した場合には、アンドゲート１４０４―１から論
理値“１”の信号が生成され、バンクアクティブ状態に
あるバンクに対応した場合はアンドゲート１４０４―２
から論理値“１”信号が生成される。このアンドゲート
１４０４―１、１４０４−２からの論理値“1”の信号
をロウアクセス可能信号とする。ロウアドレスがバンク
アクティブではないバンクに対応する場合は、アンドゲ
ート１４０４―１からの論理値“1”の信号が信号線１
４０７Ａにてオアゲート１４０８に伝達されるので、直
にロウアクセスが可能となる。一方、バンクアクティブ
状態にあるバンクの異なるロウアドレスである場合は、
アンドゲート１４０４−２からの論理値“１”信号を信
号線１４０７Ｂにてスイッチ回路１４０２へ伝達し、さ
らにこのスイッチ回路１４０２により予め決定されたＤ
−ＦＦに伝達する。この論理値“１”信号がＤ―ＦＦに
入力されると、信号線１４０９にて伝達されるクロック
に同期して、この入力信号が次段のＤ−ＦＦに伝達され
る。オアゲート１４０３はスイッチ部１４０２にて選択
された入力信号とＤ−ＦＦからの出力信号との論理和を
とり、次段のＤ−ＦＦへ伝達する機能を持つ。このオア
ゲート１４０３によりどの段のＤ−ＦＦへもスイッチ部
にて選択された入力信号の入力が可能となる。最終段の
Ｄ−ＦＦからの論理値“１”出力を信号線１４１１にて
オアゲート１４０８へ伝達する。このオアゲート１４０
８は信号線１４０７Ａと信号線１４１１の論理和を採
り、論理値“1”の出力信号をロウアクセス信号（ＲＯ
Ｗ＿Ｅ）とする。このようにメモリコントローラからＤ
ＲＡＭへのアクセス要求信号１４０５と、ＴＡＧ部での
ヒット判定結果のヒット信号を用いて、ヒット時とミス
時のレイテンシを変更することが可能となる。したがっ
て、バンクアクティブ状態にあるバンクの異なるロウア
ドレスへのアクセスタイミングをＤＲＡＭ内で計測する
ことができる。

【００８３】このように、このロウアクセスシーケンサ
を有することで、バンクアクティブの状態にあるバンク
の異なるワード線をアクセスする場合も、ＤＲＡＭ内部
でバンククローズ・バンクアクティブの動作が行えるた
め、メモリコントローラの負担が軽減され、メモリコン
トローラの製作が低コストで行える効果がある。また、
このロウアクセス用コントローラは汎用性が高く設計で
きるため低コストで製作することが可能である。

【００８４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８５】例えば、メモリコントローラ１１３は単一
の半導体装置に限定されるものではなく、メモリコント
ローラ１１３がプロセッサ１００と同一チップに組み込
まれていてもよい。また、主記憶装置２００のメモリ部
２０１はダイナミック型メモリセルに限定されず、スタ
ティック型メモリセルを用いるものであってもよい。ま
た、本発明はＰＣボード以外のデータ処理システムに広
く適用できることは言うまでもない。

【００８６】本発明は、キャッシュ保持機構を有するメ
モリをプロセッサが用いる条件のデータ処理システムに
広く適用することができる。

【００８７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８８】すなわち、キャッシュ保持機構に要求され
たデータが保持されているか否かを判定する手段を、メ
モリコントローラとメモリの両者に組み込み、両者で同
時にヒット判定を行うから、ヒット判定を待つ遅延時間
を削減することが可能となり、データ処理システムにお
いてメモアクセスの高速化を実現することができる。

【００８９】また、メモリのみに前記判定手段を持つ場
合に判定結果をプロセッサに伝達するのが遅れるという
従来の技術に比べれば、本発明はメモリコントローラか
ら直接プロセッサへ伝達できるので、その伝達を高速化
でき、更に、複数のメモリとプロセッサを多数のヒット
判定信号線で結線する必要もなく、データ処理システム
の低コスト化にも寄与できる。

【００９０】さらに、メモリ内部にシーケンサを設置す
ることにより、メモリへの制御信号が単純化でき、これ
により、メモリコントローラのゲート規模を削減するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理システムの一例を示す
ブロック図である。

【図２】メモリ部の一例を示すブロック図である。

【図３】メモリコントローラと主記憶装置のそれぞれに
ＴＡＧ部を設置した場合とそうでない場合との動作を比
較説明のためのタイミングチャートである。

【図４】ＴＡＧ部の一例を示すブロック図である。

【図５】ＴＡＧ部の動作を示す状態遷移図である。

【図６】メモリコントローラによるメモリ制御の内容を
示す状態遷移図である。

【図７】主記憶装置の動作を示す状態遷移図である。

【図８】シーケンサを備えた主記憶装置のブロック図で
ある。

【図９】シーケンサを持つ主記憶装置を制御するメモリ
コントローラの動作を示す状態遷移図である。

【図１０】シーケンサを持つ主記憶装置の動作を示す状
態遷移図である。

【図１１】図８のシーケンサに含まれるカラムアクセス
用シーケンサのブロック図である。

【図１２】図８のシーケンサに含まれるロウアクセス用
シーケンサのブロック図である。

【図１３】本発明に先立って本発明者が検討したＰＣの
システムの構成を示すブロック図である。

【符号の説明】

２０ メモリセルアレイ ２１ センスアンプラッチ １００ プロセッサ １０３ ＴＡＧ部 １１３ メモリコントローラ １１４ 制御部 ２００ 主記憶装置 ２０１ メモリ部 ２０２ 制御部 ２０３ ＴＡＧ部 ３０１ シーケンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 隆夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 三浦 誓士 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鮎川 一重 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B005 JJ11 KK05 KK12 MM01 MM51 NN31 RR01 UU16 UU24 5B024 AA15 BA29 CA15

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プロセッサと、前記プロセッサに接続さ
   れたメモリと、前記プロセッサ及びメモリに接続された
   メモリコントローラとを有し、 前記メモリは、メモリセルアレイと、前記メモリセルア
   レイの記憶情報の一部をサブセットとして保有可能な一
   時記憶部と、前記一時記憶部に存在する情報のアドレス
   に前記プロセッサが要求するアクセスアドレスがヒット
   するか否かを判定する第１の判定手段とを有し、前記第
   １の判定手段による判定結果に応じたメモリ動作を行
   い、 前記メモリコントローラは、前記プロセッサからのメモ
   リアクセスの指示に従って、前記一時記憶部に存在する
   情報のアドレスに前記プロセッサが要求するアクセスア
   ドレスがヒットするか否かを判定する第２の判定手段を
   有し、前記第２の判定手段による判定結果に応ずる情報
   を前記プロセッサに与えると共に、前記メモリにアクセ
   ス制御情報を供給するものである、ことを特徴とするデ
   ータ処理システム。
2. 【請求項２】 前記メモリは、前記第１の判定手段によ
   る判定結果に応じた動作を内部で制御するための第１の
   シーケンサを有して成るものであることを特徴とする請
   求項１記載のデータ処理システム。
3. 【請求項３】 前記メモリセルアレイはマトリクス配置
   されたダイナミック型メモリセルを記憶素子として有
   し、 前記一時記憶部はメモリセルアレイのロウアドレスのデ
   ータをスタティックにラッチし、 前記第１のシーケンサは、前記第１の判定手段による判
   定結果がヒットのときカラムアドレスによる動作を指示
   し、前記第１の判定手段による判定結果がミスのときロ
   ウアドレスによる動作の指示に続いてカラムアドレスに
   よる動作を指示するものであることを特徴とする請求項
   ２記載のデータ処理システム。
4. 【請求項４】 前記メモリコントローラは、前記第２の
   判定手段による判定結果に応じた動作を前記メモリに指
   示するための第２のシーケンサを有して成るものである
   ことを特徴とする請求項１記載のデータ処理システム。
5. 【請求項５】 プロセッサと、前記プロセッサに接続さ
   れたメモリと、前記プロセッサ及びメモリに接続された
   メモリコントローラとを有し、 前記メモリは、メモリセルアレイと、前記メモリセルア
   レイの記憶情報の一部をサブセットとして保有可能な一
   時記憶部と、前記一時記憶部に存在する情報のアドレス
   に前記プロセッサが要求するアクセスアドレスがヒット
   するか否かを判定する第１の判定手段とを有し、 前記メモリコントローラは、前記プロセッサからのメモ
   リアクセスの指示に従って、前記一時記憶部に存在する
   情報のアドレスに前記プロセッサが要求するアクセスア
   ドレスがヒットするか否かを判定する第２の判定手段を
   有し、 前記プロセッサからのメモリ・リードアクセスの指示に
   応答して、前記メモリコントローラ及びメモリは夫々判
   定手段による判定動作を行い、ヒットの判定結果に応答
   してメモリは前記一時記憶部からプロセッサにデータを
   出力し、且つ前記メモリコントローラはメモリからのデ
   ータ出力タイミングをプロセッサに通知し、ミスの判定
   結果に応答してメモリはメモリセルアレイからプロセッ
   サにデータを出力し、且つ前記メモリコントローラはメ
   モリからのデータ出力タイミングをプロセッサに通知す
   るものであることを特徴とするデータ処理システム。
6. 【請求項６】 前記メモリはクロック信号に同期動作さ
   れるランダム・アクセス・メモリであることを特徴とす
   る請求項５記載のデータ処理システム。