JP3081774B2 - テクスチャーパターンメモリ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テクスチャーマッピン
グに用いられるテクスチャーパターンメモリ回路に関す
る。

【０００２】

【従来の技術】３次元コンピュータグラフィックスの質
感表現の代表的手法としてテクスチャーマッピングがあ
る。テクスチャーマッピングは３次元形状の表面に別途
定義された木目模様や大理石模様のテクスチャーパター
ンを張り付けて（マッピング）、物体の質感を表現する
技術である。

【０００３】３次元形状に２次元画像をマッピングする
ためには、いくつか手法があるが、代表的なものとして
「ＵＶマッピング」がある。ＵＶマッピングの例を図２
４に基づいて説明する。

【０００４】まず、マッピングの対象となる形状表面を
２次元のＵＶ座標系で表す。このときテクスチャーパタ
ーン、およびディスプレイの２次元座標系それぞれＳＴ
座標系、ＸＹ座標系としておく。

【０００５】ディスプレイ座標系（Ｘ，Ｙ）に表示され
る３次元形状表面の点（Ｕ，Ｖ）の色や輝度は、これに
対応するテクスチャーパターンの座標系（Ｓ，Ｔ）とそ
の周辺や色や輝度を演算して（フィルタリングして）決
定する。マッピング時には、この（Ｘ，Ｙ）→（Ｕ，
Ｖ）→（Ｓ，Ｔ）という座標変換を行なう。

【０００６】テクスチャーパターンとしては、写真や絵
をイメージスキャナーで入力したものや、プログラムで
生成させたものが使用される。マッピング形状が幾何学
的にそれほど複雑でない場合は、（Ｕ，Ｖ）と（Ｓ，
Ｔ）はポリゴンの各頂点に適当なＵ，Ｖ値やＳ，Ｔ値を
与え、ポリゴン内部の値は線形補間でもとめる。

【０００７】実際には、図２５に示すように、テクスチ
ャーパターンを格納したテクスチャーパターンメモリ５
１からフレームメモリ５３へのマッピングは、フレーム
メモリ５３へのベクトル描画の描画パターンとしてテク
スチャーパターンをフィルタリングしたものを用いるこ
とにより実現している。この時フレームメモリ５３への
描画は座標Ｘ，Ｙで行なわれ、テクスチャーパターンメ
モリ５１からの読み出しは、線形補間でＳ，Ｔ座標を求
めて行なう。

【０００８】すなわち、描画制御部５４からテクスチャ
ーパターンメモリ５１に対してＳ，Ｔ座標の読出し指示
が行なわれ、また、フレームメモリ５３に対してＸ，Ｙ
座標の書き込み指示が行なわれる。すると、テクスチャ
ーパターンメモリ５１からＳ，Ｔ座標とその周辺の色や
輝度が読み出され、それらを書き込み演算装置５２によ
りフィルタリングした結果がフレームメモリ５３に書き
込まれる。そして、フレームメモリ５３の内容は、ディ
スプレイ５５上に表示される。

【０００９】フィルタ処理では、ディスプレイ上に表示
されるテクスチャーを連続したテクスチャーパターンに
見えるように加工する。この処理を行なわないで、
（Ｓ，Ｔ）座標のデータのみで単純に色や輝度を決定す
ると、３次元形状に貼られた絵が飛び飛びの絵になりギ
ザギザした（ジャギの発生した）映像になってしまう。

【００１０】このようなフィルタリングにはいくつか方
式があり、代表的なものとしてＳ，Ｔ座標の周辺の色や
輝度を平均して使用するものがある。この方法を図２６
をもとにして説明する。以下、ピクセルとはフレームメ
モリの１ドットを、テクセルとはテクスチャーパターン
メモリの１ドットを表すものとする。

【００１１】本来、ピクセルに貼りつけるべき色または
輝度は、図２６に示すように、（Ｓ，Ｔ）を中心とした
斜線部の色または輝度の平均となる。斜線部の大きさは
（Ｘ，Ｙ）座標上の１ピクセルを（Ｘ，Ｙ）→（Ｕ，
Ｖ）→（Ｓ，Ｔ）の変換によりテクスチャーパターン上
での投影した大きさで、貼りつける３次元形状の面の傾
きや大きさにより異なる。また、（Ｓ，Ｔ）はテクセル
の中心に位置するとは限らない。これは、（Ｓ，Ｔ）は
変換して求めるため、整数値にはなり得ないからであ
る。

【００１２】簡単な書き込み演算装置５２では、図に示
した（Ｓ，Ｔ）に近いテクセルを４つ選びその輝度の合
計を４で割り演算結果とする。実際の回路では、（Ｓ，
Ｔ）座標の読みだし指示で、（Ｓ，Ｔ）に近い４つのテ
クセルを選ぶのは不可能なので、図の９つのテクセルす
べてのテクセルデータを、つまり（Ｓ，Ｔ）を整数化し
た場合の（Ｓ，Ｔ）座標周辺のテクセルデータ全てを、
書き込み演算装置５２へ出力する方法をとる。以下、
（Ｓ，Ｔ）は整数化された変換結果の（Ｓ，Ｔ）座標を
表すものとする。

【００１３】

【発明が解決しようとする課題】このようにテクスチャ
ーパターンメモリから複数のテクセルデータを読み出す
には次の方法がある。 (1)複数アクセス法 図２７に、この方法を実行するテクスチャーパターンメ
モリのブロック図を示す。この回路では、クロック信号
を入力されたカウンタ５６により、オフセット出力回路
５７の出力であるオフセット値を順に変更して、それを
加算器５８で（Ｓ，Ｔ）座標値に加えて、アドレス変換
手段５９に出力する。アドレス変換手段５９でアドレス
を演算することにより、テクスチャーパターンメモリ６
０のアドレスにアクセスする。こうしてアドレスを順次
変えることにより、複数のアクセスでテクスチャーパタ
ーンメモリ６０から複数のテクセルデータを読み出す。
しかし、この方法では、メモリへのアクセス回数が多
く、時間がかかる。例えば、９つのテクセルデータを得
るためには、メモリへのアクセス回数が９回も必要にな
ってしまう。

【００１４】(2)複数メモリ法 図２８に、この方法を実行するテクスチャーパターンメ
モリのブロック図を示す。テクスチャーパターンメモリ
６１〜６５には、同一のテクスチャーパターンを（Ｓ，
Ｔ）座標をずらして格納してある。これにより、１つの
アドレスで全テクスチャーパターンメモリ６１〜６５に
アクセスすることにより複数の座標のテクセルデータを
得ることができるように工夫されている。しかし、この
方法では、同一内容の同じテクスチャーパターンを複数
持つため、大量にメモリを必要とし、コストが増加す
る。例えば、９つのテクセルデータを得るには、メモリ
が９倍にもなる。

【００１５】(3)複数アクセス・複数メモリ法 図２９に、この方法を実行するテクスチャーパターンメ
モリのブロック図を示す。これは、図２７や図２８の構
成を組み合わせたもので、同じ番号のブロック同じ機能
をもつ。この方法により、メモリへのアクセス回数とメ
モリの量を減らすことが可能になる。例えば、９つのテ
クセルデータを得るためには、メモリのアクセス回数が
３回で済み、メモリも３倍持つだけで良くなる。しか
し、この方法は、複数アクセス法と複数メモリ法のそれ
ぞれの中間の効果しか得られず、複数アクセス法に比較
しメモリ数が増加し、複数メモリ法に比較しアクセス回
数が増加している。

【００１６】本発明の目的は、以上の課題を解決すべ
く、１回のアクセスにより複数のテクセルを得ることが
でき、メモリ効率が良く高速にアクセスできるテクスチ
ャーパターンメモリ回路を提供することにある。

【００１７】

【課題を解決するための手段】第１の発明は、（Ｓ，
Ｔ）座標値に、ある値を加算減算する加算器と減算器
と、（Ｓ，Ｔ）座標値により、前記加算器の出力と前記
（Ｓ，Ｔ）座標値、及び前記減算器の出力と前記（Ｓ，
Ｔ）座標値からそれぞれ選択する各セレクタと、前記セ
レクタの出力と前記（Ｓ，Ｔ）座標値からそれぞれ指定
アドレスを演算する各アドレス変換手段と、前記アドレ
ス変換手段からの指定アドレスに対してそれぞれテクセ
ルデータを読み出し又は書き込む各メモリと、を備えた
テクスチャーパターンメモリ回路である。そして、前記
メモリの順次（Ｓ，Ｔ）座標値のテクセルデータを格納
し、（Ｓ，Ｔ）座標値の入力により、フレームメモリに
書き込むピクセル値の演算に必要な（Ｓ，Ｔ）座標値及
びその周辺座標値のテクセルデータを含む複数のテクセ
ルデータを出力することを特徴とする。

【００１８】第２の発明は、第１の発明のテクスチャー
パターンメモリ回路であって、加算器と減算器は、Ｓ又
はＴ座標値にある値を加算減算し、セレクタは、Ｓ又は
Ｔ座標値のどちらかの座標値によって、前記加算器の出
力と前記Ｓ又はＴ座標値、及び前記減算器の出力と前記
Ｓ又はＴ座標値からそれぞれ選択することを特徴とす
る。

【００１９】第３の発明は、第１の発明のテクスチャー
パターンメモリ回路であって、アドレス変換手段内に加
算器、減算器及びセレクタを論理的に組み込んだことを
特徴とする。

【００２０】第４の発明は、第１の発明のテクスチャー
パターンメモリ回路であって、（Ｓ，Ｔ）座標値から指
定アドレスを演算するアドレス変換手段のうち同一の演
算処理を行うものを、一つにまとめたことを特徴とす
る。

【００２１】第５の発明は、第１の発明のテクスチャー
パターンメモリ回路であって、（Ｓ，Ｔ）座標値から指
定アドレスを演算するアドレス変換手段から、同一の指
定アドレスが入力されるメモリを、一つにまとめたこと
を特徴とする。

【００２２】第６の発明は、第１の発明のテクスチャー
パターンメモリ回路に、 （Ｓ，Ｔ）座標値の入力によ
り、前記メモリから出力される複数のテクセルデータか
ら、必要なテクセルデータを選択し出力するテクセルセ
レクタを追加した構成である。そして、（Ｓ，Ｔ）座標
値の入力により、フレームメモリに書き込むピクセル値
の演算に必要な（Ｓ，Ｔ）座標値及びその周辺座標値の
テクセルデータを出力することを特徴とする。

【００２３】第７の発明は、第６の発明のテクスチャー
パターンメモリ回路であって、テクセルセレクタは、４
入力１出力のセレクタからなり、選択したテクセルデー
タを同時に出力することを特徴とする。

【００２４】第８の発明は、第６の発明のテクスチャー
パターンメモリ回路であって、テクセルセレクタは、
（Ｓ，Ｔ）座標値とテクセルセレクト信号の入力によ
り、前記メモリの出力である複数のテクセルデータか
ら、必要なテクセルデータを選択し、テクセルセレクト
信号の入力によりテクセルバスに選択的に出力すること
を特徴とする。

【００２５】第９の発明は、第６の発明のテクスチャー
パターンメモリ回路であって、テクセルセレクタは、
（Ｓ，Ｔ）座標値とテクセルセレクト信号の入力からゲ
ート信号を発生するゲート信号発生手段と、該ゲート信
号により、複数のテクセルデータのうち１つのテクセル
データを、１テクセルデータ幅のテクセルバスに出力す
る複数のテクセルデータ選択ゲートと、を備えたことを
特徴とする。

【００２６】第１０の発明は、第６の発明のテクスチャ
ーパターンメモリ回路であって、メモリがデータ出力を
許可／禁止できる入力端子を有し、テクセルセレクタが
（Ｓ，Ｔ）座標値とテクセルセレクト信号の入力により
ゲート信号を発生するゲート信号発生手段を有し、該ゲ
ート信号を前記メモリの入力端子に入力することによ
り、必要なテクセルデータを１テクセルデータ幅のテク
セルバスに選択的に出力させることを特徴とする。

【００２７】第１１の発明は、第６の発明のテクスチャ
ーパターンメモリ回路に、（Ｓ，Ｔ）座標値により書き
込むメモリを選択し書き込み信号を送信するライトセレ
クタと、書き込み動作時のみメモリに入力するためのラ
イトデータゲートとを有する書き込み手段を追加して備
えたことを特徴とする。

【００２８】第１２の発明は、（Ｓ，Ｔ）座標値に、あ
る値を加算減算する加算器及び減算器と、（Ｓ，Ｔ）座
標値により、前記加算器の出力と前記（Ｓ，Ｔ）座標
値、及び前記減算器の出力と前記（Ｓ，Ｔ）座標値から
それぞれ選択する各セレクタと、該セレクタの出力と前
記（Ｓ，Ｔ）座標値をそれぞれ入力する各第１１の発明
のテクスチャーパターンメモリ回路からなるメモリと、
を備えたテクスチャパターンメモリ回路である。そし
て、前記メモリの同一アドレス毎に順次（Ｓ，Ｔ）座標
値のテクセルデータを格納し、（Ｓ，Ｔ）座標値の入力
により、フレームメモリに書き込むピクセル値の演算に
必要な（Ｓ，Ｔ）座標値及びその周辺座標値のテクセル
データを含む複数のテクセルデータを出力することを特
徴とする。

【００２９】第１３の発明は、（Ｓ，Ｔ）座標値に、あ
る値を加算減算する加算器及び減算器と、（Ｓ，Ｔ）座
標値により、前記加算器の出力と前記（Ｓ，Ｔ）座標
値、及び前記減算器の出力と前記（Ｓ，Ｔ）座標値から
それぞれ選択する各セレクタと、該セレクタの出力と前
記（Ｓ，Ｔ）座標値をそれぞれ入力する第１１の発明の
テクスチャーパターンメモリ回路からなる各メモリと、
該メモリの出力である複数のテクセルデータから、フレ
ームメモリに書き込むピクセル値の演算に必要なテクセ
ルデータを選択し、出力するテクセルセレクタと、
（Ｓ，Ｔ）座標値により書き込む前記メモリを選択し書
き込み信号を送信するライトセレクタと、書き込み動作
時のみ前記メモリに入力するためのライトデータゲート
とを有する書き込み手段と、を備えたテクスチャーパタ
ーンメモリ回路である。そして、前記テクスチャーパタ
ーンメモリ回路のメモリに順次（Ｓ，Ｔ）座標値のテク
セルデータを格納し、（Ｓ，Ｔ）座標値の入力により、
フレームメモリに書き込むピクセル値の演算に必要な
（Ｓ，Ｔ）座標値及びその周辺座標値のテクセルデータ
を出力するたことを特徴とする。

【００３０】第１４の発明は、第１３のテクスチャーパ
ターンメモリ回路であって、メモリは、第１１のテクス
チャーパターンメモリ回路のメモリを、更に第１２のテ
クスチャーパターンメモリ回路に置き換えることにより
再帰的に構成されることを特徴とする。

【００３１】第１５の発明は、第１３又は１４記載のテ
クスチャーパターンメモリ回路であって、テクセルセレ
クタと書き込み手段を、一つにまとめたことを特徴とす
る。

【００３２】

【作用】第１、２、３、４、及５の発明のテクスチャー
パターンメモリ回路によれば、加算器と減算器の各出力
と前記（Ｓ，Ｔ）座標値のいずれか一方を選択するセレ
クタの出力から指定アドレスを演算するアドレス変換手
段とを有する。これらアドレス変換手段に対応して複数
のメモリが存在して、アドレス変換手段からアドレス指
定を受ける。（Ｓ，Ｔ）座標値から指定アドレスを演算
するアドレス変換手段からは、各メモリに対して同一の
アドレスを指定することになる。基本的には、このアド
レスの各メモリに、フレームメモリに書き込むピクセル
値の演算に必要な（Ｓ，Ｔ）座標値及びその周辺座標値
のテクセルデータが順に格納されていれば、１回のアク
セスでこれらを読み出すことができる。

【００３３】しかし、（Ｓ，Ｔ）座標値によっては、同
一アドレス内に、必要な座標値のテクセルデータがある
とは限らない。加算器及び減算器とセレクタを用いて、
（Ｓ，Ｔ）座標値により、必要なテクセルデータが同一
アドレスに有る場合は、そのまま（Ｓ，Ｔ）座標値をア
ドレス変換手段に入力する。必要なテクセルデータが同
一アドレスに無い場合は、必要なテクセルデータが格納
されるアドレスを指定できる座標値を示すように、加算
器及び減算器で（Ｓ，Ｔ）座標値にある値を加算減算し
て、アドレス変換手段に出力する。こうして、このテク
スチャーパターンメモリ回路からは、必要なテクセルデ
ータを含む複数のテクセルデータを出力できる。

【００３４】また、第３、４及び５の発明においては、
加算器・減算器及びセレクタ、アドレス変換手段あるい
はメモリを減らすことができ、回路を小規模にできる。

【００３５】第６、７、８、９、１０及び１１の発明の
テクスチャーパターンメモリ回路においては、テクセル
セレクタにより、第１の発明のテクスチャーパターンメ
モリ回路から出力された複数のテクセルデータから、フ
レームメモリに書き込むピクセル値の演算に必要なテク
セルデータのみを選択し、出力することができる。

【００３６】また、第７の発明においては、テクセルセ
レクタをピクセル値の演算に必要な（Ｓ，Ｔ）座標の周
辺座標値と該座標値のテクセルデータを同時に出力する
構成とするから、フレームメモリへ書き込むスピードを
向上できる。

【００３７】また、第８、９及び１０の発明において、
テクセルセレクタが、テクセルセレクト信号により、テ
クセルデータバス上にどのテクセルデータを出力するか
を決定する。つまり、同時に全てのテクセルデータを出
力するのではなく、順に一定量のテクセルデータを送信
できるようにする。こうして、高速大量データをやり取
りすれば、テクセルデータバスの信号のビット幅は小さ
くなるので、信号同士のクロストークや付加容量等によ
るノイズを抑えることができる。

【００３８】第１１の発明のテクスチャーパターンメモ
リ回路において、第６の発明のテクスチャーパターンメ
モリ回路に、書き込み手段を追加している。ピクセル値
の演算に必要な（Ｓ，Ｔ）座標値とその周辺座標値のテ
クセルデータを同時に出力する構成とするため、各メモ
リの同一アドレスへ順にテクセルデータを書き込むこと
ができる。テクセルセレクタを備えて、テクスチャーパ
ターンメモリから出力されたテクセルデータから、フレ
ームメモリに書き込むピクセル値の演算に必要なテクセ
ルデータのみを選択することができ、高速アクセスが可
能で非常にメモリ効率が良い。

【００３９】第１２の発明のテクスチャーパターンメモ
リ回路において、メモリに第１１の発明のテクスチャー
パターンメモリ回路を使用しているから、１回のアクセ
スで出力できるテクセルデータが多く、多量のテクセル
データを１度に得ることができる。

【００４０】第１３の発明のテクスチャーパターンメモ
リ回路は、第１１の発明のテクスチャーパターンメモリ
回路からなるメモリと、テクセルセレクタとを有するか
ら、さらに多量のテクセルデータから必要なデータを選
択できる。

【００４１】第１４の発明のテクスチャーパターンメモ
リ回路は、第１１の発明のテクスチャーパターンメモリ
回路の構成要素であるメモリを、更に第１２の発明のテ
クスチャーパターンメモリ回路に置き換えたものである
から、１回のアクセスで、極めて多量のテクセルデータ
を得ることができ、高速アクセスが可能で非常にメモリ
効率が良い。

【００４２】第１５の発明のテクスチャーパターンメモ
リ回路において、第１３及び１４の多段構成のテクセル
セレクタや書き込み手段をひとつにまとめるから、回路
を小規模化できる。

【００４３】

【実施例】図１に本発明のテクスチャーパターンメモリ
回路の原理説明図を示す。このテクスチャーパターンメ
モリ回路１は、同一アドレスを複数のテクセルデータに
割り付けるマルチテクスチャーパターンメモリ２と、該
マルチテクスチャーパターンメモリ２へテクスチャーパ
ターンを書き込むための書き込み手段３と、前記マルチ
テクスチャーパターンメモリ２から出力された複数のテ
クセルデータＬの中から必要な座標のテクセルデータＮ
を選択するテクセルセレクタ４とからなる。

【００４４】このテクスチャーパターンメモリ回路１
は、マルチテクスチャーパターンメモリ２により１回の
アクセスで複数のテクセルデータＬを得ることができ、
テクセルセレクタ４で、その複数のテクセルデータから
必要なテクセルデータＮを選択することにより、メモリ
効率が良く高速にアクセスできる。こうして、フレーム
メモリに書き込むテクセル値の演算に必要なテクセルデ
ータを得ることを可能としている。

【００４５】（第１実施例）図２は、本発明に係るテク
スチャーパターンメモリ回路の第１実施例を示すブロッ
ック図である。このテクスチャーパターンメモリ回路
は、（Ｓ，Ｔ）座標値の入力により（Ｓ，Ｔ），（Ｓ−
１，Ｔ），（Ｓ＋１，Ｔ）座標のテクセルデータＮＡ₁
〜ＮＡ₃を得る回路である。この回路は、図１と同様
に、マルチテクスチャーパターンメモリ２Ａと、書き込
み手段３Ａと、テクセルセレクタ４Ａからなる。

【００４６】マルチテクスチャーパターンメモリ２Ａ
は、加算器５Ａと、減算器６Ａと、セレクタ７Ａ，８Ａ
と、第１〜４アドレス変換手段９Ａ₁〜９Ａ₄と、第１〜
４メモリ１０Ａ₁〜１０Ａ₄とからなる。加算器５ＡはＳ
値に４を加え、その値と元のＳ値とをセレクタ７Ａで選
択し、第１アドレス変換手段９Ａ₁に出力する。また、
減算器６ＡはＳ値から４を減じて、その値と元のＳ値を
セレクタ８Ａで選択し、第４アドレス変換手段９Ａ₄に
入力する。Ｔ値はそのまま第１及び第４アドレス変換手
段９Ａ₁，９Ａ₄に入力する。第２及び第３アドレス変換
手段９Ａ₂，９Ａ_３には、Ｓ値及びＴ値をそのまま入力
する。そして第１〜４アドレス変換手段９Ａ_１〜９Ａ₄
から第１〜４メモリ１０Ａ₁〜１０Ａ₄にアドレスを入力
する。

【００４７】この実施例においては、アドレス変換手段
９Ａ₁ ，９Ａ₄ 内に加算器、減算器及びセレクタを論理
的に組み込んだものを用いてもよい。この方が、部品点
数を減らすことができ、回路を小規模化でき、小型化や
回路の組み立て性を向上できる利点がある。

【００４８】書き込み手段３Ａは、ライトセレクタ１１
Ａと、ライトデータゲート１２Ａとからなる。ライトセ
レクタ１１Ａは、Ｓの下位２ビットにより、書き込むべ
き第１〜４メモリ１０Ａ₁〜１０Ａ₄を選択し、それらに
書き込み信号ＷＥを送信する。ライトデータゲート１２
Ａは、書き込みデータを書き込み動作時にのみ第１〜４
メモリ１０Ａ₁〜１０Ａ₄に書き込みデータを入力する。

【００４９】このライトセレクタ１１Ａは、例えば図３
に示すような回路である。これはＳの下位２ビットが０
０、０１、１０、１１の場合に、それぞれ出力端子から
書き込み信号ＷＥを出力するようになっている。図に示
すように、Ｓの下位２ビットをＢ０、Ｂ１とし、書き込
み信号をＷとすると、この回路構成は、次のようにな
る。００の出力は、Ｂ０，Ｂ１，Ｗを反転入力するＮＡ
ＮＤゲートの出力である。０１の出力は、Ｂ０を非反転
入力しＢ１，Ｗを反転入力するＮＡＮＤゲートの出力で
ある。１０の出力は、Ｂ１を非反転入力しＢ０，Ｗを反
転入力するＮＡＮＤゲートの出力である。１１の出力
は、Ｂ０，Ｂ１を非反転入力し，Ｗを反転入力するＮＡ
ＮＤゲートの出力である。

【００５０】テクセルセレクタ４Ａは、図４に示すよう
に、３つの４入力１出力のセレクタからなる。マルチテ
クスチャーパターンメモリ２Ａから出力される４つのテ
クセルデータＬＡ₁〜ＬＡ₄から（Ｓ，Ｔ），（Ｓ−１，
Ｔ），（Ｓ＋１，Ｔ）座標のテクセルデータＮＡ₁〜Ｎ
Ａ₃を選択するセレクタである。図２のｂは、テクセル
データのビット幅を表している。

【００５１】さて、第１〜４メモリ１０Ａ₁〜１０Ａ₄に
は、４つのテクスチャーパターンが格納される。第１メ
モリ１０Ａ₁には（Ｓ，Ｔ）＝（４ｎ，ｍ）、第２メモ
リ１０Ａ₂には（Ｓ，Ｔ）＝（４ｎ＋１，ｍ）、第３メ
モリ１０Ａ₃には（Ｓ，Ｔ）＝（４ｎ＋２，ｍ）、第４
メモリ１０Ａ₄には（Ｓ，Ｔ）＝（４ｎ＋３，ｍ）の座
標のテクセルデータが格納される（ここでｎ，ｍは整数
である）。

【００５２】格納テクセルデータの詳細を図で表したも
のが図５及び図６である。図５は、各メモリのアドレス
と座標の関係を示す。同図はＳの最大値（Ｓ_maxと表
す）が２５６の場合を示し、第１〜４メモリ１０Ａ₁〜
１０Ａ₄のアドレスに（Ｓ，Ｔ）座標を対応させてテク
セルデータを格納する。Ｔを一定として、第１〜４メモ
リ１０Ａ₁〜１０Ａ₄に、順にＳをＳ_maxまで増加しなが
ら割り付けて行く。従って、第１〜４メモリ１０Ａ₁〜
１０Ａ₄は、Ｓ_max／４までのアドレスをＴ一定のときに
割り振る。例えば、Ｔ＝０の場合、（０，０）のテクセ
ルデータを第１メモリ１０Ａ₁に格納し、（１，０）の
テクセルデータを第２メモリ１０Ａ₂に格納し、以下順
に格納して、（２５５，０）のテクセルデータを第４メ
モリ１０Ａ₄に格納する。同様に、Ｔ＝１の場合も、同
様に格納して行く。

【００５３】図６に、（Ｓ，Ｔ）座標平面と各メモリの
アドレスの関係を示す。横軸にＳ値、縦軸にＴ値を取る
と、図５からそこに第１〜４メモリ１０Ａ₁〜１０Ａ₄の
アドレスは図６のように割り振られることになる。ここ
で、枠内の標記は、（メモリ番号）−（メモリアドレ
ス）を表す。

【００５４】以下、このテクスチャーパターンメモリ回
路の動作を説明する。アドレス変換手段９Ａ₁〜９Ａ₄は
（Ｓ，Ｔ）座標値の入力があるとアドレス値ＡＤを出力
する。ＡＤは以下のような式で表される。 ＡＤ＝Ｔ×Ｓmax＋Ｓup ここで、ＳmaxはＳの最大値（テクスチャープレーンの
大きさで決まる)、ＳupはＳの下位２ビットを強制的に
００とした値である。アドレス変換手段９Ａは一般的な
回路なので、詳しい説明は省略する。また、アドレス変
換手段９ＡはＳmaxの値のとり方によっては、省略する
ことも可能である。

【００５５】（Ｓ，Ｔ）座標値の入力値（ｓ０，ｔ０）
はアドレス変換手段９Ａ₁〜９Ａ₄でメモリ１０Ａ₁〜１
０Ａ₄のアドレスに変換され、第１〜４メモリ１０Ａ₁〜
１０Ａ₄に入力される。Ｓ値の下位２ビットが１１の場
合は、加算器５Ａにより、Ｓ値に４を加えた座標値をア
ドレス変換した結果が、第１メモリ１０Ａ₁に入力され
る。また、Ｓ値の下位２ビットが００の場合は、減算器
６Ａにより、Ｓ値から４を減じた座標値をアドレス変換
した結果が、第４メモリ１０Ａ₄に入力される。これら
の選択はセレクタ７Ａ，８Ａで実現される。

【００５６】こうして設定されるアドレスは、Ｓ値の下
位２ビットが００あるいは１１以外は、第１〜４メモリ
１０Ａ₁〜１０Ａ₄に（Ｓ，Ｔ）座標値の入力値（ｓ０，
ｔ０）に基づいた同一アドレスが指定される。図５に示
すように、同一アドレスの第１〜４メモリ１０Ａ₁〜１
０Ａ₄にはＳ値に１ずつ加算した（Ｓ，Ｔ）座標値が割
り付けてあるので、マルチテクスチャーパターンメモリ
２Ａの４つのメモリ１０Ａ₁〜１０Ａ₄の出力テクセルデ
ータＬＡ₁〜ＬＡ₄は必ず（Ｓ−１，Ｔ）と（Ｓ，Ｔ）と
（Ｓ＋１，Ｔ）の各座標値のテクセルデータを含む。

【００５７】たとえば、（Ｓ，Ｔ）＝（１２，５）とす
ると、各メモリ１０Ａ₁〜１０Ａ₄の出力テクセルデータ
ＬＡ₁〜ＬＡ₄は、 第１メモリ：（Ｓ，Ｔ）＝（１２，５）のテクセルデー
タ 第２メモリ：（Ｓ，Ｔ）＝（１３，５）のテクセルデー
タ 第３メモリ：（Ｓ，Ｔ）＝（１４，５）のテクセルデー
タ 第４メモリ：（Ｓ，Ｔ）＝（１１，５）のテクセルデー
タ となり、（Ｓ−１，Ｔ）＝（１１，５）、（Ｓ，Ｔ）＝
（１２，５）、（Ｓ＋１，Ｔ）＝（１３，５）を含んで
いる。ここで、第４メモリだけ値が不連続なのは、Ｓの
下位２ビットが００なので、第４メモリへのアドレスは
減算器６Ａを通っているためである。

【００５８】他に例をあげると、（Ｓ，Ｔ）＝（１３，
５）とすると、 メモリ１：（Ｓ，Ｔ）＝（１２，５）のテクセルデータ メモリ２：（Ｓ，Ｔ）＝（１３，５）のテクセルデータ メモリ３：（Ｓ，Ｔ）＝（１４，５）のテクセルデータ メモリ４：（Ｓ，Ｔ）＝（１５，５）のテクセルデータ となる。

【００５９】また、（Ｓ，Ｔ）＝（１５，５）とする
と、 メモリ１：（Ｓ，Ｔ）＝（１６，５）のテクセルデータ メモリ２：（Ｓ，Ｔ）＝（１３，５）のテクセルデータ メモリ３：（Ｓ，Ｔ）＝（１４，５）のテクセルデータ メモリ４：（Ｓ，Ｔ）＝（１５，５）のテクセルデータ となる。ここでもメモリ１だけ値が不連続なのは、Ｓの
下位２ビットが１１なので、メモリ１へのアドレスは加
算器５Ａを通っているためである。

【００６０】テクセルセレクタ４Ａは、これらの４つの
テクセルデータＬＡ₁〜ＬＡ₄から（Ｓ−１，Ｔ）、
（Ｓ，Ｔ），（Ｓ＋１，Ｔ）のテクセルデータＮＡ₁〜
ＮＡ₃を選択する。このとき、セレクト信号としてＳ値
の下位２ビットを使用する。

【００６１】本発明において肝要なのは、図２のように
マルチテクスチャーパターンメモリ２Ａを構成すること
により、非常に簡単にテクセルセレクタ４Ａを構成でき
るところにある。すなわち、第１メモリ１０Ａ₁には
（Ｓ，Ｔ）＝（４ｎ，ｍ）、第２メモリ１０Ａ₂には
（Ｓ，Ｔ）＝（４ｎ＋１，ｍ）、第３メモリ１０Ａ₃に
は（Ｓ，Ｔ）＝（４ｎ＋２，ｍ）、第４メモリ１０Ａ₄
には（Ｓ，Ｔ）＝（４ｎ＋３，ｍ）の座標のテクセルデ
ータが格納されている。従って、Ｓ値の下位２ビットに
より、どのメモリに（Ｓ−１，Ｔ）、（Ｓ，Ｔ），（Ｓ
＋１，Ｔ）のテクセルデータがあるか特定できるから、
３つの４入力１出力のセレクタを利用することにより、
所望のテクセルデータを選択できる。

【００６２】また、テクセルセレクタ４Ａや（ビット数
の小さい）加算器５Ａ、減算器６Ａは高速であり、さら
にテクセルデータＮＡを得るに当たり１回のメモリアク
セスしか必要としないので、高速にテクスチャーパター
ンを得ることに成功している。さらに、複数メモリ法と
異なり、同じ内容のメモリを複数使用しないのでメモリ
数が少ない点も優れている。

【００６３】次に、メモリへの書き込みはライトセレク
タ１１Ａとメモリ１０Ａ₁ 〜１０Ａ₄ への書き込み信号
ＷＥを用いておこなうことができる。（Ｓ，Ｔ）座標値
を入力することにより各メモリ１０Ａ₁〜１０Ａ₄にアド
レスを指定し、書き込みデータをライトデータゲート１
４を通してメモリ１０Ａ₁〜１０Ａ₄へ入力する。この状
態で、４つのメモリの内のどれかが目的とする（ｓ０，
ｔ０）を指すので、ライトセレクタ１１Ａによりそのメ
モリだけを選択し、ＷＥ信号を入力すればよい。ここ
で、ライトデータゲート１２Ａは書き込時以外はディス
イネーブル（出力ハイインピーダンス）になるので、読
みだし時には影響しない。

【００６４】（第２実施例）図７は、本発明に係るテク
スチャーパターンメモリ回路の第２実施例を示すブロッ
ク図を示す。このテクスチャーパターンメモリ回路は、
Ｓ，Ｔ値の入力により（Ｓ，Ｔ），（Ｓ−１，Ｔ），
（Ｓ＋１，Ｔ），（Ｓ，Ｔ−１），（Ｓ−１，Ｔ−
１），（Ｓ＋１，Ｔ−１），（Ｓ，Ｔ＋１），（Ｓ−
１，Ｔ＋１），（Ｓ＋１，Ｔ＋１）座標のテクセルデー
タＮＢ₁〜ＮＢ₉を得る回路である。この回路は、図１と
同様に、マルチテクスチャーパターンメモリ２Ｂと、書
き込み手段３Ａと、テクセルセレクタ４Ｂからなる。

【００６５】マルチテクスチャーパターンメモリ２Ｂは
加算器５Ｂと、減算器６Ｂと、セレクタ７Ｂ，８Ｂと、
４つの第１実施例のテクスチャーパターンメモリ回路１
Ａ₁〜１Ａ₄とからなる。加算器５ＢはＴ値に４を加え、
その値と元のＴ値とをセレクタ７Ｂで選択し、第１テク
スチャーパターンメモリ回路１Ａ₁に出力する。また、
減算器６ＢはＴ値から４を減じて、その値と元のＴ値を
セレクタ８Ｂで選択し、第４テクスチャーパターンメモ
リ回路１Ａ₄に出力する。Ｓ値はそのまま第１及び第４
テクスチャーパターンメモリ回路１Ａ₁，１Ａ₄に入力す
る。第２及び第３テクスチャーパターンメモリ回路１Ａ
₂，１Ａ₃には、Ｓ値及びＴ値をそのまま入力する。

【００６６】書き込み手段３Ａの構成は、図２の第１実
施例と同じなので、説明は省略する。また、テクセルセ
レクタ４Ｂは、図８に示すように、３つの４入力１出力
のセレクタを利用した構成である。

【００６７】さて、第１テクスチャーパターンメモリ回
路１Ａ₁には（Ｓ，Ｔ）＝（ｎ，４ｍ）座標のテクセル
データが格納され、第２テクスチャーパターンメモリ回
路１Ａ₂には（Ｓ，Ｔ）＝（ｎ，４ｍ＋１）座標のテク
セルデータが格納され、第３テクスチャーパターンメモ
リ回路１Ａ₃には（Ｓ，Ｔ）＝（ｎ，４ｍ＋２）座標の
テクセルデータが格納され、第４テクスチャーパターン
メモリ回路１Ａ₄には（Ｓ，Ｔ）＝（ｎ，４ｍ＋３）座
標のテクセルデータが格納される。

【００６８】格納テクセルデータの詳細を図で表したも
のが図９〜図１３である。図９〜図１２は、各テクスチ
ャーパターンメモリ回路１Ａ₁〜１Ａ₄にある４つのメモ
リのアドレスと座標の関係を示す。Ｔ値をテクスチャー
パターンメモリ回路１Ａ₁〜１Ａ₄に順に割り振る。即
ち、第１テクスチャーパターンメモリ回路１Ａ₁にＴ＝
１、第２テクスチャーパターンメモリ回路１Ａ₂にＴ＝
２，第３テクスチャーパターンメモリ回路１Ａ₃にＴ＝
３，第４テクスチャーパターンメモリ回路にＴ＝４、更
に第１テクスチャーパターンメモリ回路１Ａ₁にＴ＝５
という具合に順に割り振る。各テクスチャーパターンメ
モリ回路１Ａ₁〜１Ａ₄におけるメモリのアドレスと座標
の関係は、第１実施例において説明した通りである。図
１３は（Ｓ，Ｔ）座標平面とメモリの関係を表した図で
ある。枠内の標記は、（テクスチャーパターンメモリ回
路の番号）−（メモリの番号）−（メモリアドレス）を
示す。

【００６９】以下、このテクスチャーパターンメモリ回
路の動作を説明する。Ｔ値の下位２ビットが１１の場合
は、加算器５ＢでＴ値に４加えた座標値をセレクタ７Ｂ
により第１テクスチャーパターンメモリ回路１Ａ₁に入
力する。また、Ｔ値の下位２ビットが００の場合は、減
算器６ＢでＴ値から４減じた座標値をセレクタ８Ｂによ
り第４テクスチャーパターンメモリ回路１Ａ₄に入力す
る。このようにすると第１実施例と同様の理由から、１
２個のテクセルデータＬＢのなかには必ず（Ｓ，Ｔ），
（Ｓ−１，Ｔ），（Ｓ＋１，Ｔ），（Ｓ，Ｔ−１），
（Ｓ−１，Ｔ−１），（Ｓ＋１，Ｔ−１），（Ｓ，Ｔ＋
１），（Ｓ−１，Ｔ＋１），（Ｓ＋１，Ｔ＋１）座標値
のテクセルデータＮＢが含まれるようになる。

【００７０】テクセルセレクタ４Ｂは、１２個のテクセ
ルデータＬＢから（Ｓ，Ｔ），（Ｓ−１，Ｔ），（Ｓ＋
１，Ｔ），（Ｓ，Ｔ−１），（Ｓ−１，Ｔ−１），（Ｓ
＋１，Ｔ−１），（Ｓ，Ｔ＋１），（Ｓ−１，Ｔ＋
１），（Ｓ＋１，Ｔ＋１）座標のテクセルデータＮＢ₁
〜ＮＢ₉ を、Ｔ値の下位２ビットから選択する。

【００７１】こうして、（Ｓ，Ｔ）のテクセルデータと
当該テクセルの接する近傍のテクセルデータ８つとの合
計９つのテクセルデータを、１回のアクセスで得ること
ができ、且つメモリを重複して使用することがないの
で、高速アクセスが可能で非常にメモリ効率が良い。

【００７２】また、図５の第２実施例では書き込み手段
３Ａ及びテクセルセレクタ４Ｂが、テクスチャーパター
ンメモリ回路１Ａ₁〜１Ａ₄の書き込み手段３Ａ及びテク
セルセレクタと２段構成となっているので、これらをそ
れぞれ１つにまとめることにより、回路を小規模化、簡
略化するとともに、さらに高速化が可能となる。

【００７３】（第３実施例）図１の第１実施例では、テ
クスチャーパターンメモリ回路２Ａに４つのメモリ１０
Ａ₁〜１０Ａ₄を使用している。この様になっているのは
それぞれのメモリ１０Ａ₁〜１０Ａ₄への入力アドレスを
別々に指示できるようにするためである。ここで、第２
メモリ１０Ａ₂と第３メモリ１０Ａ₃に注目すると入力ア
ドレスは全く同じであることに気づく。つまり、第２メ
モリ１０Ａ₂と第３メモリ１０Ａ₃はデータ出力幅が２テ
クセルデータ分の１つのメモリにできることになる。こ
のような考えで、マルチテクスチャーパターンメモリ２
Ａのメモリのブロックを減らしたものを、第３実施例と
して以下に示す。

【００７４】図１４は、本発明に係るテクスチャーパタ
ーンメモリ回路の第３実施例を示すブロック図である。
このテクスチャーパターンメモリ回路１Ｄは、Ｓ，Ｔ値
の入力により（Ｓ，Ｔ），（Ｓ−１，Ｔ），（Ｓ＋１，
Ｔ），（Ｓ，Ｔ−１），（Ｓ−１，Ｔ−１），（Ｓ＋
１，Ｔ−１），（Ｓ，Ｔ＋１），（Ｓ−１，Ｔ＋１），
（Ｓ＋１，Ｔ＋１）座標のテクセルデータＮＢを得る回
路である。この回路は、基本的には第２実施例とほぼ同
じ構成であるので、対応する部分に同一符号を付し、詳
しい説明は省略する。

【００７５】このテクスチャーパターンメモリ回路１Ｄ
は、メモリに図１５に示すテクスチャーパターンメモリ
回路１Ｃを用いたところに特長がある。このテクスチャ
ーパターンメモリ回路１Ｃは、基本的には第１実施例と
ほぼ同じ構成であるので、対応する部分に同一符号を付
し、詳しい説明は省略する。第１及び第３メモリ１０Ｃ
₁，１０Ｃ₃は、第１実施例に用いた第１及び第４メモリ
１０Ａ₁，１０Ａ₄と同一のメモリである。これらメモリ
にアドレスを出力する第１及び第３アドレス変換手段９
Ｃ₁，９Ｃ₃ は、第１実施例の第１及び第４アドレス変
換手段９Ａ₁，９Ａ₄ と同じものである。第２メモリ１
０Ｃ₂は、前記メモリと異なり、ビット幅が２倍になっ
ており、メモリ１つで第１実施例の第２及び第３メモリ
１０Ａ₂，１０Ａ₃を合わせた機能を有する。これによ
り、メモリブロックを４つから３つに減らしている。こ
のため、第２メモリ１０Ｃ₂にアドレスを出力する第２
アドレス変換手段９Ｃ₂ も第１実施例の第２及び第３ア
ドレス変換手段９Ａ₂，９Ａ₃を合わせた機能を有する。
その他の構成は第１実施例と変わりない。

【００７６】図１４の第１及び第３テクスチャーパター
ンメモリ回路１Ｃ₁，１Ｃ₃は、図１５のテクスチャーパ
ターンメモリ回路１Ｃと同じものである。第２テクスチ
ャーパターンメモリ回路１Ｃ₂は図１５のテクスチャー
パターンメモリ回路１Ｃのテクセルデータのビット幅を
２倍にしたものである。従って、第２テクスチャーパタ
ーンメモリ回路１Ｃ₂のメモリは、図１５のテクスチャ
ーパターンメモリ回路１Ｃの各メモリのビット数を２倍
にしたものである。従って、第２実施例と比較すると、
マルチテクスチャーパターンメモリとしてのテクスチャ
ーパターンメモリ回路を４つから３つに減らし、メモリ
全体では１６ブロック必要であったものを９ブロックま
で減らしている。

【００７７】第３実施例での格納テクセルデータの詳細
を図で表したものが図１６〜１９である。図１６〜図１
８はメモリアドレスと座標の関係を示し、図１９は
（Ｓ，Ｔ）座標平面とメモリの関係を表した図である。
図９〜１３に示す第２実施例の格納テクセルデータに比
較して、ビット幅が変わったためメモリに格納されるテ
クセルデータの位置が変わっているが、全体の構成に変
わりはない。従って、マルチテクスチャーパターンメモ
リ２Ｄの出力は、第２実施例のマルチテクスチャーパタ
ーンメモリ２Ｂと全く変わりないので、テクセルセレク
タ４Ｂは第２実施例と同じものとなる。

【００７８】以下に、マルチテクスチャーパターンメモ
リのメモリブロックの容量をａ、データビット幅をｂと
して、それぞれの必要メモリブロック数を示す。 容量ａ，ビット幅ｂ：４メモリブロック 容量２ａ，ビット幅２ｂ：２メモリブロック 容量４ａ，ビット幅４ｂ：１メモリブロック こうして、容量の大きいメモリブロックを用いて、メモ
リブロック数を減らすことができる。例えば、容量ａ、
データビット幅ｂのメモリＭ₁と容量２ａ、データビッ
ト幅２ｂのメモリＭ₂が存在したとしよう。このとき、
第２実施例のマルチテクスチャーパターンメモリ２Ｂで
はメモリＭ₁を１６個必要とするが、第３実施例ではメ
モリＭ₁を４つとメモリＭ₂を５つで実現できる。

【００７９】こうして、第３実施例のテクスチャーパタ
ーンメモリ回路を使うことにより、アドレス変換手段や
アドレス変換手段を減らし、マルチテクスチャーパター
ンメモリを小さな回路規模で、実現することが可能とな
り、小型化や組み立て性の向上が図れる。

【００８０】（実施例４）図２の第１実施例では、テク
セルセレクタ４Ａを使用することにより３つのテクセル
データＮＡの出力を得ている。いま、１つのテクセルデ
ータのビット幅を仮に２４ビットとすると、テクセルセ
レクタ４Ａの出力は７２ビットにもなってしまう。この
２４ビットという値はテクセルデータとしては一般的な
数値であり、テクセルセレクタ２Ａの出力が７２ビット
もの幅になる可能性は大きい。実際に回路を製作する場
合、高速データ信号を７２ビット分配線することが難し
い場合がある。同じ速度で動作する信号線が近くに何本
もある場合、その信号同士のクロストークや付加容量が
問題になるからである。このような場合、ビット幅を小
さくし、出力をバス化することにより高速大量データの
やりとりをする方法がある。これにより、ビット幅を小
さくすれば、前記のような高速回路設計の問題は少なく
なる。

【００８１】以下に示す第４実施例では、テクセルセレ
クタをデータバッファとゲート信号発生回路により構成
し、テクセルデータ出力部をバス化することを実現して
いる。図２０に本発明に係るテクスチャーパターンメモ
リ回路の第４実施例のブロック図を示す。このテクスチ
ャーパターンメモリ回路１Ｅは、基本的には第１実施例
とほぼ同じ構成であるので、対応する部分に同一符号を
付し、詳しい説明は省略する。第１実施例ではテクセル
データ出力ＮＡがビット幅３ｂあるのに対し、第４実施
例はビット幅ｂのテクセルデータバス出力ＮＤになって
いることに特徴があり、テクセルセレクタ４Ｅは４つの
データバッファであるテクセルデータ選択ゲート１５と
ゲート信号発生手段１６により構成される。

【００８２】ゲート信号発生手段１６は、テクセルデー
タバス上にどのテクセルデータを出力するか決定するテ
クセルセレクト信号１８と、Ｓ値の下位２ビットを入力
とし、４つのテクセルデータ選択ゲート１５の内、どの
ゲートをオープンするかを決定するゲート信号Ｇ１〜Ｇ
４を出力する。また、アウトプットイネーブル（ＯＥ）
信号１７が偽値で入力された場合には、すべてのゲート
信号を偽値とし、テクセルデータバスをハイインピーダ
ンスとするようにしている。テクセルデータ選択ゲート
１５はゲート信号が真値の時、テクセルデータをテクセ
ルデータバスへ流すようにしている。

【００８３】ゲート信号発生手段の回路の一例を図２１
に示す。テクセルセレクト信号の２ビットをＴＢ０，Ｔ
Ｂ１とし、Ｓ値の下位２ビットをＳＢ０，ＳＢ１とする
と、回路構成は以下のようになる。

【００８４】ＴＢ１，ＴＢ０，ＳＢ１を反転入力し、Ｓ
Ｂ０を非反転入力するＮＡＮＤゲートと、ＴＢ０を非反
転入力し、ＴＢ１，ＳＢ１，ＳＢ０を反転入力するＮＡ
ＮＤゲートと、ＴＢ０を反転入力し、ＴＢ１，ＳＢ１，
ＳＢ０を非反転入力するＮＡＮＤゲートとを有し、これ
らＮＡＮＤゲートの出力を反転入力するＮＯＲゲートの
出力をＧ１とする。

【００８５】ＴＢ１，ＴＢ０，ＳＢ０を反転入力し、Ｓ
Ｂ１を非反転入力するＮＡＮＤゲートと、ＴＢ１，ＳＢ
１を反転入力し、ＴＢ０，ＳＢ０を非反転入力するＮＡ
ＮＤゲートと、ＴＢ１を反転入力し、ＴＢ０，ＳＢ１，
ＳＢ０を非反転入力するＮＡＮＤゲートとを有し、これ
らＮＡＮＤゲートの出力を反転入力するＮＯＲゲートの
出力をＧ２とする。

【００８６】ＴＢ１，ＴＢ０を反転入力し、ＳＢ１，Ｓ
Ｂ０を非反転入力するＮＡＮＤゲートと、ＴＢ０，ＳＢ
１を非反転入力し、ＴＢ１，ＳＢ０を反転入力するＮＡ
ＮＤゲートと、ＴＢ０，ＳＢ１を反転入力し、ＴＢ１，
ＳＢ０を非反転入力するＮＡＮＤゲートとを有し、これ
らＮＡＮＤゲートの出力を反転入力するＮＯＲゲートの
出力をＧ３とする。

【００８７】ＴＢ１，ＴＢ０，ＳＢ１，ＳＢ０を反転入
力するＮＡＮＤゲートと、ＴＢ１を反転入力し、ＴＢ
０，ＳＢ１，ＳＢ０を非反転入力するＮＡＮＤゲート
と、ＴＢ１，ＳＢ１を非反転入力し、ＴＢ０，ＳＢ０を
反転入力するＮＡＮＤゲートとを有し、これらＮＡＮＤ
ゲートの出力を反転入力するＮＯＲゲートの出力をＧ４
とする。

【００８８】このような構成のテクセルセレクタ４Ｅに
おいて、マルチテクスチャーパターンメモリ１０Ａ₁ 〜
１０Ａ₄ からの出力は次のように選択的に出力される。
テクセルセレクト信号１８は２ビットで構成されてお
り、この値によりテクセルデータバス上に現れるデータ
は ００のとき：（Ｓ−１，Ｔ） ０１のとき：（Ｓ，Ｔ） １０のとき：（Ｓ＋１，Ｔ） １１のとき：不定 となる。ここで、数値はビットで記してある。

【００８９】第４実施例では、テクセルデータバスへの
出力の切替にデータバッファであるテクセルデータ選択
ゲート１５を使用したが、実際に用いるのＲＡＭ（ラン
ダムアクセス メモリ）はこの機能に相当するＯＥ信号
入力を備えているので、マルチテクスチャーパターンメ
モリ上でデータ切替をすることもできる。この方法を使
った場合のテクスチャーパターンメモリ回路のブロック
図を図２２に示す。図２１のように、テクセルデータ選
択ゲート１５を介さず、直接にメモリ１０ＡＥ₁〜１０
ＡＥ₄のＯＥ信号入力にゲート信号発生手段１６からゲ
ート信号を入力する。

【００９０】第４実施例は、従来技術の複数アクセス法
と同じような結果のデータ列を発生する。しかし、バッ
ファによって切替える方式は、複数アクセス法の様にア
ドレスを演算し直す方式に較べ、アドレス演算の時間が
必要ない分、有意に高速である。さらに、複数アクセス
法のテクセルデータ出力順は回路により特定の順番にな
ってしまうが、第４実施例はテクセルセレクト信号によ
り選択的に複数のテクセルをアクセスできるという利点
がある。

【００９１】またテクセルセレクタ４Ａの出力をバス化
して、出力のビット幅を小さくすることが可能となり、
その信号同士のクロストークや付加容量を抑えることが
できる。従って、高速大量データのやりとりをしても、
回路のノイズを軽減することができる。

【００９２】（第５実施例）図２３に本発明に係るテク
スチャーパターンメモリ回路の第５実施例のブロック図
を示す。このテクスチャーパターンメモリ回路１Ｈは、
第４実施例のテクセルデータバス化操作を第２実施例に
対して行なったものである。第２実施例に対応する部分
には同一符号を付して、説明を省略する。

【００９３】マルチテクスチャーパターンメモリ２Ｈの
テクスチャーパターンメモリ回路１Ｅ₁〜１Ｅ₄は、第４
実施例のテクスチャーパターンメモリ回路である。テク
スチャーパターンメモリ１Ｅ₁〜１Ｅ₄には、４ビットで
構成されるテクセルセレクト信号１８の下位２ビットが
入力される。また、テクスチャーパターンメモリ回路１
Ｅ₁〜１Ｅ₄のＯＥ信号として、ゲート信号発生手段１６
のゲート信号Ｇ１〜Ｇ２が入力される。

【００９４】ゲート信号発生手段１６は、第４実施例と
同じものであり、テクセルセレクト信号１８Ｆの上位２
ビットがセレクト信号として入力される。テクセルセレ
クト信号１８Ｆによるテクセルデータバスの出力は、 ００００のとき：（Ｓ−１，Ｔ−１） ０００１のとき：（Ｓ，Ｔ−１） ００１０のとき：（Ｓ＋１，Ｔ−１） ０１００のとき：（Ｓ−１，Ｔ） ０１０１のとき：（Ｓ，Ｔ） ０１１０のとき：（Ｓ＋１，Ｔ） １０００のとき：（Ｓ−１，Ｔ＋１） １００１のとき：（Ｓ，Ｔ＋１） １０１０のとき：（Ｓ＋１，Ｔ＋１） となる。また、記述されていないセレクト信号の場合は
出力不定となる。

【００９５】こうして、第４実施例と同様に、出力をバ
ス化することが可能になり、回路のノイズを軽減するこ
とができる。

【００９６】また、第５実施例の図２３ではゲート信号
発生回路が第４実施例のものと第５実施例のものと２段
構成になっているので、これを１つにまとめることによ
り、さらに高速化が可能となる。

【００９７】以上、本発明の実施例について述べたが、
本発明の構成はこれらに限られるものではない。実施例
において、マルチテクスチャーパターンメモリのメモリ
をテクスチャーパターンメモリ回路に置き換え２段構成
にしたものが記載されているが、更にメモリをテクスチ
ャーパターンメモリ回路に置き換え、また更にメモリを
テクスチャーパターンメモリ回路に置き換えて多段構成
とすることができる。こうすることにより、１回のアク
セスで非常に多数のテクセルデータを出力することがで
き、ピクセル値の演算に非常に多数のテクセルデータを
必要とする場合には有効で、メモリの効率化と高速化を
図ることができる。当然、書き込み手段及びテクセルセ
レクタも多段構成となるため、これらをひとつにまとめ
て回路の小規模化、簡略化を行うとともに、高速化を図
る。

【００９８】

【発明の効果】本発明のテクスチャーパターンメモリ回
路によれば、（Ｓ，Ｔ）座標値の入力による１回のアク
セスにより、各メモリからフレームメモリに書き込むピ
クセル値の演算に必要な（Ｓ，Ｔ）座標の周辺座標値と
該座標値のテクセルデータとを出力することができるか
ら、高速アクセスが可能で、且つメモリに同じテクセル
データを重複して格納することがないから、非常にメモ
リ効率が良い。

【００９９】また、第３、４及び５の発明においては、
加算器及び減算器、アドレス変換手段あるいはメモリを
減らすことができ、回路を小規模でき、小型化、組み立
て性の向上、コストダウンを図ることができる。

【０１００】また、第７の発明においては、テクセルセ
レクタをピクセル値の演算に必要な（Ｓ，Ｔ）座標の周
辺座標値と該座標値のテクセルデータを同時に出力する
構成とするから、フレームメモリへ書き込むスピードを
向上できる。

【０１０１】また、第８、９、及び１０の発明におい
て、テクセルセレクタが、テクセルセレクト信号によ
り、テクセルデータバス上にどのテクセルデータを出力
するかを決定するから、テクセルデータバスのビット幅
を制限することができ、高速大量データをやり取りして
も、信号同士のクロストークや付加容量等によるノイズ
を抑えることができる。

【０１０２】第１１、１２、１３、１４及び１５の発明
において、ライトセレクタとライトデータゲートからな
る書き込み手段を備えているから、各メモリの同一アド
レスへ順にテクセルデータを書き込むことができる。

【０１０３】第１２及び１３の発明において、メモリに
第１１の発明のテクスチャーパターンメモリ回路を使用
して２段構成としているから、１回のアクセスで出力で
きるテクセルデータが多く、多量のテクセルデータを１
度に得ることができ、高速アクセスが可能で非常にメモ
リ効率が良い。

【０１０４】第１４の発明において、第１１の発明のテ
クスチャーパターンメモリ回路のメモリを更に第１２の
テクスチャパターンメモリ回路に置き換えることにより
多段構成としているから、１回のアクセスで、極めて多
量のテクセルデータを得ることができ、高速アクセスが
可能で非常にメモリ効率が良い。

【０１０５】第１５の発明のテクスチャーパターンメモ
リ回路において、第１３及び１４の発明の多段構成のテ
クセルセレクタや書き込み手段をひとつにまとめるか
ら、回路を小規模化し、小型化、組み立て性の向上を図
ることができる。

【図面の簡単な説明】

【図１】本発明に係るテクスチャーパターンメモリ回路
の原理説明図である。

【図２】本発明に係るテクスチャーパターンメモリ回路
の第１実施例を示すブロック図である。

【図３】第１実施例の書き込み手段のライトセレクタを
示す論理回路図である。

【図４】第１実施例のテクセルテクセルセレクタを示す
ブロック図である。

【図５】第１実施例のマルチテクスチャーパターンメモ
リにおけるメモリのアドレスと（Ｓ，Ｔ）座標の関係を
示す説明図である。

【図６】第１実施例のマルチテクスチャーパターンメモ
リにおけるメモリのアドレスと（Ｓ，Ｔ）座標平面の関
係を示す説明図である。

【図７】本発明に係るテクスチャーパターンメモリ回路
の第２実施例を示すブロック図である。

【図８】第２実施例のテクセルセレクタを示すブロック
図である。

【図９】第２実施例の第１テクスチャーパターンメモリ
回路におけるメモリのアドレスと（Ｓ，Ｔ）座標の関係
を示す説明図である。

【図１０】第２実施例の第２テクスチャーパターンメモ
リ回路におけるメモリのアドレスと（Ｓ，Ｔ）座標の関
係を示す説明図である。

【図１１】第２実施例の第３テクスチャーパターンメモ
リ回路におけるメモリのアドレスと（Ｓ，Ｔ）座標の関
係を示す説明図である。

【図１２】第２実施例の第４テクスチャーパターンメモ
リ回路におけるメモリのアドレスと（Ｓ，Ｔ）座標の関
係を示す説明図である。

【図１３】第２実施例のマルチテクスチャーパターンメ
モリにおけるメモリのアドレスと（Ｓ，Ｔ）座標平面の
関係を示す説明図である。

【図１４】本発明に係るテクスチャーパターンメモリ回
路の第３実施例を示すブロック図である。

【図１５】第３実施例のマルチテクスチャーパターンメ
モリに用いているテクスチャーパターンメモリ回路を示
すブロック図である。

【図１６】第３実施例のマルチテクスチャーパターンメ
モリに用いている第１テクスチャーパターンメモリ回路
におけるメモリのアドレスと（Ｓ，Ｔ）座標の関係を示
す説明図である。

【図１７】第３実施例のマルチテクスチャーパターンメ
モリに用いている第２テクスチャーパターンメモリ回路
におけるメモリのアドレスと（Ｓ，Ｔ）座標の関係を示
す説明図である。

【図１８】第３実施例のマルチテクスチャーパターンメ
モリに用いている第３テクスチャーパターンメモリ回路
におけるメモリのアドレスと（Ｓ，Ｔ）座標の関係を示
す説明図である。

【図１９】第３実施例のマルチテクスチャーパターンメ
モリに用いているテクスチャーパターンメモリ回路のメ
モリのアドレスと（Ｓ，Ｔ）座標平面の関係を示す説明
図である。

【図２０】本発明に係るテクスチャーパターンメモリ回
路の第４実施例を示すブロック図である。

【図２１】第４実施例のテクセルセレクタに用いるゲー
ト信号発生手段の論理回路図である。

【図２２】ＯＥ信号入力付のメモリを用いた第４実施例
のテクスチャーパターンメモリ回路を示すブロック図で
ある。

【図２３】本発明に係るテクスチャーパターンメモリ回
路の第５実施例を示すブロック図である。

【図２４】従来のテクスチャーマッピングの説明図であ
る。

【図２５】従来のテクスチャーマッピング装置の一例を
示すブロック図である。

【図２６】書き込み演算のためのテクセルデータ読み出
しの説明図である。

【図２７】複数アクセス法のテクスチャーパターンメモ
リ回路のブロック図である。

【図２８】複数メモリ法のテクスチャーパターンメモリ
回路のブロック図である。

【図２９】複数アクセス・複数メモリ法のテクスチャー
パターンメモリ回路のブロック図である。

【符号の説明】

１Ａ テクスチャーパターンメモリ回路 ２Ａ マルチテクスチャーパターンメモリ ３Ａ 書き込み手段 ４Ａ テクセルセレクタ ５Ａ 加算器 ６Ａ 減算器 ７Ａ，８Ａ セレクタ ９Ａ₁〜９Ａ₄ アドレス変換手段 １０Ａ₁〜１０Ａ₄ メモリ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−291767（ＪＰ，Ａ) 特開 平１−291387（ＪＰ，Ａ) 特開 平３−278146（ＪＰ，Ａ) 特開 昭64−76363（ＪＰ，Ａ) 特開 昭61−80435（ＪＰ，Ａ) 特開 昭64−76496（ＪＰ，Ａ) 特開 昭64−88655（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 15/00 G06F 12/00 580 G06F 12/06 521 G06T 1/60 G06T 11/00

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 指定アドレスに対してそれぞれテクセル
   データを読み出し又は書き込む（第１の所定値）個のメ
   モリと、 テクスチャーパターンの（Ｓ，Ｔ）座標値において、整
   数からなるＳ値又はＴ値のいずれか一方に対し、前記第
   １の所定値を加算する加算器と前記第１の所定値を減算
   する減算器と、 前記加算器の出力と加算前の元のＳ値又はＴ値とのいず
   れか一方を選択する第１のセレクタと、前記減算器の出
   力と減算前の元のＳ値又はＴ値とのいずれか一方を選択
   する第２のセレクタと、 前記第１のセレクタ出力と前記（Ｓ，Ｔ）座標値から前
   記メモリに入力される指定アドレスを演算する前記（第
   １の所定値）個のアドレス変換手段と、 を備え、 前記アドレス変換手段は、前記第１のセレクタ出力と前
   記加算器に入力されなかった方のＳ値又はＴ値とから一
   つのメモリに指定する前記指定アドレスを演算する第１
   のアドレス変換手段と、前記第２のセレクタ出力と前記
   減算器に入力されなかった方のＳ値又はＴ値とから他の
   一つのメモリに指定する前記指定アドレスを演算する第
   ２のアドレス変換手段と、前記（Ｓ，Ｔ）座標値から残
   りのメモリに指定する前記指定アドレスを演算する第３
   のアドレス変換手段とからなり、 （Ｓ，Ｔ）座標値が入力されると、該（Ｓ，Ｔ）座標値
   が第１のアドレス変換手段から指定アドレスを指定され
   ているメモリに格納されている場合は、第１のセレクタ
   がＳ値又はＴ値を選択し、第２のセレクタが前記減算器
   の出力を選択し、（Ｓ，Ｔ）座標値が第２のアドレス変
   換手段から指定アドレスを指定されているメモリに格納
   されている場合は、第１のセレクタが前記加算器の出力
   を選択し、第２のセレクタがＳ値又はＴ値を選択し、
   （Ｓ，Ｔ）座標値が第３のアドレス変換手段から指定ア
   ドレスを指定されているメモリに格納されている場合
   は、第１及び第２のセレクタがＳ値又はＴ値を選択し、 フレームメモリに書き込むピクセル値の演算に必要な
   （Ｓ，Ｔ）座標値及びその周辺座標値を含むテクセルデ
   ータを前記（第１の所定値）個だけ出力することを特徴
   とするテクスチャーパターンメモリ回路。
2. 【請求項２】 アドレス変換手段内に加算器、減算器及
   びセレクタを論理的に組み込んだことを特徴とする請求
   項１記載のテクスチャーパターンメモリ回路。
3. 【請求項３】 （Ｓ，Ｔ）座標値から指定アドレスを演
   算するアドレス変換手段のうち同一の演算処理を行うも
   のを、一つにまとめたことを特徴とする請求項１記載の
   テクスチャーパターンメモリ回路。
4. 【請求項４】 （Ｓ，Ｔ）座標値から指定アドレスを演
   算するアドレス変換手段から、同一の指定アドレスが入
   力されるメモリを、一つにまとめたことを特徴とする請
   求項１記載のテクスチャーパターンメモリ回路。
5. 【請求項５】 指定アドレスに対してそれぞれテクセル
   データを読み出し又は書き込む（第１の所定値）個のメ
   モリと、 テクスチャーパターンの（Ｓ，Ｔ）座標値において、整
   数からなるＳ値又はＴ値のいずれか一方に対し、前記第
   １の所定値を加算する加算器と前記第１の所定値を減算
   する減算器と、 前記加算器の出力と加算前の元のＳ値又はＴ値とのいず
   れか一方を選択する第１のセレクタと、前記減算器の出
   力と減算前の元のＳ値又はＴ値とのいずれか一方を選択
   する第２のセレクタと、 前記第１のセレクタ出力と前記（Ｓ，Ｔ）座標値から前
   記メモリに入力される指定アドレスを演算する前記（第
   １の所定値）個のアドレス変換手段と、 （Ｓ，Ｔ）座標値の入力により、前記メモリから出力さ
   れる前記（第１の所定値）個のテクセルデータから、
   （Ｓ，Ｔ）座標値及びその周辺座標値のテクセルデータ
   を選択し出力するテクセルセレクタと、 を備え、 前記アドレス変換手段は、前記第１のセレクタ出力と前
   記加算器に入力されなかった方のＳ値又はＴ値とから一
   つのメモリに指定する前記指定アドレスを演算する第１
   のアドレス変換手段と、前記第２のセレクタ出力と前記
   減算器に入力されなかった方のＳ値又はＴ値とから他の
   一つのメモリに指定する前記指定アドレスを演算する第
   ２のアドレス変換手段と、前記（Ｓ，Ｔ）座標値から残
   りのメモリに指定する前記指定アドレスを演算する第３
   のアドレス変換手段とからなり、 （Ｓ，Ｔ）座標値が入力されると、該（Ｓ，Ｔ）座標値
   が第１のアドレス変換手段から指定アドレスを指定され
   ているメモリに格納されている場合は、第１のセレクタ
   がＳ値又はＴ値を選択し、第２のセレクタが前記減算器
   の出力を選択し、（Ｓ，Ｔ）座標値が第２のアドレス変
   換手段から指定アドレスを指定されているメモリに格納
   されている場合は、第１のセレクタが前記加算器の出力
   を選択し、第２のセレクタがＳ値又はＴ値を選択し、
   （Ｓ，Ｔ）座標値が第３のアドレス変換手段から指定ア
   ドレスを指定されているメモリに格納されている場合
   は、第１及び第２のセレクタがＳ値又はＴ値を選択し、 フレームメモリに書き込むピクセル値の演算に必要な
   （Ｓ，Ｔ）座標値及びその周辺座標値のテクセルデータ
   を出力することを特徴とするテクスチャーパターンメモ
   リ回路。
6. 【請求項６】 テクセルセレクタは、前記第１の所定値
   と同数の入力と１出力のセレクタを複数用いて構成さ
   れ、選択したテクセルデータを同時に出力することを特
   徴とする請求項５記載のテクスチャーパターンメモリ回
   路。
7. 【請求項７】 テクセルセレクタは、入力された（Ｓ，
   Ｔ）座標値とテクセルセレクト信号の入力により、前記
   メモリの出力である複数のテクセルデータから、必要な
   テクセルデータを選択し、テクセルセレクト信号の入力
   によりテクセルバスに選択的に出力することを特徴とす
   る請求項５記載のテクスチャーパターンメモリ回路。
8. 【請求項８】 テクセルセレクタは、 （Ｓ，Ｔ）座標値と、テクセルバス上にどのテクセルデ
   ータを出力するか決定するテクセルセレクト信号との入
   力からゲート信号を発生するゲート信号発生手段と、 該ゲート信号により、複数のテクセルデータのうち１つ
   のテクセルデータを、１テクセルデータ幅のテクセルバ
   スに出力する複数のテクセルデータ選択ゲートと、 を備えたことを特徴とする請求項５記載のテクスチャー
   パターンメモリ回路。
9. 【請求項９】 メモリは、データ出力を許可／禁止でき
   る入力端子を有し、テクセルセレクタは、（Ｓ，Ｔ）座
   標値と、テクセルバス上にどのテクセルデータを出力す
   るか決定するテクセルセレクト信号の入力によりゲート
   信号を発生するゲート信号発生手段を有し、 該ゲート信号を前記メモリの入力端子に入力することに
   より、必要なテクセルデータを１テクセルデータ幅のテ
   クセルバスに選択的に出力させることを特徴とする請求
   項５記載のテクスチャーパターンメモリ回路。
10. 【請求項１０】 指定アドレスに対してそれぞれテクセ
    ルデータを読み出し又は書き込む（第１の所定値）個の
    メモリと、 テクスチャーパターンの（Ｓ，Ｔ）座標値において、整
    数からなるＳ値又はＴ値のいずれか一方に対し、前記第
    １の所定値を加算する加算器と前記第１の所定値を減算
    する減算器と、 前記加算器の出力と加算前の元のＳ値又はＴ値とのいず
    れか一方を選択する第１のセレクタと、前記減算器の出
    力と減算前の元のＳ値又はＴ値とのいずれか一方を選択
    する第２のセレクタと、 前記第１のセレクタ出力と前記（Ｓ，Ｔ）座標値から前
    記メモリに入力される指定アドレスを演算する前記（第
    １の所定値）個のアドレス変換手段と、 （Ｓ，Ｔ）座標値の入力により、前記メモリから出力さ
    れる前記（第１の所定値）個のテクセルデータから、
    （Ｓ，Ｔ）座標値及びその周辺座標値の（第２の所定
    値）個のテクセルデータを選択し出力するテクセルセレ
    クタと、 （Ｓ，Ｔ）座標値により、該（Ｓ，Ｔ）座標値のテクセ
    ルデータを有する前記メモリを選択し書き込み信号を送
    信するライトセレクタと、 書き込み動作時のみメモリに入力するためのライトデー
    タゲートとを有する書き込み手段と、 を備え、 前記アドレス変換手段は、前記第１のセレクタ出力と前
    記加算器に入力されなかった方のＳ値又はＴ値とから一
    つのメモリに指定する前記指定アドレスを演算する第１
    のアドレス変換手段と、前記第２のセレクタ出力と前記
    減算器に入力されなかった方のＳ値又はＴ値とから他の
    一つのメモリに指定する前記指定アドレスを演算する第
    ２のアドレス変換手段と、前記（Ｓ，Ｔ）座標値から残
    りのメモリに指定する前記指定アドレスを演算する第３
    のアドレス変換手段とからなり、 （Ｓ，Ｔ）座標値が入力されると、該（Ｓ，Ｔ）座標値
    が第１のアドレス変換手段から指定アドレスを指定され
    ているメモリに格納されている場合は、第１のセレクタ
    がＳ値又はＴ値を選択し、第２のセレクタが前記減算器
    の出力を選択し、（Ｓ，Ｔ）座標値が第２のアドレス変
    換手段から指定アドレスを指定されているメモリに格納
    されている場合は、第１のセレクタが前記加算器の出力
    を選択し、第２のセレクタがＳ値又はＴ値を選択し、
    （Ｓ，Ｔ）座標値が第３のアドレス変換手段から指定ア
    ドレスを指定されているメモリに格納されている場合
    は、第１及び第２のセレクタがＳ値又はＴ値を選択し、 フレームメモリに書き込むピクセル値の演算に必要な
    （Ｓ，Ｔ）座標値及びその周辺座標値の（第２の所定
    値）個のテクセルデータを出力することを特徴とするテ
    クスチャーパターンメモリ回路。
11. 【請求項１１】 指定アドレスに対してそれぞれテクセ
    ルデータを読み出し又は書き込む請求項１０記載のテク
    スチャーパターンメモリ回路からなる（第３の所定値）
    個のメモリと、 テクスチャーパターンの（Ｓ，Ｔ）座標値において、整
    数からなるＳ値又はＴ値のいずれか一方に対し、前記第
    ３の所定値を加算する加算器と前記第３の所定値を減算
    する減算器と、 前記加算器の出力と加算前の元のＳ値又はＴ値とのいず
    れか一方を選択する第１のセレクタと、前記減算器の出
    力と減算前の元のＳ値又はＴ値とのいずれか一方を選択
    する第２のセレクタと、 前記第１のセレクタ出力と前記（Ｓ，Ｔ）座標値から前
    記メモリに入力される指定アドレスを演算する前記（第
    ３の所定値）個のアドレス変換手段と、 を備え、 前記アドレス変換手段は、前記第１のセレクタ出力と前
    記加算器に入力されなかった方のＳ値又はＴ値とから前
    記指定アドレスを演算する第１のアドレス変換手段と、
    前記第２のセレクタ出力と前記減算器に入力されなかっ
    た方のＳ値又はＴ値とから前記指定アドレスを演算する
    第２のアドレス変換手段と、前記（Ｓ，Ｔ）座標値から
    前記メモリに入力される指定アドレスを演算する前記第
    １及び第２のアドレス変換手段以外の残りの第３のアド
    レス変換手段とからなり、 （Ｓ，Ｔ）座標値が入力されると、該（Ｓ，Ｔ）座標値
    が第１のアドレス変換手段から指定アドレスを指定され
    ているメモリに格納されている場合は、第１のセレクタ
    がＳ値又はＴ値を選択し、第２のセレクタが前記減算器
    の出力を選択し、（Ｓ，Ｔ）座標値が第２のアドレス変
    換手段から指定アドレスを指定されているメモリに格納
    されている場合は、第１のセレクタが前記加算器の出力
    を選択し、第２のセレクタがＳ値又はＴ値を選択し、
    （Ｓ，Ｔ）座標値が第３のアドレス変換手段から指定ア
    ドレスを指定されているメモリに格納されている場合
    は、第１及び第２のセレクタがＳ値又はＴ値を選択し、 フレームメモリに書き込むピクセル値の演算に必要な
    （Ｓ，Ｔ）座標値及びその周辺座標値を含む（第２の所
    定値）×（第３の所定値）個のテクセルデータを出力す
    ることを特徴とするテクスチャーパターンメモリ回路。
12. 【請求項１２】 指定アドレスに対してそれぞれテクセ
    ルデータを読み出し又は書き込む請求項１０記載のテク
    スチャーパターンメモリ回路からなる（第３の所定値）
    個のメモリと、 テクスチャーパターンの（Ｓ，Ｔ）座標値において、整
    数からなるＳ値又はＴ値のいずれか一方に対し、前記第
    ３の所定値を加算する加算器と前記第３の所定値を減算
    する減算器と、 前記加算器の出力と加算前の元のＳ値又はＴ値とのいず
    れか一方を選択する第１のセレクタと、前記減算器の出
    力と減算前の元のＳ値又はＴ値とのいずれか一方を選択
    する第２のセレクタと、 前記第１のセレクタ出力と前記（Ｓ，Ｔ）座標値から前
    記メモリに入力される指定アドレスを演算する前記（第
    ３の所定値）個のアドレス変換手段と、 （Ｓ，Ｔ）座標値の入力により、前記メモリから出力さ
    れる（第２の所定値）×（第３の所定値）個のテクセル
    データから、（Ｓ，Ｔ）座標値及びその周辺座標値のテ
    クセルデータを選択し出力するテクセルセレクタと、 （Ｓ，Ｔ）座標値により書き込むメモリを選択し書き込
    み信号を送信するライトセレクタと、 書き込み動作時のみメモリに入力するためのライトデー
    タゲートとを有する書き込み手段と、 を備え、 前記アドレス変換手段は、前記第１のセレクタ出力と前
    記加算器に入力されなかった方のＳ値又はＴ値とから一
    つのメモリに指定する前記指定アドレスを演算する第１
    のアドレス変換手段と、前記第２のセレクタ出力と前記
    減算器に入力されなかった方のＳ値又はＴ値とから他の
    一つのメモリに指定する前記指定アドレスを演算する第
    ２のアドレス変換手段と、前記（Ｓ，Ｔ）座標値から残
    りのメモリに指定する前記指定アドレスを演算する第３
    のアドレス変換手段とからなり、 （Ｓ，Ｔ）座標値が入力されると、該（Ｓ，Ｔ）座標値
    が第１のアドレス変換手段から指定アドレスを指定され
    ているメモリに格納されている場合は、第１のセレクタ
    がＳ値又はＴ値を選択し、第２のセレクタが前記減算器
    の出力を選択し、（Ｓ，Ｔ）座標値が第２のアドレス変
    換手段から指定アドレスを指定されているメモリに格納
    されている場合は、第１のセレクタが前記加算器の出力
    を選択し、第２のセレクタがＳ値又はＴ値を選択し、
    （Ｓ，Ｔ）座標値が第３のアドレス変換手段から指定ア
    ドレスを指定されているメモリに格納されている場合
    は、第１及び第２のセレクタがＳ値又はＴ値を選択し、 フレームメモリに書き込むピクセル値の演算に必要な
    （Ｓ，Ｔ）座標値及びその周辺座標値のテクセルデータ
    を出力することを特徴とするテクスチャーパターンメモ
    リ回路。
13. 【請求項１３】 メモリは、それを構成する請求項１０
    のテクスチャーパターンメモリ回路のメモリを、更に請
    求項１１のテクスチャーパターンメモリ回路に置き換え
    ることにより多段構成されることを特徴とする請求項１
    ２記載のテクスチャーパターンメモリ回路。
14. 【請求項１４】 テクセルセレクタと書き込み手段を、
    一つにまとめたことを特徴とする請求項１２又は１３記
    載のテクスチャーパターンメモリ回路。