JPS6043764A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS6043764A JPS6043764A JP15142883A JP15142883A JPS6043764A JP S6043764 A JPS6043764 A JP S6043764A JP 15142883 A JP15142883 A JP 15142883A JP 15142883 A JP15142883 A JP 15142883A JP S6043764 A JPS6043764 A JP S6043764A
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- Japan
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- requests
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、複数の情報処理装置と、複数のメモリ装置と
、該情報処理装置から該メモリ装置へのストア要求を一
時的に格納する複数のストアバッファとを有する情報処
理システムに関する。
、該情報処理装置から該メモリ装置へのストア要求を一
時的に格納する複数のストアバッファとを有する情報処
理システムに関する。
この種の情報処理システムでは、後続のストア要求が先
行するストア要求を追いこして処理されることは許され
ない場合がある。
行するストア要求を追いこして処理されることは許され
ない場合がある。
例えば、第１の情報処理装置から第２の情報処理装置へ
メモリ装置上でデータを伝送する場合。
メモリ装置上でデータを伝送する場合。
第１の情報処理装置はメモリ装置の通信領域にデータを
格納してゆき、それらのストア要求が全て送出されると
、伝送データ格納の完了を第２の情報処理装置に通知す
るために、同様にメモリ装置上めフラグをストア要求に
よってセントする。第２の情報処理装置はそのフラグを
読み、セ、／）されていればメモリ装置の通信領域のデ
ータ読出しを開始する。このとき、ソングをセットする
ストア要求が通信データを格納するストア要求を追い越
して処理されたなら、第２の情報処理装置は誤った通信
データを受け取る可能性がある。
格納してゆき、それらのストア要求が全て送出されると
、伝送データ格納の完了を第２の情報処理装置に通知す
るために、同様にメモリ装置上めフラグをストア要求に
よってセントする。第２の情報処理装置はそのフラグを
読み、セ、／）されていればメモリ装置の通信領域のデ
ータ読出しを開始する。このとき、ソングをセットする
ストア要求が通信データを格納するストア要求を追い越
して処理されたなら、第２の情報処理装置は誤った通信
データを受け取る可能性がある。
以上の如く、従来、この種の情報処理システムでは、１
つの情報処理装置から送出されストアバ７フアに格納さ
れた複数のストア要求の処理は順序性を保たなければ々
らず、ストア処理を高速に行なうために上記ストアバッ
ファに格納された複数のストア要求を各々、又は数組に
分割して１個別に処理する構成をとれなかった。したが
って。
つの情報処理装置から送出されストアバ７フアに格納さ
れた複数のストア要求の処理は順序性を保たなければ々
らず、ストア処理を高速に行なうために上記ストアバッ
ファに格納された複数のストア要求を各々、又は数組に
分割して１個別に処理する構成をとれなかった。したが
って。
従来の情報処理システムでは、内部のストアバッファを
すべて一括して制御する構成となり、その結果、構成が
非常に複雑で処理が低速となってしまう欠点があった。
すべて一括して制御する構成となり、その結果、構成が
非常に複雑で処理が低速となってしまう欠点があった。
しかしながら、ストア要求の追い越し処理が許されない
のは特定の場合だけである。
のは特定の場合だけである。
本発明の目的は、特定の場合のみ、全ストアバッファへ
のストア要求の格納を抑止すると共に。
のストア要求の格納を抑止すると共に。
全ストアバッファ内のストア要求を全てメモリ装置へ送
出することによって、ストア要求の順序性を保つことが
できるようにして、構成の簡略化及び処理の高速化をは
かった情報処理装置システムを提供することにある。
出することによって、ストア要求の順序性を保つことが
できるようにして、構成の簡略化及び処理の高速化をは
かった情報処理装置システムを提供することにある。
本発明によれば、複数の情報処理装置と、複数のメモリ
装置と、該情報処理装置から該メモリ装置へのストア要
求を一時的に格納する複数のストアバッファとを有する
情報処理システムにおいて。
装置と、該情報処理装置から該メモリ装置へのストア要
求を一時的に格納する複数のストアバッファとを有する
情報処理システムにおいて。
上記情報処理装置が送出した同期要求を受け、前記複数
のストアバッファに対して新たなストア要求の格納を抑
止することによって、各ストアバッファに格納されてい
るストア要求を各メモリ装置へ掃出させる手段と、上記
複数のストアバッファに格納されているストア要求の上
記メモリ装置への掃出しが完了したことを上記情報処理
装置に通知する手段とを含むことを特徴とする情報処理
システムが得られる。
のストアバッファに対して新たなストア要求の格納を抑
止することによって、各ストアバッファに格納されてい
るストア要求を各メモリ装置へ掃出させる手段と、上記
複数のストアバッファに格納されているストア要求の上
記メモリ装置への掃出しが完了したことを上記情報処理
装置に通知する手段とを含むことを特徴とする情報処理
システムが得られる。
以下１本発明について１図面を参照して詳細に説明する
。
。
第１図は本発明の実施例のシステム構成を示すブロック
図である。第１図において、■、２は情報処理装置、３
，４は情報処理装置１．２からライン１１又は２１を介
して送られたストア要求を選択する選択器、５，６は各
々ストア要求を４ワード格納できるストアバッファ機構
、７，８は各々メモリ装置で、７は偶数バンク、８は奇
数バンクである。
図である。第１図において、■、２は情報処理装置、３
，４は情報処理装置１．２からライン１１又は２１を介
して送られたストア要求を選択する選択器、５，６は各
々ストア要求を４ワード格納できるストアバッファ機構
、７，８は各々メモリ装置で、７は偶数バンク、８は奇
数バンクである。
メモリ装置７，８は、情報処理装置１，２が生成したス
トア要求のアドレス情報の一部によって指定 。
トア要求のアドレス情報の一部によって指定 。
され、且つ独立に動作し得る。ストアバッファ機構５，
６は、メモリ装置７，８へのストア要求を一時的に格納
するものである。また２選択器３，４は。
６は、メモリ装置７，８へのストア要求を一時的に格納
するものである。また２選択器３，４は。
上記ストア要求が発生した場合、上記メモリ装置７．８
を指定する情報によって、上記ストア要求を格納すべき
上記ストアバッファ機構５，６の−っを指定するもので
ある。
を指定する情報によって、上記ストア要求を格納すべき
上記ストアバッファ機構５，６の−っを指定するもので
ある。
次に本実施例の動作について説明する。情報処理装置ｌ
又は２から出されたストア要求は選択器３．４に送られ
る。ここで、そのストア要求が偶数バンク７を示してい
れば、そのストア要求は選択器３によってストアバッフ
ァ機構５に送出される。
又は２から出されたストア要求は選択器３．４に送られ
る。ここで、そのストア要求が偶数バンク７を示してい
れば、そのストア要求は選択器３によってストアバッフ
ァ機構５に送出される。
逆に、その要求が奇数バンク８を示していれば。
そのストア要求は選択器４によってストアバッファ機構
６に送出される。このようにしてストア要求は各ストア
バッファ機構５，６に順次格納されてゆく。
６に送出される。このようにしてストア要求は各ストア
バッファ機構５，６に順次格納されてゆく。
一方、各ストアバッファ機構５，６は対応するメモリ装
置７，８が利用可能状態であれば自己ストアバッファ機
構内に格納しているストア要求のｉつをライン５１又は
６１を介して対応する前記メモリ装置７，８に送出する
。ストアパッンア制御に関し、第２図を参照して、さら
に詳細に説明を行なう。
置７，８が利用可能状態であれば自己ストアバッファ機
構内に格納しているストア要求のｉつをライン５１又は
６１を介して対応する前記メモリ装置７，８に送出する
。ストアパッンア制御に関し、第２図を参照して、さら
に詳細に説明を行なう。
第２図は第１図のストアバッファ機構５．６周辺の詳細
々ブロック図であり２図中の選択器３，４゜ストアバッ
ファ機構５，６は第１図のものと対応する。選択器３に
よって選択されたストア要求はストアバッファ機構５に
送出され２選択器４によって選択されたストア要求はス
トアバ、ファ機構６に送出され、当該ストア・ぐッファ
機構に空きエリアがあれば格納される。このとき、スト
ア・り、ノア機構５，６の空きエリアは各々書き込みポ
インタ５ａ、６ａによって示され、当該ストアノくツフ
ァ機構にストア要求が格納されると、その値はインクリ
メントされる。
々ブロック図であり２図中の選択器３，４゜ストアバッ
ファ機構５，６は第１図のものと対応する。選択器３に
よって選択されたストア要求はストアバッファ機構５に
送出され２選択器４によって選択されたストア要求はス
トアバ、ファ機構６に送出され、当該ストア・ぐッファ
機構に空きエリアがあれば格納される。このとき、スト
ア・り、ノア機構５，６の空きエリアは各々書き込みポ
インタ５ａ、６ａによって示され、当該ストアノくツフ
ァ機構にストア要求が格納されると、その値はインクリ
メントされる。
一方、当該ストアバッファ機構５，６内にストア要求が
格納されてお９．且つ対応するメモリ装置７．８が利用
可能状態であれば、各々読出しポインタ５ｂ、６ｂによ
って示されるエリアのストア要求が′送出され、当該読
出しポインタの値はインクリメントされる。以上の如く
、偶数バンク７及び奇数バンク８の制御は独立して行ム
われる。また同一情報処理装置から送出されたストア要
求でもバンクが異なれば後続のストア要求が先行するス
トア要求を追い越して処理され得る。
格納されてお９．且つ対応するメモリ装置７．８が利用
可能状態であれば、各々読出しポインタ５ｂ、６ｂによ
って示されるエリアのストア要求が′送出され、当該読
出しポインタの値はインクリメントされる。以上の如く
、偶数バンク７及び奇数バンク８の制御は独立して行ム
われる。また同一情報処理装置から送出されたストア要
求でもバンクが異なれば後続のストア要求が先行するス
トア要求を追い越して処理され得る。
ここで情報処理装置間のメモリ装置上での通信を行なう
場合の動作を説明する。
場合の動作を説明する。
情報処理装置ｌが情報処理装置２ヘデータを伝送する場
合、情報処理装置２はメモリ装置の通信データ領域の内
容の有効性を知るだめＴＥＳＴ命令を発する。このＴＥ
ＳＴ命令による論理的動作は、情報処理装置ｌによって
ストアさ扛るべきメモリ装置上の通信データ領域の内容
が有効であるか否かを表示する同じくメモリ装置上のデ
ータ伝送終了フラグを読み出すことである。
合、情報処理装置２はメモリ装置の通信データ領域の内
容の有効性を知るだめＴＥＳＴ命令を発する。このＴＥ
ＳＴ命令による論理的動作は、情報処理装置ｌによって
ストアさ扛るべきメモリ装置上の通信データ領域の内容
が有効であるか否かを表示する同じくメモリ装置上のデ
ータ伝送終了フラグを読み出すことである。
情報処理装置１は通信データ領域へデータをストアした
後上記フラグを書き換えるので、 ＴＥＳＴ命令が発せ
られた場合、ストアツク、ノア内の上記フラグを書換え
るストア要求が１通信データ領域へのストア要求が全て
処理される前に処理されると不都合が起こる。そこで、
上記フラグを読み出す前に、後述の同期要求を使りてス
トアツマ、ノア内のストア要求を全て処理する。実際に
は次の動作が行なわれる。
後上記フラグを書き換えるので、 ＴＥＳＴ命令が発せ
られた場合、ストアツク、ノア内の上記フラグを書換え
るストア要求が１通信データ領域へのストア要求が全て
処理される前に処理されると不都合が起こる。そこで、
上記フラグを読み出す前に、後述の同期要求を使りてス
トアツマ、ノア内のストア要求を全て処理する。実際に
は次の動作が行なわれる。
ＴＥＳＴ命令が発せら詐ると、情報処理装置２から同期
要求が信号線２２を通してＯＲ回路９１に送出され、ノ
リツブフロップ９３をセットする。フ ＋ ４゜リップ
フロップ９３の出力９３１はストアパッンア機構５，６
に送出され１両方のストアバッファ機構のストア要求受
入社を抑止する。また、ノリツブフロップ９３の出力９
３１はＡＮＤ回路９４にも送出される。ストアバッファ
機構５，６のそれぞれが格納していたストア要求を全て
送出し終ると。
要求が信号線２２を通してＯＲ回路９１に送出され、ノ
リツブフロップ９３をセットする。フ ＋ ４゜リップ
フロップ９３の出力９３１はストアパッンア機構５，６
に送出され１両方のストアバッファ機構のストア要求受
入社を抑止する。また、ノリツブフロップ９３の出力９
３１はＡＮＤ回路９４にも送出される。ストアバッファ
機構５，６のそれぞれが格納していたストア要求を全て
送出し終ると。
対応する処理完了検出回路５−３．６３力）ら完了信号
５３］、６３１がＡＮＤ回路９４にそれぞオｔイ固＋Ａ
１ｊに送られる。処理完了検出回路５３，６３の両方が
完了信号を送ると、 ＡＮＤ回路９４カニら情報処理装
置１．２の両方にフラグ読出し許可信号９４１１ｒ；出
される。情報処理装置２はフラグを読出し、その動作が
終了するとリセ、）信号を信号線２３を通し一’（ＯＲ
ケ゛−ト９２に送出し、フリツプフロツプ９３をリセッ
トし、各ストアＩＮ＋ 、ノア機構５，６はストア要求
受入可能状態に力る。
５３］、６３１がＡＮＤ回路９４にそれぞオｔイ固＋Ａ
１ｊに送られる。処理完了検出回路５３，６３の両方が
完了信号を送ると、 ＡＮＤ回路９４カニら情報処理装
置１．２の両方にフラグ読出し許可信号９４１１ｒ；出
される。情報処理装置２はフラグを読出し、その動作が
終了するとリセ、）信号を信号線２３を通し一’（ＯＲ
ケ゛−ト９２に送出し、フリツプフロツプ９３をリセッ
トし、各ストアＩＮ＋ 、ノア機構５，６はストア要求
受入可能状態に力る。
情報処理装置２が情報処理装置１ヘデータを伝送する場
合も同様に動作し、情報処理装置１は。
合も同様に動作し、情報処理装置１は。
信号線１２を通して同期要求を送出し、信号線１３を通
してリセット信号を送出す乙。以上の如く通信時にはス
トア要求処理の順序性が保たれる。
してリセット信号を送出す乙。以上の如く通信時にはス
トア要求処理の順序性が保たれる。
本実施例において、ノリツブフロップ９３は。
情報処理装置ｌあるいは２が送出した同期要求１２ある
いは２２を受け、複数のストフッ９２２フ機構５及び６
に対して新たなストア要求の格納を抑止することによっ
て、各ストア・Ｚツファ機構５゜６に格納されているス
トア要求を各メモリ装置７゜８へ掃出させる手段である
。まだ、アンド回路９４は、複数のストアノ＜７フア５
，６に格納されているストア要求のメモリ装置７，８へ
の掃出しが完了したことを情報処理装置１，２に通知す
る手段である。
いは２２を受け、複数のストフッ９２２フ機構５及び６
に対して新たなストア要求の格納を抑止することによっ
て、各ストア・Ｚツファ機構５゜６に格納されているス
トア要求を各メモリ装置７゜８へ掃出させる手段である
。まだ、アンド回路９４は、複数のストアノ＜７フア５
，６に格納されているストア要求のメモリ装置７，８へ
の掃出しが完了したことを情報処理装置１，２に通知す
る手段である。
本発明には以上説明したように２％定の場合のみ全スト
アバッファを空き状態にすることにより。
アバッファを空き状態にすることにより。
ストア要求の追越し処理可能な構成であっても。
必要時にストア要求処理の順序性を保つことができ、情
報処理システムの構成の簡略化及び処理の高速化をはか
ることができるという効果がある。
報処理システムの構成の簡略化及び処理の高速化をはか
ることができるという効果がある。
第１図は本発明の一実施例の情報処理システムの構成を
示すブロック図、第２図は第１図のストアバッファ５，
６周辺の詳細なブロック図である。 １．２・・・情報処理装置、３，４・・・選択ｆ、器＋
５＋６・・・ストアバッファ機構、７，８・・・メモ
１ノ装置、５ａ。 ６ａ・・・書込みポインタ、５ｂ、６’Ｌ）・・・読出
し、Ｉ？インク、５３．６３・・・処理完了検ＩＪ：ｌ
ｌ Ｊｉｏ路、９１゜９２・・・ｏＲ回路、９３−フリ
ラフ０フロツフ０，９４・・・ＡＮＤ回路。 第１図
示すブロック図、第２図は第１図のストアバッファ５，
６周辺の詳細なブロック図である。 １．２・・・情報処理装置、３，４・・・選択ｆ、器＋
５＋６・・・ストアバッファ機構、７，８・・・メモ
１ノ装置、５ａ。 ６ａ・・・書込みポインタ、５ｂ、６’Ｌ）・・・読出
し、Ｉ？インク、５３．６３・・・処理完了検ＩＪ：ｌ
ｌ Ｊｉｏ路、９１゜９２・・・ｏＲ回路、９３−フリ
ラフ０フロツフ０，９４・・・ＡＮＤ回路。 第１図
Claims (1)
- １、複数の情報処理装置と、複数のメモリ装置と、該情
報処理装置から該メモリ装置へのストア要求を一時的に
格納する複数のストアバッファとを有する情報処理シス
テムにおいて、上記情報処理装置が送出した同期要求を
受け、前記複数のストアバッファに対して新たなストア
要求の格納を抑止することによって、各ストアバッファ
に格納されているストア要求を各メモリ装置へ掃出させ
る手段と、上記複数のストアバッファに格納されている
ストア要求の上記メモリ装置への掃出しが完了したこと
を上記情報処理装置に通知する手段とを含むことを特徴
とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15142883A JPS6043764A (ja) | 1983-08-19 | 1983-08-19 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15142883A JPS6043764A (ja) | 1983-08-19 | 1983-08-19 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043764A true JPS6043764A (ja) | 1985-03-08 |
Family
ID=15518400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15142883A Pending JPS6043764A (ja) | 1983-08-19 | 1983-08-19 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043764A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002189629A (ja) * | 2000-08-23 | 2002-07-05 | Nintendo Co Ltd | 機能拡張型メモリコントローラを備えるグラフィックス処理システム |
| JP2012164344A (ja) * | 2000-08-23 | 2012-08-30 | Nintendo Co Ltd | 共有リソースへのアクセス方法及び装置 |
| US11092253B2 (en) | 2016-08-17 | 2021-08-17 | W. L. Gore & Associates Gmbh | Check valve |
-
1983
- 1983-08-19 JP JP15142883A patent/JPS6043764A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002189629A (ja) * | 2000-08-23 | 2002-07-05 | Nintendo Co Ltd | 機能拡張型メモリコントローラを備えるグラフィックス処理システム |
| JP2012089158A (ja) * | 2000-08-23 | 2012-05-10 | Nintendo Co Ltd | 機能拡張型メモリコントローラを備えるグラフィックス処理システム |
| JP2012164344A (ja) * | 2000-08-23 | 2012-08-30 | Nintendo Co Ltd | 共有リソースへのアクセス方法及び装置 |
| US11092253B2 (en) | 2016-08-17 | 2021-08-17 | W. L. Gore & Associates Gmbh | Check valve |
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