JPH0477847A - Ｄｍａ制御装置および情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理装置におけるＤＭＡ制御方式、およ
びＤＭＡ制御装置に関する。

［従来の技術］ 情報処理装置においては、仮想記憶方式を実現するため
に、プログラムが取り扱う論理アドレスを、主記憶アド
レス、すなわち、物理アドレスに変換するアドレス変換
機構を有するものが多い。

アドレス変換機構としては、論理アドレス空間を一定の
大きさ、すなわぢ、ページｊ）を位に区切り、ページ単
位で、論理アドレスから物理アドレスへの変換を行うペ
ージ方式が一般的である。

ページ方式によるアドレス変換によって、主記憶の利用
効率は向上するが、論理アドレス上で連続した複数のペ
ージが、主記憶」−の離散したページに対応することに
なる。

このため、人出力制御機構から主記憶への直接アクセス
（ＤＭＡアクセス）においては、論理アト！ノス」−の
連続した複数のページへのデータ転送を可能とするため
の制御機構が必要となる。

この制御機構に関する従来技術の一つとしては、特開平
］−１９３９６１号公報に記載の技術のように、ＤＭＡ
用のアドレス変換テーブルを設ける方式がある。

ＤＭＡ用アドレス変換テーブルは、入出力制御機構の出
力するアドレスに付加して物理アドレスを生成するペー
ジアドレスを有し、物理アドレスすなわち主記憶アドレ
スに物理アドレスを変換する情報を記憶したものである
。

上記方式により、入出力制御機構は、比較的簡単なハー
ドウェアで実現でき、論理アドレス上の連続した領域に
ＤＭＡ転送を行うことが可能になる。

また、上記方式では、ＤＭＡアクセスの際、ＣＰＵから
のメモリアクセスと同様に、キャッシュメモリの参照を
行うことにより、キャッシュメモリの内容と主記憶の内
容との一致を保障している。

［発明が解決しようとする課題］ に記従来技術では、ＤＭＡアクセス中は、キャッシュメ
モリをＤ　Ｍ　Ａアクセスのために占有しているので、
ＤＭＡアクセス中に、ＣＰＵからキャッシュメモリへの
アクセスができない。

このため、Ｉ）　Ｍ　Ａ動作中にＣＰＵの処理性能が低
ドするという問題があった。

本発明の目的は、ＤＭＡアクセス中の、ｃ　ｐ　ｕから
キャッシュメモリへのアクセスを可能とし、ＣＰＵ処理
性能の向上を図ることにある。

［課題を解決するための手段］ 本発明は、上記目的を達成するために、中央処理装置と
、主記憶と、上記主記憶を制御する主記憶制御手段と、
Ｌ起生記憶中の少なくとも一部のアトＩノスの内容を有
するキャッシュメモリと、上記主記憶制御手段を介して
、主記憶製参照できる少なくとも」一つのＤ　Ｍ、　Ａ
制御手段と、上記ＤＭＡ制御手段が出力する論理アドレ
スを、上記主記憶を参照するための物理７１〜レスに変
換するＩ）　Ｍ　Ａ用アドレス変換手段とを備えた情報
処理装置において、 上記ＤＭＡ用アトＩノス変換手段は、ＤＭＡアクセス時
に上記キャッシュメモリを参照するか、否かを示すフラ
グを有し、−に証本記憶制御手段は、ＤＭＡアクセス時
に、上記フラグに基づき、上記キャッシュメモリを参照
するか、または、直ちに、上記主記憶を参照するか、い
ずれかを行なうこととしたものである。

［作　用］ 中央処理装置は、ＤＭＡ制御手段にＤ　Ｍ、　Ａ転送の
開始を指示する前に、ＤＭＡ用アドレス変換手段にアト
１ノス変換情報を設定する。この際、キャッシュメモリ
の参照が必要であるか否かを判断し、前記フラグ（キャ
ッシュメモリ参照制御フラグ）の値を設定する。

中央処理装置によるＤＭＡ起動後、主記憶を制御する主
記憶制御手段は、ＤＭＡ制御手段が出力するアドレスに
よって、Ｄ　Ｍ、　Ａ用アドレス変換手段により、アク
セスする主記憶アトＩノスを決定す一 る。

この際１）　Ｍ　Ａ用アトＩノス変換手段中の、キャッ
シュメモリ参照制御フラグの値が、キャッシュメモリの
参照が必要であることを示している場合には、キャッシ
ュメモリの参照を行う。

上記キャッシュメモリの参照制御フラグの値が、キャッ
シュメモリの参照不要であることを示している場合には
、キャッシュメモリの参照を行わず、直接主記憶アクセ
スを行う。

このため、ＤＭＡアクセス中も、ＤＭＡアクセスがキャ
ッシュメモリを参照しない場合は、ＣＰＵからキャッシ
ュメモリへのアクセスが可能となり、Ｄ　Ｍ、　Ａによ
るＣ　Ｉ−’　Ｕ処理性能の低下を小さくできる。

［実施例］ 以下、本発明の実施例を５図面を用いて説明する。

第１図は、本発明に係る情報処理装置の第１の実施例の
構成図である。

第１の実施例は、中央処理装置であるＣＰＵ１０１、ア
ドレス変換機構１０２、キャッシュメモリ１．０３、Ｃ
ＰＵバス１０４、主記憶を制御する主記憶制御手段であ
る主記憶制御１０５、主記憶１０６、ＤＭＡ用アドレス
変換手段であるＤＭＡ用アドレス変換制御」−０７とＩ
Ｄ　Ｍ　Ａ用７１ヘレス変換テーブル１０８、システム
バス１０９、Ｄ　Ｍ　Ａ制御手段である第１人出力制御
１．１０　ａ〜第ｎ入出力制御１１０ｂから構成される
。

なお、入出力装置（図示しない）は、入出力制御１１０
の各々に、１または２台以」二接続されている。

次に、動作について説明する。

ＣＰＵｌ０Ｉ−が、主記憶内に記憶されたプログラムま
たはデータを参照する場合は、アＩくレス変換機構１０
２によって、論理アドレスから、主記憶アドレスへの変
換を行い、ＣＰ　Ｕ　１０１を介して、キャッシュメモ
リ１０３、または、主記憶１、０６へのアクセスが行わ
れる。

キャッシュメモリ１０３に該当するアドレスの内容が存
在する場合は、主記憶１０６とキャノシ一 ュメモリ１０３間のデータ転送は発生せず、ＣＩ）　ｔ
Ｊ　］−０１とキャッシュメモリ１０３の間で、ＣＰ　
Ｕバス１０４を介して、プログラム、または、データの
転送が行われる。

Ｄ　Ｍ、　Ａアクセスの場合は、第１人出力制御１、１
０　ａ〜第ｎ入出力制御１１０１）のいずれかが出力し
た、論理アドレスである人出力制御出力アトレス２０１
が、システムバス１．０９を介して、ＤＭＡ用アドレス
変換制御１０７に入力される。

次に、ＤＭＡ用７１ヘレス変換制御１０７が、ＤＭＡ用
アドレス変換テーブル１−０８を用いて、入出力制御出
力アトレス２０１を主記憶アドレス（物理アドレス）２
ｏ２に変換する。

変換された主記憶アドレス２０２は、主記憶制御１０５
に入力され、主記憶１０６の参照が行われる。

次に、ＤＭＡアクセス時のアドレス変換について、第２
図により、詳細に説明する。

入出力制御出力アドレス２０１は、アドレスタグ２０３
とオフセット２０４とに分割され、Ｄ　Ｍ、　Ａ用アト
Ｉノス変換テーブル内の参照先（エントリ）を示すアド
レスタグ２０３の値によって、ＤＭＡ用アドレス変換チ
ーフル１０８内の内容が読み出される。

ＤＭＡ用アドレス変換テーブル１０８内の各エントリは
、ページナンバ２０６、Ｖビット２０７、Ｓピッｌへ２
０８を有する。

ページナンバ２０６は、入出力制御出力アドレス２０１
のオフセット２０４と加算され、主記憶アドレス２０２
と成る。

■ピッＩ−２０７は、ＤＭＡ用アドレス変換テーブル１
０８の当該エントリにあるページナンバが有効であるか
、否かを示すフラグである。

Ｓピッｌ−２０８は、当該ＤＭＡアクセスに関して、キ
ャッシュメモリの参照が必要であるか、否かを示すフラ
グであり、Ｓ−１の場合は、キャッシュメモリの参照が
必要であることを示し、Ｓ−Ｏの場合は、キャッシュメ
モリの参照が不要であることを示す。

読み出されたＳビット２０８の値は、主記憶アユ１− ドレス２０２と共に、主記憶制御１０５に入力され、５
＝１−の場合は、主記憶制御が、ＣＰ　Ｕｌ、　０１と
バス調停を行い、ＣＰＵバス］−０４のバス権を獲得し
キャッシュメモリ１０３の参照を行う。

キャッシュメモリ１０３参照時の動作については、キャ
ッシュメモリ１０３に、当該アドレスの内容が存在する
場合は、必要に応じて内容の読出し、または、更新が行
われる。

当該アドレスの内容が、キャッシュメモリに存在しない
場合は、主記憶１０６の参照が行われる。。

Ｓ−Ｏの場合は、キャッシュメモリ］０３の参照は行わ
れず、直接、主記憶］−０６の参照が行われる。

次に、ＤＭＡ変換テーブル内の内容の設定について述べ
る。

Ｉ）　Ｍ　Ａ用アドレス変換テーブル１−０８内の内容
は、ＣＰ　Ｕによって管理される。

アドレス変換情報であるページナンバ２０６については
、論理アドレス２０］−と主記憶アドレス２０２との対
応に基づいて設定する。

Ｓピノｌ−２０８の値の設定については、第３図に示す
主記憶１．０６のアドレスマツプにより説明する。

Ｓビット２０８の値については、ＤＭＡ転送の対象とな
る主記憶１０６の領域が、キャッシュメモリ１０３に存
在する可能があるか、どうかで決定する。

すなわち、主記憶１０６を通常のプログラム、または、
データが記憶されているプログラム・データ領域３０１
ａ、３０１ｂと、ＤＭＡ用バッファ領域３０２とに分割
し、Ｄ　Ｍ、　Ａ用バッファ領域３０２については、Ｃ
ＰＵからのアクセス時、キャッシュメモリの使用対象外
とする。

そして、Ｄ　Ｍ　Ａ用バッファ領域３０２をＤＭＡ用ア
ドレス変換テーブル１．０８に登録する時は、ＤＭＡ用
アドレス変換テーブル１−０８のＳビット２０８をＳ＝
Ｏと設定し、通常のプログラム・データ領域をＤＭＡ用
７１〜レス変換テーブル１０８に登録する時は、Ｓ＝１
と設定する。

第１の実施例によれば、キャッシュメモリ参照を行う必
要かない領域へのＤＭＡ転送につい−Ｃは、Ｃ１）Ｕと
キャッシュ−メモリどの間の転送を中断せずに、直接主
記憶アクセスを行うため、Ｉ）　Ｍ　Ａアクセスによる
Ｃ　Ｉ）　Ｕ処理性能の低下を小さくすることかできる
。

また、Ｄ　Ｍ　Ａ転送時のキャッシュメモリ参照が必要
か否かについては、ＤＪφＡ転送の対象が、キャッシュ
メモリの使用対象であるか否かに基づいて設定するため
、ＤＭＡ転送によって、キャッシュメモリと主記憶の内
容とが不一致となることはない。

なお、キャッシュメモリを参照するかどうかの情報は、
Ｄ　Ｍ、　Ａ用アドレス変換テーブル内のフラグに設定
することに限られるものではなく、参照するかどうかの
情報を保持する保持手段として、単独で、装置を設むづ
ても良い。

さらに、Ｄ　Ｍ、　Ａ制御手段に、この情報を有するテ
ーブルを設けても良い。

次に、本発明の第２の実施例について説明する。

第４図は、第２の実施例の構成図、第５図は、第２の実
施例におけるＤＭＡ用アト［ノス変換テーブルのアクセ
ス方法を示した図である。

第２の実施例の構成は、ＤＭＡ制御手段であるＤ　Ｍ　
Ａ用アドレス変換制御１０７に、ＤＭＡ用アドレス変換
テーブルの先頭アトＩノスを記憶するポインタ４．　Ｏ
］を設け、Ｄ　Ｍ、　Ａ用アドレス変換テーブル４０２
を主記憶１．０６中に設けたことを特徴とする。

第２の実施例は、中火処理装置であるｃｐυ１０１、ア
ドレス変換機構］０２、キャッシュメモリ１．０３、Ｃ
ＰＵバス］０４、主記憶を制御する主記憶制御手段であ
る主記憶制御１０５、主記憶１０６、ＤＭＡ用アトＩノ
ス変換手段であるＤＭＡ用アＩ（レス変換制御１，０７
、システムバス１、０９、Ｄ　Ｍ、　Ａ制御手段である
第１−人出力制御１−１−○ａ〜第ｎ入出力制御１１０
ｂから構成される。

なＪδ、入出力装置（図示しない）は、入出力制御１１
、０の各々に、１または２台以上接続されている。

吹に、動作について説明する。

ＣＰＵｌ０Ｉが、主記憶内に記憶されたプログラムまた
はデータを参照する場合は、アドレス変換機構１０２に
よっで、論理アドレスから、主記憶アドレスへの変換を
行い、ＣＰ　Ｕ　１−０１を介して、キャッシュメモリ
１０３、または、主記憶１０６へのアクセスが行われる
。

キャッシュメモリ１．０３に該当するアドレスの内容が
存在する場合は、主記憶１−０６とキャッシュメモリ１
０３間のデータ転送は発生せず、ＣＰ　ＹＪ　１０１と
キャッシュメモリ］０３の間で、Ｃ１１）　Ｕバス１０
４を介して、プログラム、または、データの転送が行わ
れる。

Ｄ　Ｍ、　Ａアクセス時、第１人出力制御１１０　ａ〜
第Ｔ１人出力制御１１０ｂから出力された入出力制御出
力アドレス２０１のアドレスタグ２０３と、ポインタ４
０］−とを用いて主記憶１０６中のＤ　Ｍ　Ａ用７１〜
レス変換テーブル４０２の内容を読み出し、主記憶アド
レス２０２への変換が行われる。

ＤＭＡアドレス変換テーブル４０２内の各エントリの構
成、およびＤ　Ｍ、　Ａ時のアドレス変換動作の詳細は
、第１の実施例と同様である。

第２の実施例によれば、第１の実施例の効果の他に、Ｄ
ＭＡ用アドレス変換テーブル１−０８を主記憶１、　０
５と共用でき、ハードウェアの物量を少なくできるとい
う効果がある。

［発明の効果］ 本発明によれば、キャッシュメモリの参照を行わない時
のＤＭＡアクセスについては、ＣＰＵとキャッシュメモ
リとの間の転送を中断せずに、直接主記憶アクセスを行
うため、ＤＭＡアクセスによるＣ　Ｐ　Ｕ処理性能の低
下を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図はＤＭＡ用ア［〜レス変換テーブルによるアク
セス方法を示す説明図、第３し１は主記憶のアドレスマ
ツプを示す説明図、第４図は本発明の第２の実施例の構
成を示すブロック図、第５図は第２の実施例におけるＤ
　Ｍ、　Ａ用アドレス変換テーブルのアクセス方法を示
ず説明図である。 １０　Ｆ・・ＣＰ　Ｔ、Ｊ、１０２・・・アドレス変換
機構。 １、、０３　　・キャッシュメモリ、］−０４・・・Ｃ
Ｐ　Ｕバス、］−０５・主記憶制御、１０６・・主記憶
、１−１−０７Ｄ用アドレス変換制御、１０８・・Ｄ　
Ｍ　Ａ用７１−レス変換テーブル、１０９・・・システ
ムバス、１１０ａ・・・第１人出力制御、１　：ｔ　Ｏ
ｂ　　第ｎ入出力制御、２０１・・入出力制御出力アド
レス、２０２・主記憶アドレス、２０３　アドレスタグ
、２０４・・オフセラ１〜．２０６・ページナンバ、２
０７−Ｖビット、２０８−　Ｓピッ１−１３０１　ａ　
。 ３０１、　ｂ・プログラム・データ領域、３０２・ＤＭ
Ａ用バッファ領域、４．０１　　ポインタ。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と、主記憶と、上記主記憶を制御する
   主記憶制御手段と、上記主記憶中の少なくとも一部のア
   ドレスの内容を有するキャッシュメモリと、上記主記憶
   制御手段を介して、主記憶を参照できる少なくとも１つ
   のＤＭＡ制御手段と、上記ＤＭＡ制御手段が出力する論
   理アドレスを、上記主記憶を参照するための物理アドレ
   スに変換するＤＭＡ用アドレス変換手段とを備えた情報
   処理装置において、 上記ＤＭＡ用アドレス変換手段は、ＤＭＡアクセス時に
   上記キャッシュメモリを参照するか、否かを示すフラグ
   を有し、上記主記憶制御手段は、ＤＭＡアクセス時に、
   上記フラグに基づき、上記キャッシュメモリを参照する
   か、または、直ちに、上記主記憶を参照するか、いずれ
   かを行なうことを特徴とした情報処理装置。 ２、請求項１記載の情報処理装置において、上記主記憶
   は、キャッシュメモリの使用対象領域と使用対象領域外
   に分けられていて、 上記フラグは、ＤＭＡアクセス時に、上記主記憶上のキ
   ャッシュメモリの使用対象領域をアクセスする場合に、
   キャッシュメモリを参照するように、設定されることを
   特徴とする情報処理装置。 ３、キャッシュメモリと主記憶を有する情報処理装置が
   、ＤＭＡ制御を行うための１または２以上のＤＭＡ制御
   手段と、上記ＤＭＡ制御手段が主記憶を参照するために
   出力する論理アドレスを、主記憶を参照できる物理アド
   レスに変換するＤＭＡ用アドレス変換手段と、上記情報
   処理装置に、ＤＭＡ用アドレス情報を出力する出力手段
   とを有するＤＭＡ制御装置において、 上記ＤＭＡ用アドレス変換手段は、ＤＭＡアクセス時に
   上記キャッシュメモリを参照するか否かを示すフラグを
   有し、 上記出力手段は、該フラグに基づき、キャッシュメモリ
   を参照するか、直ちに主記憶を参照するどうかを示す情
   報を出力することを特徴としたＤＭＡ制御装置。 ４、中央処理装置と、主記憶と、上記主記憶を制御する
   主記憶制御手段と、上記主記憶中の少なくとも一部のア
   ドレスの内容を有するキャッシュメモリと、上記主記憶
   制御手段を介して、主記憶を参照できる少なくとも１つ
   のＤＭＡ制御手段とを備えた情報処理装置において、 ＤＭＡアクセス時に上記キャッシュメモリを参照するか
   、否かを示す情報を保持する保持手段を有し、 上記主記憶制御手段は、ＤＭＡアクセス時に、上記情報
   に基づき、上記キャッシュメモリを参照するか、または
   、直ちに、上記主記憶を参照するか、いずれかを行なう
   ことを特徴とした情報処理装置。 ５、キャッシュメモリと主記憶を有する情報処理装置が
   、ＤＭＡ制御を行うための１または２以上のＤＭＡ制御
   手段と、上記ＤＭＡ制御手段からの情報にもとづき、上
   記情報処理装置に、ＤＭＡ用アドレス情報を出力する出
   力手段とを有するＤＭＡ制御装置において、上記ＤＭＡ
   制御手段は、ＤＭＡアクセス時に上記キャッシュメモリ
   を参照するか否かを示す情報を保持するテーブルを有し
   、上記出力手段は、上記情報に基づき、キャッシュメモ
   リを参照するか、直ちに、主記憶を参照するどうかを示
   す情報を出力することを特徴としたＤＭＡ制御装置。 ６、キャッシュメモリと主記憶を有する情報処理装置が
   、ＤＭＡ制御を行うための１または２以上のＤＭＡ制御
   手段と、上記ＤＭＡ制御手段からの情報にもとづき、上
   記情報処理装置に、ＤＭＡ用アドレス情報を出力する出
   力手段とを有するＤＭＡ制御装置において、上記ＤＭＡ
   用アドレス変換手段は、ＤＭＡアクセス時に上記キャッ
   シュメモリを参照するか否かを示す情報を有し、上記出
   力手段は、上記情報に基づき、キャッシュメモリを参照
   するか、直ちに、主記憶を参照するどうかを示す情報を
   出力することを特徴としたＤＭＡ制御装置。