JPH06266617A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH06266617A JPH06266617A JP5051685A JP5168593A JPH06266617A JP H06266617 A JPH06266617 A JP H06266617A JP 5051685 A JP5051685 A JP 5051685A JP 5168593 A JP5168593 A JP 5168593A JP H06266617 A JPH06266617 A JP H06266617A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- memories
- memory
- cache memory
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- Prior art date
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- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 インタリーブ構成をとる主メモリとキャッシ
ュメモリとの間のデータ転送を高速化する。 【構成】 キャッシュメモリ３，４を主メモリ５，６に
合わせてインタリーブ構成とし、主メモリおよびキャッ
シュメモリのデータライン１０１，１０２を共通化し、
インタリーブのウェイ（１）〜（ｎ）を一致させて、主
メモリとキャッシュメモリ間のデータ転送を各ウェイが
独立して実行する。
ュメモリとの間のデータ転送を高速化する。 【構成】 キャッシュメモリ３，４を主メモリ５，６に
合わせてインタリーブ構成とし、主メモリおよびキャッ
シュメモリのデータライン１０１，１０２を共通化し、
インタリーブのウェイ（１）〜（ｎ）を一致させて、主
メモリとキャッシュメモリ間のデータ転送を各ウェイが
独立して実行する。
Description
【０００１】
【産業上の利用分野】本発明は、主メモリがインタリー
ブ構成をとる場合のキャッシュメモリに関し、特に主メ
モリとキャシュメモリ間のデータ転送を高速化するのに
好適なキャッシュメモリに関する。
ブ構成をとる場合のキャッシュメモリに関し、特に主メ
モリとキャシュメモリ間のデータ転送を高速化するのに
好適なキャッシュメモリに関する。
【０００２】
【従来の技術】主メモリの高速化技術の一つとして、イ
ンタリーブ方式が広く知られている。このインタリーブ
方式では、主メモリを複数のウェイ（１〜ｎ）に分け、
プロセッサからのメモリアクセスに対して、全ウェイを
アクセスし、同時または逐次に、リードデータ（ＤＴ１
〜ＤＴｎ）を取り込むことにより、複数のデータを高速
に読み出す技術である。一方、キャッシュメモリは、一
般に、プロセッサと主メモリの間に接続されている。そ
して、プロセッサからのメモリ参照アドレスをキャッシ
ュのディレクトリアドレスと比較し、一致していればキ
ャッシュメモリからデータを読み出し、不一致の場合に
は主メモリからデータを読み出すとともに、主メモリか
らキャッシュメモリへのブロックデータの連続転送を実
行する。この構成は、例えば図２に示す通りである。図
２において、１はプロセッサ、５，６はｎウェイのイン
タリーブ構成をとる主メモリ、７はキャッシュメモリ、
８は主メモリ制御装置、１０１〜１０３はデータライン
である。このような構成により、主メモリ５，６からキ
ャッシュメモリ７への連続データ転送を実行する場合、
読み出しデータ（ＤＴ１〜ＤＴｎ）を一旦主メモリ制御
装置８に蓄え、データライン１０３経由でキャッシュメ
モリ７に転送するため、そのオーバヘッドが問題とな
る。なお、従来のインタリーブ方式については、例えば
特開昭６１−１７７５５５号に記載されているように、
主メモリのＲＡＭアクセス方法等がある。
ンタリーブ方式が広く知られている。このインタリーブ
方式では、主メモリを複数のウェイ（１〜ｎ）に分け、
プロセッサからのメモリアクセスに対して、全ウェイを
アクセスし、同時または逐次に、リードデータ（ＤＴ１
〜ＤＴｎ）を取り込むことにより、複数のデータを高速
に読み出す技術である。一方、キャッシュメモリは、一
般に、プロセッサと主メモリの間に接続されている。そ
して、プロセッサからのメモリ参照アドレスをキャッシ
ュのディレクトリアドレスと比較し、一致していればキ
ャッシュメモリからデータを読み出し、不一致の場合に
は主メモリからデータを読み出すとともに、主メモリか
らキャッシュメモリへのブロックデータの連続転送を実
行する。この構成は、例えば図２に示す通りである。図
２において、１はプロセッサ、５，６はｎウェイのイン
タリーブ構成をとる主メモリ、７はキャッシュメモリ、
８は主メモリ制御装置、１０１〜１０３はデータライン
である。このような構成により、主メモリ５，６からキ
ャッシュメモリ７への連続データ転送を実行する場合、
読み出しデータ（ＤＴ１〜ＤＴｎ）を一旦主メモリ制御
装置８に蓄え、データライン１０３経由でキャッシュメ
モリ７に転送するため、そのオーバヘッドが問題とな
る。なお、従来のインタリーブ方式については、例えば
特開昭６１−１７７５５５号に記載されているように、
主メモリのＲＡＭアクセス方法等がある。
【０００３】
【発明が解決しようとする課題】上記従来技術では、イ
ンタリーブ方式におけるキャッシュメモリの方式につい
ては配慮がなされておらず、キャッシュメモリへのブロ
ックデータ転送のためには、主メモリ制御装置内に専用
のバッファを設け、各ウェイから読み出したデータを順
次バッファに格納し、その格納データをキャッシュメモ
リに転送する必要があり、この間、キャッシュメモリは
参照禁止となる。このオーバヘッドは、キャッシュメモ
リのブロック長が２〜４データと短かければあまり問題
はないが、８〜１６データと長い場合には問題となる。
本発明の目的は、このような問題点を改善し、インタリ
ーブ方式の主メモリとの高速データ転送が可能であり、
プロセッサからキャッシュメモリへの連続アドレス参照
を高速に実行するキャッシュメモリを提供することにあ
る。
ンタリーブ方式におけるキャッシュメモリの方式につい
ては配慮がなされておらず、キャッシュメモリへのブロ
ックデータ転送のためには、主メモリ制御装置内に専用
のバッファを設け、各ウェイから読み出したデータを順
次バッファに格納し、その格納データをキャッシュメモ
リに転送する必要があり、この間、キャッシュメモリは
参照禁止となる。このオーバヘッドは、キャッシュメモ
リのブロック長が２〜４データと短かければあまり問題
はないが、８〜１６データと長い場合には問題となる。
本発明の目的は、このような問題点を改善し、インタリ
ーブ方式の主メモリとの高速データ転送が可能であり、
プロセッサからキャッシュメモリへの連続アドレス参照
を高速に実行するキャッシュメモリを提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のキャッシュメモリは、主メモリがインタリ
ーブ構成をとるデータ処理システムにおいて、キャッシ
ュメモリを主メモリに合わせてインタリーブ構成とし、
主メモリおよびキャッシュメモリのデータラインを共通
化し、主メモリおよびキャッシュメモリのインタリーブ
のウェイを一致させて、主メモリとキャッシュメモリ間
のデータ転送を各ウェイが独立して実行することに特徴
がある。
め、本発明のキャッシュメモリは、主メモリがインタリ
ーブ構成をとるデータ処理システムにおいて、キャッシ
ュメモリを主メモリに合わせてインタリーブ構成とし、
主メモリおよびキャッシュメモリのデータラインを共通
化し、主メモリおよびキャッシュメモリのインタリーブ
のウェイを一致させて、主メモリとキャッシュメモリ間
のデータ転送を各ウェイが独立して実行することに特徴
がある。
【０００５】
【作用】本発明においては、主メモリとキャッシュメモ
リ間のデータ転送は、インタリーブのウェイ単位に共通
のデータライン上で実行されるため、主メモリ制御装置
やキャッシュ制御装置を介することはなく、高速な連続
データ転送が可能である。また、キャッシュメモリをイ
ンタリーブ構成にすることにより、プロセッサからの連
続アドレスの高速リードアクセスが可能である。
リ間のデータ転送は、インタリーブのウェイ単位に共通
のデータライン上で実行されるため、主メモリ制御装置
やキャッシュ制御装置を介することはなく、高速な連続
データ転送が可能である。また、キャッシュメモリをイ
ンタリーブ構成にすることにより、プロセッサからの連
続アドレスの高速リードアクセスが可能である。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明の一実施例におけるデータ処理装置
の構成図である。図１において、１はプロセッサ、２は
主メモリ＆キャッシュメモリ制御装置、３はウェイ
（１）のキャッシュメモリ、４はウェイ（ｎ）のキャッ
シュメモリ、５はウェイ（１）の主メモリ、６はウェイ
（ｎ）の主メモリ、１０１，１０２はデータラインであ
る。本実施例では、主メモリ５，６はｎウェイのインタ
リーブ構成とし、かつキャッシュメモリ３，４も主メモ
リ５，６に対応させてｎウェイのインタリーブ構成とす
る。また、各ウェイ毎に主メモリとキャッシュメモリは
共通のデータライン１０１，１０２上に接続する。この
ため、主メモリ＆キャッシュメモリ制御装置２を介する
ことなく、直接主メモリ５，６からキャッシュメモリ
３，４へ連続データ転送することができる。すなわち、
ウェイ（１）ではデータライン１０１（ＤＴ１）で主メ
モリ５からキャッシュメモリ３へ、ウェイ（ｎ）ではデ
ータライン１０２（ＤＴｎ）で主メモリ６からキャッシ
ュメモリ４へ並行して高速連続データ転送が可能とな
る。
る。図１は、本発明の一実施例におけるデータ処理装置
の構成図である。図１において、１はプロセッサ、２は
主メモリ＆キャッシュメモリ制御装置、３はウェイ
（１）のキャッシュメモリ、４はウェイ（ｎ）のキャッ
シュメモリ、５はウェイ（１）の主メモリ、６はウェイ
（ｎ）の主メモリ、１０１，１０２はデータラインであ
る。本実施例では、主メモリ５，６はｎウェイのインタ
リーブ構成とし、かつキャッシュメモリ３，４も主メモ
リ５，６に対応させてｎウェイのインタリーブ構成とす
る。また、各ウェイ毎に主メモリとキャッシュメモリは
共通のデータライン１０１，１０２上に接続する。この
ため、主メモリ＆キャッシュメモリ制御装置２を介する
ことなく、直接主メモリ５，６からキャッシュメモリ
３，４へ連続データ転送することができる。すなわち、
ウェイ（１）ではデータライン１０１（ＤＴ１）で主メ
モリ５からキャッシュメモリ３へ、ウェイ（ｎ）ではデ
ータライン１０２（ＤＴｎ）で主メモリ６からキャッシ
ュメモリ４へ並行して高速連続データ転送が可能とな
る。
【０００７】
【発明の効果】本発明によれば、主メモリとキャッシュ
メモリ間のデータ転送を高速に実行できる。また、キャ
ッシュメモリをインタリーブ構成とすることにより、プ
ロセッサからキャッシュメモリへの連続アドレス参照を
高速に実行できる。
メモリ間のデータ転送を高速に実行できる。また、キャ
ッシュメモリをインタリーブ構成とすることにより、プ
ロセッサからキャッシュメモリへの連続アドレス参照を
高速に実行できる。
【図１】本発明の一実施例におけるデータ処理装置の構
成図である。
成図である。
【図２】従来のインタリーブ構成の主メモリを備えたデ
ータ処理装置の構成図である。
ータ処理装置の構成図である。
１ プロセッサ ２ 主メモリ＆キャッシュ制御装置 ３ キャッシュメモリ ４ キャッシュメモリ ５ 主メモリ ６ 主メモリ ７ キャッシュメモリ ８ 主メモリ制御装置 １０１ データライン １０２ データライン １０３ データライン
Claims (1)
- 【請求項１】 インタリーブ構成の主メモリおよび該主
メモリの内容の一部を保持するキャッシュメモリを備え
たデータ処理システムにおいて、該キャッシュメモリ
は、主メモリのインタリーブのウェイと一致する複数の
ウェイに分割され、各該ウェイは主メモリと共通のデー
タラインを有することを特徴とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051685A JPH06266617A (ja) | 1993-03-12 | 1993-03-12 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051685A JPH06266617A (ja) | 1993-03-12 | 1993-03-12 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266617A true JPH06266617A (ja) | 1994-09-22 |
Family
ID=12893751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5051685A Pending JPH06266617A (ja) | 1993-03-12 | 1993-03-12 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266617A (ja) |
-
1993
- 1993-03-12 JP JP5051685A patent/JPH06266617A/ja active Pending
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