JPH02217944A - キャッシュメモリにおけるバス監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主メモリ等とキャッシュメモリとの間で不一
致を防止するキャッシュメモリにおけるバス監視装置に
関する。

（従来の技術） 一般にキャッシュメモリ９は、第５図に示すように、Ｃ
ＰＵｌ０と主メモリ９の間に介在し、ＣＰＵｌ０が低速
の主メモリ９をリードしたとき、同時にデータを高速の
キャッシュメモリ１１に格納しており、再度ＣＰＵｌ０
が同一アドレスをリードしたときは、キャッシュメモリ
１１からデータを読み出すことによりＣＰＵＩ　Ｏのメ
モリアクセスを高速化する。

バス監視機能は、主メモリ９とキャッシュメモリ１１と
の間でデータネ一致が生じないようにする方法の１つで
あって、ＤＭＡ１２等の他のバスマスタが主メモリのデ
ータを変更しようとするとき、もしそのデータがキャッ
シュメモリ１１にコピーされていた場合は、キャッシュ
メモリ１１のそのデータを無効とする機能である。

このようなバス監視機能を行なう従来例を第３図に示す
。第３図において、タグメモリ１３は主メモリをリード
したときのアドレスを、キャッシュメモリ１１は主メモ
リをアクセスしたときのデータを格納しておく。

ＣＰＵからのアクセスとシステムバスの監視は、１つの
タグメモリ１３をマルチプレクサ１４で切換えて交互に
使用する。ＣＰＵからのアクセスのときは、マルチプレ
クサ１４をＣＰＵアドレス側として、タグメモリ１３の
内容とＣＰＵアドレス出力をコンパレータ１５で比較し
、一致した場合においてＣＰＵからのアクセスがリード
ならば、このアドレスに対応するキャッシュメモリ１１
のデータをＣＰＵへ伝送する。システムバス監視につい
て説明すると、マルチプレクサ１４をシステムバスアド
レス側とし、タグメモリ１３の内容とシステムバスアド
レスをコンパレータで比較し、一致した場合でシステム
バス上のアクセスがライトならば、そのタグメモリの内
容を無効値とする。

（発明が解決しようとする課題） 上記のようなバス監視装置では、第４図に示すように、
ＣＰＵのアクセスサイクルＴの１／２がタグメモリのア
クセスサイクルとなり、換言すればタグメモリ１３のア
クセスサイクルの最小値の２倍がＣＰＵアクセスサイク
ルの限界となり、高速化を図ることができなかった。

本発明は、このような事情により発明されたもので、Ｃ
ＰＵのアクセス速度を高速化することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、システムバスアドレス側とＣＰＵアドレス側
とを切換える２組のマルチプレクサと、２組のタグメモ
リおよびコンパレータとを備えて、ＣＰＵのアクセスサ
イクル時間とタグメモリのアクセスサイクル時間とを同
一にしてバス監視装置の処理速度を高めることを特徴と
する。

（作用） ＣＰｔＪのアクセスサイクル時間とタグメモリのアクセ
スサイクル時間が同一となった。

（実施例） 次に本発明の一実施例を示す第１図、第２図について本
発明の詳細な説明する。

第１図は本発明の構成を示すブロック図で、システムア
ドレス側とＣＰＵアドレス側とを切り換える２組の第１
のマルチプレクサ１と第２のマルチプレクサ２と、ＣＰ
Ｕが主メモリをリードしたときのアドレスを各々格納す
る２組の第１タグメモリ３と第２のタグメモリ４とを備
えている。

さらに、上記２組の第１および第２のタグメモリ３，４
の内容とシステムバス又はＣＰＵアドレスとを各々比較
する２組の第１のコンパレータ６と第２のコンパレータ
７を有する。５はキャッシュメモリである。

コントローラ８は２組のマルチプレクサ１．２の切換え
や、２組のタグメモリ３，４およびキャッシュメモリ５
のリードおよびライトの制御を行なう。

次に図面について本発明の詳細な説明する。

２組の第１および第２のマルチプレクサ１．２はマルチ
プレクサ、例えば第１のマルチプレクサ１がシステムア
ドレス側ならば、他方のすなわち第２のマルチプレクサ
２はＣＰＵアドレス側と常に互いに反対側に切換るよう
にコントローラ８によって制御されている。

したがって、２組の第１のタグメモリ３と第２のタグメ
モリ４はＣＰＵからのアクセスとシステムバスからのア
クセスの監視が交互に入れ変わる。

これに２組の第１のコンパレータ６と第２のコンパレー
タ７との接続をみると、第１のマルチプレクサ１と第１
のタグメモリ３と第１のコンパレータ６とが、第２のマ
ルチプレクサ２と第２のタグメモリ４と第２のコンパレ
ータ７とがそれぞれ組となる。

まずＣＰＵからのアクセスについて説明すると、ＣＰＵ
からのアクセスは第１又は第２のマルチプレクサ１，２
のうちＣＰＵアドレス側に切り換えている組で調べられ
る。

すなわち、２組のタグメモリ３又は４の内容とＣＰＵア
ドレスを２組のコンパレータ６又は７で比較し、一致し
たとき、ＣＰＵのアクセスがり−ドの場合は、このアド
レスに対応するキャッシュメモリ５のデータをＣＰＵに
伝送り１、ＣＰＵアクセスがう・イトのときはこのアド
レスに対応するキャッシュメモリのデータをＣＰＵの出
力データに更新し、主メモリも更新される。

比較により不一致で、ＣＰＵアクセスがリードの場合は
、２組のタグメモリ３又は４とキャッシュメモリ５を主
メモリをリードした値にそれぞれ更新する。この場合、
主メモリのアクセスサイクルは通常、タグメモリ３又は
４のアクセスサイクルの倍数となる為、双方のタグメモ
リ３，４が更新される。

比較により不一致でＣＰＵアクセスがライトの場合は主
メモリのみ更新される。

次にシステムバスの監視について説明すると、２組のマ
ルチプレクサ１，２のうちシステムバス側に切り換わっ
ている組で行なわれる。

システムバスのアクセスがあると、第１又は第２のタグ
メモリ３，４の何れかの内容とシステムバスからのアド
レスとを２＃Ｉの第１又は第２のコンパレータ６．７の
いずれかで比較し２、一致であってシステムバスのアク
セスがライトの場合は、第１、第２のタグメモリ３，４
のいずれかの内容を無効値とする。この場合、システム
バスのアクセスサイクルは通常、Ｔ５１、第２のタグメ
モリ３゜４のアクセスサイクルのＨ（３となる為、第１
．第２のタグメモリ３，４の双方が無効値に更新される
。

不一致か又はシステムバスのアクセスがリードの場合は
双方の第１、第２のタグメモリ３，４の更新は行なわな
い。

上記のような、第１、第２のタグメモリ３．４のアクセ
スサイクルとＣＰＵのアクセスサイクルの関係は第２図
のタイミングチャートに示されている。この図から明ら
かなようにＣＰＴＪのアクセスサイクルとタグメモリの
アクセスサイクル時間が同一となる。換言すれば、２紐
のタグメモリ３．４の各々のアクセスサイクルの最小値
がＣＰＴＪのアクセスサイクルの限界となる。

すなわち、ＣＰＵのアクセスサイクルの限界を従来例の
２倍とすることができ、高速化を図ることができる。

［発明の効果］ この発明によれば、タグメモリ、マルチプレクサ、コン
パレータからなる監視構成を２重化することにより、Ｃ
ＰＵのアクセスサイクルの限界を従来例の２倍とするこ
とができるので、＾速処理を行なうことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、口 第２は本発明の動作を示すタイミングチャートで＾ ある。 第３図は、従来例の構成を示すブロック図、第４図はそ
の動作を示すタイミングチャート、第５図はキャッシュ
メモリを用いた従来のシステム構成を示すブロック図で
ある。 ｌ・・・第１のマルチプレクサ、訃・・第２のマルチプ
レクサ５３・・・第１のタグメモリ、４由第２のタグメ
モリ、５・・・キャッシュメモリ、６・・・第１のフン
バ１７−９．１１・・・第２のコンパレータ、８・・・
コントローラ

Claims (1)

【特許請求の範囲】
1. ＣＰＵが主メモリをアクセスしたときのデータを格納す
   るキャッシュメモリと、ＣＰＵが主メモリをリードした
   ときのアドレスをそれぞれ格納する２組のタグメモリと
   、この２組のタグメモリをＣＰＵのアクセスとシステム
   バスのアクセスの監視にぞれぞれ切換える２組のマルチ
   プレクサと、前記２組のタグメモリのアドレスとＣＰＵ
   アドレス、システムバスアドレスとをそれぞれ比較する
   ２組のコンパレータと、前記２組のマルチプレクサの切
   換えおよび前記タグメモリと前記キャッシュメモリのリ
   ード・ライトを制御するコントローラとを具備したこと
   を特徴とするキャッシュメモリにおけるバス監視装置。