JPH0374758A - データ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 バッファメモリを経由してＣＰＵ間でデータを転送する
回路に関し、 １つのＣＰＵからデータを書き込む（読み出す）とき、
複数のＣＰＵヘランダムに読み出す（書き込む）ことが
できるデータ転送回路を実現することを目的とし、 デュアルポートメモリと、該メモリの読出（書込）側の
シーケンシャルなアドレスを生成するアドレス発生部と
、該メモリから１つのＣＰＵ　（複数のＣＰＵ）に読み
出され（書き込まれ）るデータのアドレスと複数のＣＰ
Ｕのいずれか（１つのＣＰ　ｔＪ　）から該メモリに書
き込まれ（読み出され）るデータのアドレスとを入力し
、書込（読出）アドレスから読出（書込）アドレスを引
いた値が所定値よりも小さいときには読出（書込）禁止
フラグを該１つのＣＰＵ　（複数のＣＰＵ）に与え、読
出（書込）アドレスから書込（読出）アドレスを引いた
値が該所定値よりも小さいときには書込（読出）禁止フ
ラグを発生して該複数のＣＰＵ（１つＣＰＵ）に与える
アドレス監視部とで構成する。

現在のＣＰＵには処理速度の速いものと遅いものとが在
るため、データ転送を行うためにはバッファメモリを用
いて処理速度の差を吸収させる必要がある。

〔従来の技術〕

このようなデータの転送を行うに際して使用されるバッ
ファメモリとしては、Ｆ［Ｆ○（ファースト・イン・フ
ァースト・アウト）メモリが従来より良く知られており
、このＦｉＦ○メモリに書き込まれたデータの読出は、
そのデータの書込順に行われる。

このような従来例としては、例えば特開昭５８−１５３
２８９号公報、同６０−１５７７９３号公報、同６３−
１１４３８３号公報が挙げられる。

〔産業上の利用分野〕

本発明はデータ転送回路に関し、特にバッファメモリを
経由してＣＰＵ間でデータを転送する回路に関するもの
である。

（発明が解決しようとする課題） 上述したように処理速度の速いＣＰＵと遅いＣＰＵとの
間でデータ転送を効率的に行うためには処理速度の遅い
ＣＰＵ側はバッファメモリに複数個並列接続することが
望ましいが、バッファメモリにＦＩＦＯメモリを用い、
その一方の端子側に複数個のＣＰｔＪ　（以下、「複数
」側ＣＰＬＩと略称する）を並列接続すると、上記のよ
うな従来例ではＦＩＦＯメモリへのデータ書込が行われ
た順でしかデータの読出ができず、「複数」側ＣＰＵが
任意の順番でランダムアクセスすることができない。

即ち、「複数」側の成るＣＰＵがアクセスしないと次の
別のＣＰＵはアクセスできないという問題点があった。

（尚、上記の特開昭６３−１１４３８３号公報は書込の
開始アドレスのみがランダムに設定できるだけであり、
依然として書込は明番にしか行われない、） 従って、本発明は、１つのＣＰＵ　（以下、「１」側Ｃ
ＰＵと略称する）からデータを書き込むか又は読み出す
とき、「複数」側ＣＰＵヘランダムに読み出すか又は書
き込むことができるデータ転送回路を実現することを目
的とする。

〔課題を解決するための手段〕

上記の目的を達成するための本発明に係るデータ転送回
路では、第１図に原理的に示すように、ＦＩＦＯメモリ
の代わりにデュアルポートメモリ１を用いており、更に
このメモリ１の読出側のシーケンシャルなアドレスを生
成するアドレス発生部２と、該メモリ１から１つのＣＰ
Ｕ（ｒｌｊ側ＣＰＵ）に読み出すデータのアドレスと複
数のＣｐｕｃｒ複数」側ＣＰＵ）のいずれかから該メモ
リ１に書き込むデータのアドレスとを入力し、書込アド
レスから読出アドレスを引いた値が所定値よりも小さい
ときには読出禁止フラグを該’　Ｉ　Ｊ側ＣＰＵに与え
、読出アドレスから書込アドレスを引いた値が該所定値
よりも小さいときには書込禁止フラグを発生して該「複
数」側ＣＰＵに与えるアドレス監視部３とを備えている
。

また、本発明では第２図に示すように、メモリ１の書込
側のシーケンシャルなアドレスを生成するアドレス発生
部４と、「１」側ＣＰＵから該メモリｌに書き込むデー
タのアドレスと「複数Ｊ側ＣＰＵのいずれかに咳メモリ
ｌから読み出すデータのアドレスとを入力し、書込アド
レスから読出アドレスを引いた値が所定値よりも小さい
ときには読出禁止フラグを咳「複数Ｊ（ｐｌｃＰＵに与
え、読出アドレスから書込アドレスを引いた値が該所定
値よりも小さいときには書込禁止フラグを発生して該ｒ
ｌ」側ＣＰＵに」ｔえるアドレス監視部５とで＄４１ａ
することもできる。

〔作　　用〕

第１図の本発明においては、第３図に示すように、デュ
アルポートメモリ１には、書込アドレスを指すポインタ
ＷＰと、読出アドレスを指すポインタＲＰとが有り、「
複数」側ＣＰＵからの書込アドレスポインタＲＰがラン
ダムに変化する。

今、メモリｌには書込と読出が同時に行われているとす
ると、アドレス監視部３でＷＰとＲＰの差分ＷＰ−ＲＰ
を計算し、この差分の絶対値ＩＷＰ−ＲＰ　ｌが予め設
定されている所定値Ｍより大きければ、書込及び読出の
両方共許可するが、図示のようにｏ＜ｗｐ■−ＲＰ＜Ｍ
になった場合には、アンダーフローを意味するのでｒｌ
」側ＣＰＵに対して読出禁止フラグを発生して読出を禁
止し、更にＯ＜ＲＰ−ＷＰ■〈Ｍとなった場合には、オ
ーバーフローを意味するので、「複数Ｊ（ＩＩＩＩｃＰ
Ｕに対して書込禁止フラグを発生して書込を禁止させる
。

第２図の本発明においては第４図に示すように、「複数
」側ＣＰＵからの読出アドレスポインタＲＰがランダム
に変化する。

そして、アドレス監視部５で、ＷＰとＲＰの差分ＷＰ−
ＲＰを計算し、この差分の絶対値ＩＷＰ−ＲＰＩが予め
設定されている所定値Ｍより大きければ、上記と同様に
書込及び読出の両方共許可するが、図示のように０＜ｗ
Ｐ−ＲＰ■〈Ｍになった場合には、アンダーフローを意
味するので’？ｊｌ［＠」側ＣＰＵに対して読出禁止フ
ラグを発生して読出を禁止し、更にＯ＜ＲＰ■−ＷＰ＜
Ｍとなった場合には、オーバーフローを意味するので、
ｒｌｊ側ＣＰＵに対して書込禁止フラグを発生して書込
を禁止させる。

このようにしてデュアルポートメモリを用いることによ
り「複数」側ＣＰＵから書込又は読出がランダムにアク
セスできると共にｒｌｊ側ＣＰＵとの競合によるアンダ
ーフロー又はオーバーフロー特のアクセスを調整してい
る。

〔実　施　例］ 第５図は、第１図及び第２図に示したアドレス監視部３
，５の一実施例を示したもので、このアドレス監視部は
プロセッサ一方式のＲＯＭでｉｌｌ威されており、同図
（ａ）に示すように、書込アドレスＡと読出アドレスＢ
とを受けて読出禁止フラグ（エンプティ・フラグ）又は
書込禁止フラグ（フル・フラグ）を適宜出力するように
制御アルゴリズムがプログラムされている。

このＲＯＭの制御アルゴリズムが同図（ロ）に示されて
おり、このアルゴリズムは第３図及び第４図について説
明した通りである。尚、読出アドレスＲＰ−書込アドレ
スＷＰの場合は、初期状態であるので、読出の方を禁止
して書込のみを行わせることとなる。

第６図は第１図に示した本発明のデータ転送回路の応用
例を示したもので、この例では画像符号化装置の符号化
器を示しており、第１図の構成がバッファ記憶部１０に
内蔵されており、「複数」側ＣｐＵは３つの符号化部２
ｉ〜２３で構成され、セレクタ（Ｓ巳Ｌ）２４で選択さ
れてバッファ記憶部１０と接続されるようになっている
。また、ｒｌ」側ＣＰＵは可変長符号化部２５で構成さ
れている。従って、書込禁止フラグが各符号化部２１〜
２３に対して与えられ、読出禁止フラグが可変長符号化
部２５に与えられるようになっている。

バッファ記憶部ＩＯ内のデュアルポートメモリｌには第
７図に示すような２８個のブロックデータ（８０バイト
）が記ｔ、ｔされており、各符号化部の処理は次のよう
に予め設定されている。

符号化部２１　：　３ｒ＋＋１（ｎ−０，１−９）のブ
ロック処理符号化部２２　：　３ｎ＋２（ｎＪ、１・・
・９〉のブロック処理符号化部２３　Ｎ　３ｎ＋３（ｎ
・０，１・・・９）のブロック処理このような画像符号
化装置の書込タイミングが第８図に示されており、符号
化部２１〜２３それぞれ独立に並列処理を行っているが
、処理に時間差が生じるのでブロックデータを書き込む
のは任意の時間となる。

この場合、従来のＦＩＦ○を用いると、符号化部２３が
第３ブロツクのデータを書き込みしようとしても、第２
ブロツクのデータが書き込まれていなければ符号化部２
３は第２ブロツク以前のデータが書き込まれるまで待機
させられることとなる。

しかし、本発明では、各符号化部は自分が書き込みたい
ブロックのデータをアドレス指定して第８図に示すよう
に書き込むことにより各符号化部は書込のための待機時
間が最小で済む。

そして、可変長符号化部２５では、オーバーフローにな
る場合を除いてシーケンシャルにブロックデータを読み
出すことができる。

第９図は第１図に示した本発明のデータ転送回路の応用
例を示したもので、この例では符号化器に対応する復号
化器を示しており、第２１！Ｉの構成がバッファ記憶部
２０に内蔵されており、「１」側ＣＰＵが可変長復号化
部３１で構成されてデータをバッファ記憶部２０に書き
込み、セレクタ（ＳＥＬ）３２を介して「複数」側ＣＰ
Ｕとしての３つの復号化部３３〜３５によって読み出さ
れるようになっている。

この復号化器の動作の場合には、第１０図に示すように
、可変長復号化部３１からシーケンシャルにデータの書
込が行われ、復号化部３３〜３５ではランダムに読み出
しが行われることとなる。

〔発明の効果〕

以上のように本発明のデータ転送回路によれば、デュア
ルポートメモリを用いて「１」側ＣＰＵの読出又は書込
をシーケンシャルに行うと共に、「複数」側ＣＰＵから
の書込又は読出をランダムに行い、両ＣＰＵのアクセス
が所定のアドレス値を緩衝として競合したときにはオー
バーフロー又はアンダーフローの状態にあるとして書込
又は読出を禁止するように構成したので、複数のＣＰＵ
による並列処理を行う場合の処理能力が向上することと
なる。

【図面の簡単な説明】

第１図及び第２図は本発明に係るデータ転送回路を原理
的に説明するための図、 第３図及び第４図は本発明回路の動作を説明するための
図、 第５図は本発明に用いるアドレス監視部の実施例を説明
した図、 第６図乃至第１０図は本発明の詳細な説明するための図
、である。 図において、 ｌ・・・デュアルポートメモリ、 ２．４・・・アドレス発生部、 ３．５・・・アドレス監視部。 図中、同一符号は同−又は相当部分を示す。 本発明の原珊図（その１） 第１図

Claims (2)

【特許請求の範囲】
1. （１）デュアルポートメモリ（１）と、 該メモリ（１）の読出側のシーケンシャルなアドレスを
   生成するアドレス発生部（２）と、 該メモリ（１）から１つのＣＰＵに読み出すデータのア
   ドレスと複数のＣＰＵのいずれかから該メモリ（１）に
   書き込むデータのアドレスとを入力し、書込アドレスか
   ら読出アドレスを引いた値が所定値よりも小さいときに
   は読出禁止フラグを該１つのＣＰＵに与え、読出アドレ
   スから書込アドレスを引いた値が該所定値よりも小さい
   ときには書込禁止フラグを発生して該複数のＣＰＵに与
   えるアドレス監視部（３）と、 を備えたことを特徴とするデータ転送回路。
2. （２）デュアルポートメモリ（１）と、 該メモリ（１）の書込側のシーケンシャルなアドレスを
   生成するアドレス発生部（４）と、 １つのＣＰＵから該メモリ（１）に書き込むデータのア
   ドレスと複数のＣＰＵのいずれかに該メモリ（１）から
   読み出すデータのアドレスとを入力し、書込アドレスか
   ら読出アドレスを引いた値が所定値よりも小さいときに
   は読出禁止フラグを該複数のＣＰＵに与え、読出アドレ
   スから書込アドレスを引いた値が該所定値よりも小さい
   ときには書込禁止フラグを発生して該１つのＣＰＵに与
   えるアドレス監視部（５）と、 を備えたことを特徴とするデータ転送回路。