JPH0273591A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部にアドレスカウンタを持つ半導体記憶装置
さらにはそのような半導体記憶袋はに対するアクセス動
作の操作性を向上させる技術に関し、例えばデータを先
入れ先出し形式で入出力させるＦｉＦｏ　　（ファイフ
ォ）メモリに適用して有効な技術に関するものである。

〔従来技術〕

データの処理速度や転送速度が相違する複数の装置や機
能ブロック間でデータの受は渡しを行う場合にそのよう
な能力や速度の相違を吸収するため、ＦｉＦｏメモリな
どをバッファメモリとして利用することができる。

ＦｉＦｏメモリは、例えば複数個のメモリセルをマトリ
クス配置したメモリセルアレイと、メモリセルアレイに
含まれるメモリセルをアドレシングするためのアドレス
デコーダと、アドレシングされたメモリセルに対して書
き込み／読み出し動作を行う書き込み読み出し回路とを
備え、更に、アクセスアドレスを内部で生成するための
リードアドレスカウンタ及びライｌルアドレスカウンタ
を含む。リードアドレスカウンタはデータ読み出し動作
毎に順次読み出しアドレスをインクリメン１〜してアド
レスデコーダに供給し、またライトアドレスカウンタは
データ書き込み動作毎に順次書き込みアドレスをインク
リメントしてアドレスデコーダに供給する。夫々のアド
レスカウンタはメモノセルア“レイの記憶容量に応する
ビット数のリングカウンタなどによって構成される。デ
ータが空の状態においてリードアドレスカウンタとライ
トアドレスカウンタの値は一致され、書き込みが行われ
る度に書き込みアドレスカウンタの値がインクリメント
され、また、読み出しが行われる毎にリードアドレスカ
ウンタの値がインクリメントされる。リードアドレスカ
ウンタとライトアドレスカウンタの値は常に内部で監視
され、書き込み動作に際して両者の値が一致する場合に
は新たな書き込みを受は付けることができない状態にな
り、この状態をフル信号によってデータ書き込み元の装
はや機能モジュールに知らせる。読み出し動作に際して
両者の値が一致する場合には読み出すべきデータが最早
存在しない状態になり、この状態をエンプティ信号によ
ってデータ読み出し元の装置や機能モジュールに知らせ
る。

尚、ＦｉＦｏメモリについて記載された文献の例として
は日経マグロウヒル社発行の「日経エレクトロニクスＪ
Ｎｏ４２３号（１９８７年６月１５日発行）がある。

〔発明が解決しようとする課題〕

しかしながら、従来のＦｉＦｏメモリは既述のようにデ
ータの読み出しや書き込みの順番が内蔵アドレスカウン
タによって一義的に決定されているため、メモリセルに
対するランダムアクセスの要求には一切答えることがで
きない。例えば、システム動作上ＦｉＦｏメモリの途中
に格納されているデータをチエツクする必要が生じた場
合には、その必要なデータが順番に出力されるまで待た
なければならない。さらに、システム動作上のエラーな
どによって途中に不要なデータが生じた場合これをクリ
アするには当該不要データを全て順番に読み出してリー
ドアドレスカウンタの値を更新してやらなければならず
、そのための操作には時間がかかり、データのリアルタ
イム処理を妨げることにもなるということが本発明者に
よって明らかにされた。

本発明の目的は、データの読み出し又は／及び書き込み
の順番が内蔵アドレスカウンタによって規定されていて
もランダムアクセスが可能な半導体記憶装置を提供する
ことにある。本発明の別の目的は、データの読み出し又
は／及び書き込みの順番が内蔵アドレスカウンタの値に
によって規定されていてもデータの実質的なりリアを簡
単に行うことができる半導体記憶装置を提供することに
ある。

本発明の前記並びにそのほかの目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、データの読みだし又は／及び書き込みの順序
が内蔵アドレスカウンタによって規定される半導体記憶
装置において、アドレスカウンタの出力アドレス信号と
外部から供給されるアドレス信号とを選択する選択手段
を設け、この選択手段により外部アドレス信号をアクセ
スアドレス信号として採用するとき、上記アドレスカウ
ンタの更新動作を抑止制御可能にするものである。この
ように構成された半導体記憶装置において、アドレスカ
ウンタが指すアドレス以外の任意アドレスを外部アドレ
ス信号に基づいてアクセスするに際して、この半導体記
憶装置の物理的アドレス空間やアクセス対象とする所要
アドレスの基準となるアドレス情報が外部で必要になる
場合を考慮すると、アドレスカウンタの保持情報を外部
データ入出力端子を介して外部に読み出し可能にしてお
くことが望ましい。

また、データの読み出し又は／及び書き込みの順序が内
蔵アドレスカウンタによって規定される半導体記憶装置
において、外部データ入出力端子を介して上記アドレス
カウンタの値を外部から書き換え可能に構成するもので
ある。このように構成された半導体記憶装置において、
アドレスカウンタの値を書き換える場合に、そのアドレ
スカウンタの状態を外部で知る必要がある場合を考慮す
ると、外部データ入出力端子を介してアドレスカウンタ
の値を外部に読み出し可能にしておくことが望ましい。

〔作　用〕

上記した手段によれば、選択手段に外部アドレス信号を
選択させることにより、アドレスカウンタが指すアドレ
スをそのまま維持しながらそのアドレス以外の任意アド
レスから所要データを得ることができ、これによって、
データの読み出し又は／及び書き込みの順番が内蔵アド
レスカウンタによって規定された半導体記憶装置であっ
てもランダムアクセスが可能になる。

また、格納データの途中に不要なデータが生じたような
場合に、アドレスカウンタを外部から強制的に書き換え
ることにより、データの実質的なりリア処理を簡単に行
うことを達成するものである。

〔実施例１〕 第１図には本発明の一実施例であるＦｉＦｏメモリのブ
ロック図が示される。第１図に示されるＦｉＦｏメモリ
１は、特に制限されないが、第２図に示されるマイクロ
コンピュータもしくはプロセッサ２に含まれる１つの機
能モジュールとされる。第２図に示されるプロセッサ２
は、特に制限されないが、公知の半導体集積回路製造技
術によってシリコン基板のような１個の半導体基板に形
成される。

第２図にはＦｉＦｏメモリ１のほかに中央処理装置３と
シリアル入力回路４が代表的に示されている。シリアル
入力回路４はビットシリアルに供給される受信データＲ
ｘＤを同期化もしくは復元して取り込み、取り込んだデ
ータを並列変換して出力する。ＦｉＦｏメモリ１は、シ
リアル入力回路４から供給されるデータを蓄えるバッフ
ァメモリとして利用される。このＦｉＦｏメモリ１はシ
リアル入力回路４側インタフエース部と、中央処理装置
３側インタフ工−ス部とを備える。

シリアル入力回路４側インタフエース部には、シリアル
入力回路４から並列変換された受信データＤｒｘが供給
されると供に、この受信データＤｒｘの書き込みをＦｉ
Ｆｏメモリ１に指示するブツシュ信号Ｐが供給される。

シリアル入力回路４側インタフエース部からシリアル入
力回路４へはＦｉＦｏメモリ１に空きメモリセルがない
状態を知らせるためのフル信号ＦＳが供給される。

中央処理装置３側インタフ工−ス部は、アドレスバスＡ
ＢＵＳ及びデータバスＤＢＵＳを介して中央処理装置３
などとの間でデータＤｉの受は渡しやアドレス信号Ａｉ
の供給を受けると供に、アドレス信号Ａｉの所定ビット
をデコーダ５でデコードして生成された制御信号ＡＡ、
ＣＡを受け、さらにリード・ライト信号Ｒ／Ｗを受ける
。中央処理装置３側インタフ工−ス部から中央処理装置
３へはＦｉＦｏメモリ１に最早読み出すべきデータが存
在しない状態を知らせるためのエンプティ信号ＥＳ、並
びに中央処理装置３によるＦｉＦ。

メモリ１のアクセス動作を禁止指示するためのアクセス
禁止ステータス信号ＩＮＨが供給される。

中央処理装置３は、特に制限されないが、プロセッサ全
体の制御を司ると供に、受信データＲｘＤに対するプロ
トコル処理をも行うようになっている。

次に第１図に基づいてＦｉＦｏメモリ１の詳細を説明す
る。このＦｉＦｏメモリ１は、基本的に先入れ先出し形
式でデータの入出力を行うが、さらには中央処理装置３
によるランダムアクセス並びに不要データのクリア処理
が可能に構成されている。

第１図において１０は書き換え可能な複数個のメモリセ
ルがマトリクス配置されたメモリセルアレイである。メ
モリセルアレイ１０に含まれる所要メモリセルのアドレ
シングはアドレスデコーダ１１が行う。このアドレスデ
コーダ１１によってアドレシングされたメモリセルに対
するデータの読み出し書き込みは読み出し書き込み回路
１２が行うようになっている。

中央処理装置３によるランダムアクセスのためのアドレ
ス信号Ａｉはアドレス人力バッファ１５に供給される。

また、先入れ先出し形式でＦｉＦＯメモリ１にデータを
入出力させるためのアクセスアドレスを内部で生成する
ため、メモリセルアレイ１０の記憶容量に応するビット
数のリングカウンタなどによって構成されたリードアド
レスカウンタ１３及びライトアドレスカウンタ１４を備
える。ライトアドレスカウンタ１４は先入れ形式による
データ書き込み動作毎に順次書き込みアドレスＡｗをイ
ンクリメントして出力する。このライトアドレスカウン
タ１４のインクリメント動作はコントローラ１７から出
力される制御信号φＷｉがアサートされることによって
指示される。リードアドレスカウンタ１３は先出し形式
によるデータ読み出し動作毎に順次読み出しアドレスＡ
ｒをインクリメントして出力する。このリードアドレス
カウンタ１３のインクリメント動作はコントローラ１７
から出力される制御信号φｒｉがアサートされることに
よって指示される。

上記アドレス入力バッファ１５から出力されるアドレス
信号Ａｉ、上記リードアドレスカウンタ１３から出力さ
れるアドレス信号Ａｒ、及びライトアドレスカウンタ１
４から出力されるアドレス信号Ａｗは、セレクタ１６に
より選択されてアドレスデコーダ１１に供給される。セ
レクタ１６の選択制御はコントローラ１７から出力され
る複数ビットの制御信号φＳに従って行われる。

上記リードアドレスカウンタ１３とライトアドレスカウ
ンタ１４の値は初期状態において一致されるようになっ
ており、リードアドレスカウンタ１３から出力されるア
ドレス信号Ａｒとラントアドレスカウンタ１４から出力
されるアドレス信号Ａｗは常時比較判定回路１８に供給
されてその一致不一致が常時監視される。比較判定回路
１８は、先入れ形式の書き込み動作に際して両者の値Ａ
ｒ。

Ａｗが一致する場合には新たな書き込みを受は付けるこ
とができない状態をシリアル入力回路４に知らせるため
にフル信号ＦＳをハイレベルにアサートし、また、先出
し形式の読み出し動作に際して両者の値Ａｒ、Ａｗが一
致する場合には読み出すべきデータが最早存在しない状
態を中央処理装置３に知らせるためにエンプティ信号Ｅ
Ｓをハイレベルにアサートする。尚、比較判定回路１８
は、特に制限されないが、制御信号φｗｉによるライト
アドレスカウンタ１４のインクリメント指示に基づいて
先入れ形式の書き込み動作を検出し、また５制御信号φ
ｒｉによるリードアドレスカウンタ１３のインクリメン
ト指示に基づいて先出し形式の読み出し動作を検出する
。

上記読み出し書き込み回路１２は、中央処理装置３によ
る先出し形式のメモリリードアクセスとランダムアクセ
スに利用されるデータ入出力バッファ２０を介してデー
タバスＤＢＵＳにインタフェースされ、さらにシリアル
入力回路４による先入れ形式のメモリライトアクセスに
利用されるデータ入力バッファ２１を介してシリアル入
力回路４にインタフェースされる。データ人出カバソフ
ァ２０に対するデータの入出力制御はリード・ライト信
号Ｒ／Ｗのレベルに応じてコントローラ１７から出力さ
れる制御信号φｉ、φＱによって行われる。また、デー
タ人力バッファ２１によるデータの入力制御はコントロ
ーラ１７から出力される制御信号φｐによって行われる
。特に制限されないが、中央処理装置３による先出し形
式のメモリリートアクセスとランダムアクセスに際して
読み出し書き込み回路１２のリード／ライト制御はノー
ド・ライト信号Ｒ／Ｗのレベルに応じてコントローラ１
７から出力される制御信号φｒ、φＷによって指示され
、シリアル入力回路４による先入れ形式のメモリライト
アクセスに際して読み出し書き込み回路１２のライト制
御は上記制御信号φｐによって指示される。

上記リードアドレスカウンタ１３及びライトアドレスカ
ウンタ１４はデータ入出力バッファ２゜に結合され、そ
れが保持するアドレス信号Ａｒ。

Ａｗを中央処理装置３が読み出したり、また、その値を
中央処理装置３が強制的に書き換えたりすることができ
るようになっている。データ入出力バッファ２０に結合
されるリードアドレスカウンタ１３の入出力ゲートはコ
ントローラ１７から出力される制御信号φｒａｃにより
開閉制御される。

同様に、データ人出カバソファ２０に結合されるライト
アドレスカウンタ１４の入出力ゲートはコントローラ１
７から出力される制御信号φｗａｃにより開閉制御され
る。

ここで、上記デコーダ５から出力される制御信号ＡＡは
、そのハイレベルによりＦｉＦｏメモリ１をアドレス信
号Ａｉによってランダムアクセスすることを指示する信
号とみなされる。コントローラ１７は、制御信号ＡＡが
ハイレベルにアサートされると、制御信号φＳによりセ
レクタ１６にアドレス信号Ａｉを選択出力させる。この
ランダムアクセスにおけるリード・ライト動作はリード
・ライト信号Ｒ／Ｗによって指示される。これによって
メモリリード動作が指示される場合には制御信号φｒ、
φ０がアサートされ、且つ制御信号φＷ、φｉがネゲー
トされる。メモリライト動作が指示される場合には制御
信号φｒ、φ０がネゲートされ、且つ制御信号φＷ、φ
ｉがアサートされる。

デコーダ５から出力される上記２ビツトの制御信号ＣＡ
は、リードアドレスカウンタ１３やライトアドレスカウ
ンタ１４のアクセスを指示するための制御信号とされる
。制御信号ＣＡに含まれる所定１ビツトはそのハイレベ
ルによりリードアドレスカウンタ１３に対するアクセス
を指示するビットとみなされ、他の１ビツトはそのハイ
レベルによりライトアドレスカウンタ１４に対するアク
セスを指示するビットとみなされる。制御信号ＣＡによ
りリードアドレスカウンタ１３に対するアクセスが指示
されると、コントローラ１７は制御信号φｒａｃをアサ
ートしてリードアドレスカウンタ１３の図示しない入出
力ゲートを開ける。制御信号ＣＡによりライトアドレス
カウンタ１４に対するアクセスが指示されると、コント
ローラ１７は制御信号φｗａｃをアサートしてライトア
ドレスカウンタ１４の図示しない入出力ゲートを開ける
。このときのリード・ライト動作はリード・ライト信号
Ｒ／Ｗによって指示され、これに従って制御信号φｉ、
φＯの何れか一方がアサートされることにより、データ
人出カバソファ２ｏにおけるデータの入出力方向が制御
される。尚、リードアドレスカウンタ１３やライトアド
レスカウンタ１４のアクセスに際しては制御信号φｒ、
φＷは双方ともネゲートされる。

上記制御信号ＡＡがローレベルにネゲートされていると
き、リード・ライト信号Ｒ／Ｗによって読み出し動作が
指示されると、ＦｉＦｏメモリ１はリードアドレスカウ
ンタ１３の出力アドレス信号Ａｒに従った先出し形式に
よるリード動作モードとされる。これにより、制御信号
φｒｉがアサートされることによってリードアドレスカ
ウンタ１３がインクリメントされ、インクリメントされ
たリードアドレスカウンタ１３から出力されるアドレス
信号Ａｒがセレクタ１６を介してアドレスデコーダ１１
に供給される。

シリアル入力回路４から供給されるブツシュ信号ＰＵＳ
Ｈはそのハイレベルによりライトアドレスカウンタ１４
の出力アドレス信号Ａｗに従った先入れ形式によるライ
ト動作モードを指示する信号とみなされる。コントロー
ラ１７は、そのブツシュ信号Ｐ　Ｕ　Ｓ　Ｈがハイレベ
ルにアサートされると、制御信号φｗｉをアサートし、
これによってでライトアドレスカウンタ１４がインクリ
メントされ、このようにして得られたアドレス信号Ａｗ
がセレクタ１６を介してアドレスデコーダ１１に供給さ
れる。

本実施例のＦｉＦｏメモリ１は中央処理袋＠３及びシリ
アルに入力回路４の双方からアクセス可能であるから、
双方からのアクセスの競合を回避させるため、特に制限
されないが、コントローラ１７は中央処理装置３による
ＦｉＦｏメモリ１のアクセスを禁止指示するためのアク
セス禁止ステータス信号ＩＮＨを与える。この競合回避
の論理は、特に制限されないが、シリアル入出力回路４
からのアクセス要求を優先させるようになっており、ア
クセス禁止ステータス信号Ｉ　Ｎ　Ｈは例えばブツシュ
信号ＰＵＳＨのアサ−１・期間に呼応してアサートされ
る。

次に上記実施例の動作を説明する。

シリアル入力回路４は、フル信号ＦＳがネゲートされて
いることを条件にブツシュ信号Ｐ　Ｕ　Ｓ　Ｈをアサー
トして受信データＤｒｘをＦｉＦｏメモノ１に供給する
。これによりＦｉＦｏメモリ１はライトアドレスカウン
タ１４をインクリメントしながらその受信データＤｒｘ
を順番にメモリセルアレイ１０に格納していく。

中央処理装置３は、エンプティ信号ＥＳ及びアクセス禁
止ステータス信号ＩＮＨがネゲートされていることを条
件にＦｉＦｏメモリ１に対して先出し形式によるリード
動作を指示する。これによりＦｉＦｏメモリ１はリード
アドレスカウンタ１３をインクリメントしながら、メモ
セルアレイ１０に格納されている受信データを順番に読
み出していく。

ここで、システム動作上のエラーなどにより、メモリセ
ルアレイ１０に格納された受信データの途中しこ不要な
データが生じた場合にこれをクリアする動作を説明する
。例えば第５図（Ａ）に示されるようにリードアドレス
カウンタ１３とライトアドレスカウンタ１４がある値Ａ
ｒ、Ａｗを指しているとき、メモリセルアレイ１０のア
ドレス空間における領域ＥＤＩ、ＥＤ２のデータが不要
になった場合に、中央処理装置３は、第５図（Ｂ）に示
されるようにリードアドレスカウンタ１３の値をＡｒ’
に書き換え、また、ライトアドレスカウンタ１４の値を
Ａｗ’に書き換えてやればよい。

このようにしてリードアドレスカウンタ１３及びライト
アドレスカウンタ１４の値が書き換えられると、その後
シリアル入力回路４から与えられる受信データＤｒｘは
、ライトアドレスカウンタ１４によって示される値Ａｗ
’のアドレスから順次書き込まれ、領域ＥＤ２に残って
いる不要データは無視される。また、その後、メモリセ
ルアレイ１０に格納されている受信データを中央処理装
置３が先出し形式で読み込む場合には、リードアドレス
カウンタ１３によって示される値Ａｒ’のアドレスから
順次読み出され、領域ＥＤＩに残っているデータは無視
される。したがって、不要データを全て順番に読み出し
てリードアドレスカウンタ１３の値を更新してやらなく
ても、中央処理装置３がリードアドレスカウンタ１３や
ライトアドレスカウンタ１４の値を強制的に書き換える
操作だけで不要データに対する実質的なりリア処理を簡
単に行うことができる。

このクリア処理においてリードアドレスカウンタ１３及
びライトアドレスカウンタ１４の値を書き換えるとき、
そのアドレスカウンタ１３．１４の状態を中央処理装置
３が知る必要がある場合には、中央処理装置３はリード
アドレスカウンタ１３及びライ１ヘアトレスカウンタ１
４の値をリードアクセスし、読み込んだ値Ａｒ、Ａｗに
基づいて書き換えるべき値Ａｒ　　、Ａｗ’を算出する
。このようなアドレスカウンタ１３．１４のリードアク
セスが必要な場合としては、例えば中央処理装置３が不
要データのパケット番号やバイト数もしくはワード数し
か認識していないとき、メモリセルアレイ１０の物理的
アドレス空間や算出すべき値Ａｒ′、Ａｗ’の基準とな
るへき値Ａｒ、Ａｗを得なければならないような場合が
想定される。

次に、システム動作上ＦｉＦｏメモリ１の途中に格納さ
れているデータをチエツクする必要が生じた場合には、
中央処理装置３はアドレスバスＡ１によってＦｉＦｏメ
モリ１をランダムアクセスして所要のデータを読み込む
。このときのリード動作では制御信号φｒ１はアサート
されず、これによって、リードアドレスカウンタ１３の
値はそのまま維持される。このランダムアクセスに際し
て、中央処理装置３がＦｉＦｏメモリ１の物理的アドレ
ス空間やアクセス対象とする所要アドレスの基準となる
アドレス情報を必要とする場合、当該中央処理装置３は
リードアドレスカウンタ１３やライトアドレスカウンタ
１４をリードアクセスしてその値を読み込むことができ
る。

上記実施例によれば以下の作用効果を得るものである。

（１）セレクタ１６に外部アドレス信号Ａｉを選択させ
ることにより、中央処理装置３は、リードアドレスカウ
ンタ１３及びライトアドレスカウンタ１４が指すアドレ
スをそのままにした状態でそれらが指すアドレス以外の
任意アドレスから所要のデータを得ることができ、これ
によって、データの読み出し書き込みの順番が内蔵アド
レスカウンタ１３．１４の値によって規定されるＦｉＦ
。

メモリ１においてもランダムアクセスが可能になる。

（２）メモリセルアレイ１０に格納されたデータの途中
に不要なデータが生じたような場合に、リードアドレス
カウンタ１３又は／及びライトアドレスカウンタ１４の
値を中央処理装置３の制御で強制的に書き換えることに
より、ＦｉＦｏメモリ１におけるデータの実質的なりリ
ア処理を簡単に行うことができる。

（３）上記作用効果より、中央処理装置３によるランダ
ムアクセスと不要データの任意クリア処理が可能なＦｉ
Ｆｏメモリ１をシリアル入力回路４のバッファメモリと
して利用する場合に、中央処理装置３が受信データに対
するプロトコル処理を行おうとするときには、中央処理
処理装置３はＦｉＦｏメモリ１をランダムアクセスして
受信データに含まれるコントロールフィールドなどの情
報を任意に得てプロトコル処理を行うことができ、その
結果不要とされるような受信データや受信データに含ま
れる送信元識別データのような不要データをバッファメ
モリとしてのＦｉＦｏメモリ１上で簡単にクリア処理す
ることが可能になる。したがって、Ｆ　ｉＦ　ｏメモリ
１に受信したデータを一旦全てローカルメモリなどに転
送してからプロトコル処理を行う必要はなく、これによ
ってプロトコル処理の効率化さらにはそのためのシステ
ムの簡素化を図ることができる。

〔実施例２〕 第３図には本発明の他の実施例であるＦ　ｊ、　Ｆ　。

メモリのブロック図が示される。第３図に示されるＦｉ
Ｆｏメモリ３１は、特に制限されないが、第４図に示さ
れるマイクロコンピュータシステムに含まれる１つの周
辺装置とされ、公知の半導体集積回路製造技術によって
シリコン基板のような１の半導体基板に形成される。

第４図にはＦｉＦｏメモリ３１のほかに、バスマスタモ
ジュールとしてのプロセッサ３３及びシリアル入力回路
３４、さらにバス権調停を行うためのバスアービタ３２
が代表的に示され、それらはデータバスＤＢＵＳ、アド
レスバスＡＢＵＳ、及びコントロールバスＣＢＵＳに結
合されている。

プロセッサ３３．シリアル入力回路３４はバス権を要求
する信号としてバスリクエスト信号ＢＲＥＱ□、ＢＲＥ
Ｑ、を出力し、これらバスリクエスト信号ＢＲＥＱ１．
ＢＲＥＱ２を受けるパスアービタ３２はプロセッサ３３
．シリアル入力回路３４に対して排他的にバス権を認め
るためのパスアクルッジ信号ＢＡＣＫ１．ＢＡＣＫ、を
出力する。

シリアル入力回路３４はビットシリアルに供給される受
信データＲｘＤを同期化もしくは復元して取り込み、取
り込んだデータを並列変換して出力する。ＦｉＦｏメモ
リ３１は、シリアル入力回路３４から供給されるデータ
を蓄えるバッファメモリとして利用される。プロセッサ
３３は、特に制限されないが、ＦｉＦｏメモリ３１に格
納された受信データに対するプロトコル処理などのデー
タ処理をも行うようになっている。ＦｉＦｏメモリ３１
は単一チップもしくは単一ペレットにより構成され、汎
用的に利用される単一のインタフェース部を備える。こ
のインタフェース部は、上記データバスＤＢＵＳ、アド
レスバスＡＢＵＳ、及びコントロールバスＣＢＵＳに結
合されている。

ＦｉＦｏメモリ３１はプロセッサ３３やシリアル入力回
路３４から出力されるリード・ライト信号Ｒ／Ｗをコン
トロールバスＣＢＵＳを介して受けると供に、ＦｉＦｏ
メモリ３１に空きメモリセルがない状態を外部特にシリ
アル入力回路３４に知らせるためのフル信号ＦＳをコン
トロールバスＣＢＵＳに出力し、また、ＦｉＦｏメモリ
３１に最早読み出すべきデータが存在しない状態を外部
特にプロセッサ３３に知らせるためのエンプティ信号Ｅ
ＳをコントロールバスＣＢＵＳに出力する。

そしてＦｉＦｏメモリ３１は、プロセッサ３３やシリア
ル入力回路３４から出力されるアドレス信号Ａｉの所定
ビットをデコーダ３５でデコードして生成された制御信
号ＡＡ、ＣＡを受ける。

次に第３図に基づいてＦｉＦｏメモリ３１の詳細を説明
する。このＦｉＦｏメモリ３１は、基本的に先入れ先出
し形式でデータの人出力を行うが、さらにはプロセッサ
３３によるランダムアクセス並びに不要データのクリア
処理が可能に構成されている。

第３図において４０は書き換え可能な複数個のメモリセ
ルがマトリクス配置されたメモリセルアレイである。メ
モリセルアレイ４ｏに含まれる所要メモリセルのアドレ
シングはアドレスデコーダ４１が行う。このアドレスデ
コーダ４１によってアドレシングされたメモリセルに対
するデータの読み出し書き込みは読み出し書き込み回路
４２が行うようになっている。

プロセッサ３３によるランダムアクセスのためのアドレ
ス信号Ａｉはアドレス人力バッファ４５に供給される。

また、先入れ先出し形式でＦｉＦＯメモリ３１にデータ
を入出力させるためのアクセスアドレスを内部で生成す
るため、メモリセルアレイ４０の記憶容量に応するビッ
ト数のリングカウンタなどによって構成されたリードア
ドレスカウンタ４３及びライトアドレスカウンタ４４を
備える。ライトアドレスカウンタ４４は先入れ形式によ
るデータ書き込み動作毎に順次書き込みアドレスＡｗを
インクリメントして出力する。このライトアドレスカウ
ンタ４４のインクリメント動作はコントローラ４７から
出方される制御信号φｗｉがアサートされることによっ
て指示される。

リードアドレスカウンタ４３は先入れ形式にょるデータ
読み出し動作毎に順次読み出し７アドレスＡｒをインク
リメントして出力する。このリードアドレスカウンタ４
３によるインクリメント動作はコントローラ４７から出
力される制御信号φｒｉがアサートされることによって
指示される。

上記アドレス入力バッファ４５がら内部に取り込まれる
アドレス信号Ａｉ、上記リードアドレスカウンタ４３か
ら出方されるアドレス信号Ａｒ、及びライトアドレスカ
ウンタ４４から出力されるアドレス信号Ａｗは、セレク
タ４６により選択されて上記アドレスデコーダ４１に供
給される。セレクタ４６の選択制御はコントローラ４７
がら出力される複数ビットの制御信号φＳに従って行わ
れる。

上記リードアドレスカウンタ４３とライトアドレスカウ
ンタ４４の値は初期状態において一致されるようになっ
ており、リードアドレスカウンタ４３から出力されるア
ドレス信号Ａｒとラントアドレスカウンタ１４から出方
されるアドレス信号Ａｗは常時比較判定回路４８に供給
されてその−致不一致が常時監視される。比較判定回路
４８は、先入れ形式の書き込み動作に際して両者の値Ａ
ｒ。

Ａｗが一致する場合には新たな書き込みを受は付けるこ
とができない状態をシリアル入力回路３４に知らせるた
めのフル信号ＦＳをハイレベルにアサ−卜し、また、先
出し形式の読み出し動作に際して両者の値Ａｒ、Ａｗが
一致する場合には読み出すべきデータが最早存在しない
状態をプロセッサ３３に知らせるためのエンプティ信号
ＥＳをハイレベルにアサートする。尚、比較判定回路４
８は、特に制限されないが、制御信号φｗｉによるライ
トアドレスカウンタ４４のインクリメント指示に基づい
て先入れ形式の書き込み動作を検出し、また、制御信号
φｒｉによるリードアドレスカウンタ４３のインクリメ
ント指示に基づいて先出し形式の読み出し動作を検出す
る。

上記読み出し書き込み回路４２は、データ入出カバソフ
ァ５０を介してデータバスＤＢＵＳにインタフェースさ
れる。このデータ入出力バッファ５０に対するデータの
入出力制御はリードライト信号Ｒ／Ｗのレベルに応じて
コントローラ４７がら出力される制御信号φｉ、φ０に
よって行われる。また、読み出し書き込み回路４２のリ
ード／ライト制御はリードライト信号Ｒ／Ｗのレベルに
応じてコントローラ４７から出力される制御信号φｒ、
φＷによって指示される。

上記リードアドレスカウンタ４３及びライトアドレスカ
ウンタ４４はデータ人出カバソファ５゜に結合され、そ
れが保持するアドレス信号Ａｒ。

Ａｗをプロセッサ３３が読み出したり、また、その値を
プロセッサ３３が強制的に書き換えたりすることができ
るようになっている。データ人出カバソファ５０に結合
されるリードアドレスカウンタ４３の入出力ゲートはコ
ントローラ４７がら出力される制御信号φｒａｃにより
開閉制御される。

同様に、データ入出力バッファ５０に結合されるライト
アドレスカウンタ４４の入出力ゲートはコントローラ４
７から出力される制御信号φｗａｃにより開閉制御され
る。

ここで、上記デコーダ３５から出方される制御信号ＡＡ
は、そのハイレベルによりＦｉＦｏメモリ３１をアドレ
ス信号Ａｉによってランダムアクセスすることを指示す
る信号とみなされる。コントローラ４７は、制御信号Ａ
Ａがハイレベルにアサートされると、制御信号φＳによ
りセレクタ４６にアドレス信号Ａｉを選択出力させる。

このランダムアクセスにおけるリード・ライト動作はプ
ロセッサ３３から出力されるリード・ライト信号Ｒ／Ｗ
によって指示される。これによってメモリリード動作が
指示される場合には制御信号φｒ。

φ０がアサートされ、且つ制御信号φＷ、φｉがネゲー
トされる。メモリライト動作が指示される場合には制御
信号φｒ、φ０がネゲートされ、且つ制御信号φＷ、φ
ｊがアサートされる。

デコーダ３５から出力される上記２ビツトの制御信号Ｃ
Ａは、リードアドレスカウンタ４３やライトアドレスカ
ウンタ４４のアクセスを指示するための制御信号とされ
る。制御信号ＣＡに含まれる所定１ビツトはそのハイレ
ベルによりリードアドレスカウンタ４３に対するアクセ
スを指示するビットとみなされ、他の１ビツトはそのハ
イレベルによりライトアドレスカウンタ４４に対するア
クセスを指示するビットとみなされる。制御信号ＣＡに
よりリードアドレスカウンタ４３に対するアクセスが指
示されると、コントローラ４７は制御信号φｒａｃをア
サートしてリードアドレスカウンタ４３の図示しない入
出力ゲートを開ける。

制御信号ＣＡによりライトアドレスカウンタ４４に対す
るアクセスが指示されると、コントローラ４７は制御信
号φｗａｃをアサートしてライトアドレスカウンタ４４
の図示しない入出力ゲートを開ける。このときのリード
・ライト動作はリード・ライト信号Ｒ／Ｗによって指示
され、これに従って制御信号φｉ、φ０の何れか一方が
アサートされることにより、データ人出カバソファ５０
におけるデータの入出力方向が制御される。尚、り一ド
アドレスカウンタ４３やライトアドレスカウンタ４４の
アクセスに際しては制御信号φｒ、φＷは双方ともネゲ
ートされる。

上記制御信号ＡＡがローレベルにネゲートされていると
き、リード・ライト信号Ｒ／Ｗによって読み出し動作が
指示されると、ＦｉＦｏメモリ３１はリードアドレスカ
ウンタ４３の出力アドレス信号Ａｒに従った先出し形式
によるリード動作モードとされる。これにより、制御信
号φｒｉがアサートされることによってリードアドレス
カウンタ４３がインクリメントされ、インクリメントさ
れたリードアドレスカウンタ４３から出力されるアドレ
ス信号Ａｒがセレクタ４６を介してアドレスデコーダ４
１に供給される。

上記制御信号ＡＡがローレベルにネゲートされていると
き、リード・ライト信号Ｒ／Ｗによって書き込み動作が
指示されると、ＦｉＦｏメモリ３１はライトアドレスカ
ウンタ４４の出力アトレス信号Ａｗに従った先入れ形式
によるライト動作モーとされる。これにより、制御信号
φｗｉがアサートされることによってライトアドレスカ
ウンタ４４がインクリメントされ、インクリメントされ
たライトアドレスカウンタ４４から出力されるアドレス
空間Ａｗがセレクタ４６を介してアドレスデコーダ４１
に供給される。

本実施例のＦｉＦｏメモリ３１はプロセッサ３３及びシ
リアルに入力回路３４の双方から共通のインタフェース
部を介してアクセス可能にされるが、プロセッサ３３と
シリアル入力回路３４のバス権はパスアービタ３２によ
り排他的に認められるため、ＦｉＦｏメモリ３１に対す
るプロセッサ３３及びシリアル入力回路３４双方からの
アクセス競合は、そのパスアービタ３２によるバス権調
停で回避されるようになっている。

次に上記実施例の動作を説明する。

シリアル入力回路３４は、フル信号ＦＳがアサートされ
ていないときにバスリクエスト信号ＢＲＥＱ２をアサー
トし、この要求に対してバス権が認められると、制御信
号ＡＡをローレベルにし得るアドレス信号Ａｉを出力す
ると供に、リード・ライト信号Ｒ／Ｗをローレベルにし
てＦｉＦｏメモリ３１に先入れ形式による書き込み動作
を指示し、その後受信データＤｒｘをデータバスＤＢＵ
Ｓに出力する。これによりＦｉＦｏメモリ３１はライト
アドレスカウンタ４４をインクリメントしながらその受
信データＤｒｘを順番にメモリセルアレイ４０に格納し
ていく。

プロセッサ３３は、エンプティ信号ＥＳがアサートされ
ていないときにバスリクエスト信号ＢＲＥＱ工をアサー
トし、この要求に対してバス権が認められると、制御信
号ＡＡをローレベルにし得るアドレス信号Ａｉを出力す
ると供に、リード・ライト信号Ｒ／Ｗをハイレベルにし
てＦｉＦｏメモリ３１に先出し形式によるリード動作を
指示する。これによりＦｉＦｏメモリ３１はリードアド
レスカウンタ４３をインクリメントしながら、メモセル
アレイ４０に格納されている受信データを順番に読み出
していく。

ここで、システム動作上のエラーなどにより、メモリセ
ルアレイ４０に格納された受信データ′の途中に不要な
データが生じた場合にこれをクリアする動作は上記実施
例と同様であり５例えば第５図（Ａ）に示されるように
リードアドレスカウンタ４３とライトアドレスカウンタ
４４がある値Ａｒ、Ａｗを指しているとき、メモリセル
アレイ４０のアドレス空間における領域ＥＤ１．．ＥＤ
２のデータが不要になった場合に、プロセッサ３３は。

第５図（Ｂ）に示されるようにリードアドレスカウンタ
４３の値をＡｒ’に書き換え、また、ライトアドレスカ
ウンタ４４の値をＡｗ′に書き換えてやる。このように
してリードアドレスカウンタ４３及びライトアドレスカ
ウンタ４４の値が書き換えられると、その後シリアル入
力回路３４から与えられる受信データＤｒｘは、ライト
アドレスカウンタ４４によって示される値Ａｗ’のアド
レスから順次書き込まれ、領域ＥＤ２に残っている不要
データは無視される。また、その後、メモリセルアレイ
４０に格納されている受信データをプロセッサ３３が先
出し形式で読み込む場合には、リードアドレスカウンタ
４３によって示される値Ａｒ’のアドレスから順次読み
出され、領域ＥＤ１に残っているデータは無視される。

したがって、不要データを全て順番に読み出してリード
アドレスカウンタ４３の値を更新してやらなくても、す
−ドアドレスカウンタ４３やライトアドレスカウンタ４
４の値をプロセッサ３３が強制的に書き換える操作だけ
で不要データに対する実質的なりリア処理を簡単に行う
ことができる。

このクリア処理において、リードアドレスカウンタ４３
及びライトアドレスカウンタ４４の値を書き換えるとき
、そのアドレスカウンタ４３，４４の状態をプロセッサ
３３が知る必要がある場合には、このプロセッサ３３は
リードアドレスカウンタ４３及びライトアドレスカウン
タ４４の値をリートアクセスし、読み込んだ値Ａｒ、Ａ
ｗに基づいて書き換えるべき値Ａｒ’、Ａｗ’を算出す
る。

次に、システム動作上ＦｉＦｏメモリ３１の途中に格納
されているデータをチエツクする必要が生じた場合には
、プロセッサ３３はアドレス信号ＡｉによってＦｉＦｏ
メモリ３１をランダムアクセスして所要のデータを読み
込む。このときのリード動作では制御信号φｒｉはアサ
ートされず、これによって、リードアドレスカウンタ４
３の値はそのまま維持される。このランダムアクセスに
際して、プロセッサ３３がＦｉＦｏメモリ３１の物理的
アドレス空間やアクセス対象とする所要アドレスの基準
となるアドレス情報を必要とする場合、当該プロセッサ
３３はリードアドレスカウンタ４３やライトアドレスカ
ウンタ４４をリードアクセスしてその値を読み込むこと
ができる。

本実施例のようにＦｉＦｏメモリ３１を単独のメモリチ
ップもしくはペレットとして構成する場合にも、実施例
１で説明したと同様に、データの読み出し書き込みの順
番が内蔵アドレスカウンタ４３．４４の値によって規定
されていてもランダムアクセスが可能になると供に、Ｆ
ｉＦｏメモリ３１におけるデータの実質的なりリア処理
を簡単に行うことができるようになり、そして、これら
のことにより、受信データに対するプロトコル処理をプ
ロセッサ３３が行おうとするときには、ＦｉＦｏメモリ
３１に受信したデータを一旦全てローカルメモリなどに
転送してがらプロトコル処理を行う必要はなく、これに
よってプロトコル処理の効率化を図ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

上記実施れではＦｉＦｏメモリをアクセスする機能モジ
ュールを、中央処理装置、プロセッサ、シリアル入力回
路として説明したが、本発明はそれに限定されず、ダイ
レクトメモリアクセスコントローラやパラレル入力回路
などを含めるようにしてもよい。また、ＦｉＦｏメモリ
の動作モードを決定するための制御信号は上記実施例で
説明した制御信号ＡＡ、ＣＡに限定されず、適宜変更す
ることもできるし、その生成の仕方も各種変更すること
ができる。また、ＦｉＦｏメモリにおけるクリア処理も
第５図に基づいて説明した内容に限定されず、例えば第
５図（Ａ）の領域ＥＤＩだけに不要データがある場合に
はリードアドレスカウンタの値だけを書き換えてやれば
よい。同様に第５図（Ａ）の領域ＥＤ２だけに不要デー
タがある場合にはライトアドレスカウンタの値だけを書
き換えてやればよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である受信データのバッフ
ァメモリとされるＦｉＦｏメモリに適用した場合につい
て説明したが、本発明はそれに限定されず、送信データ
のバッファメモリや、各種入出力回路とホスト側もしく
はシステム側とのインタフェース回路、さらにはＦｉＬ
ｏメモリなどにも広く適用することができる。本発明は
、少なくともデータの読み出し書き込みの順番を規定す
るアドレスカウンタを内蔵する条件のものに適用するこ
とができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、アドレスカウンタの出方アドレス信号と外部
から供給されるアドレス信号とを選択可能にし、外部ア
ドレス信号をアクセスアドレス信号として採用するとき
アドレスカウンタの更新動作を抑止させるから、データ
の読み出し又は／及び書き込みの順番が内蔵アドレスカ
ウンタによって規定されていても、内蔵アドレスカウン
タが指すアドレスをそのまま維持しながらそのアドレス
以外の任意アドレスをランダムアクセスすることができ
るという効果がある。

また、データの読み出し又は／及び書き込みの順番を規
定する内蔵アドレスカウンタの値を外部から書き換え可
能とすることにより、格納データの途中に不要なデータ
が生じたような場合に、アドレスカウンタを外部から強
制的に書き換えることにより、データの実質的なりリア
を簡単に行うことができるという効果がある。

アドレスカウンタの値が外部から読み出し可能とされる
ことにより、ランダムアクセスや不要データのクリア処
理に際して半導体記憶装置の物理的アドレス空間やアク
セス対象とする所要アドレスの基準となるアドレス情報
などが外部で必要とされる場合に、アドレスカウンタの
値を読み出すことによってそのような要請に容易に答え
ることができる。

データの読み出し又は／及び書き込みの順番が内蔵アド
レスカウンタの値によって規定される半導体記憶装置に
ランダムアクセス機能とクリア機能が付加されることに
より、そのような半導体記憶装置を単なるデータバッフ
ァだけでなくプロトコル処理などのデータ処理のための
データの一時記憶領域としても利用可能になり、これに
よって、データバッファから一時記憶領域へデータを転
送する動作が省略可能になると供に、専用のデーター時
記憶領域が不要になり、データ処理システムの簡素化さ
らにはデータ処理の高速化に寄与することができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＦｉＦｏメモリのブロ
ック図、 第２図は第１図に示されるＦｉＦｏメモリを同一半導体
基板に形成して成るプロセッサの要部を示すブロック図
、 第３図は本発明の他の実施例である単独チップで成るＦ
ｉＦｏメモリのブロック図、 第４図は第３図に示されるＦｉＦｏメモリを含むボード
上のシステム構成例を示すブロック図、第５図（Ａ）、
（Ｂ）はＦｉＦｏメモリにおけるクリア処理の一例を示
す説明図である。 １・・・ＦｉＦｏメモリ、２・・・プロセッサ、３・・
・中央処理装置、４・・・シリアル入力回路、５・・・
デコーダ、１ｏ・・・メモリセルアレイ、１１・・・ア
ドレスデコーダ、１２・・・読み出し書き込み回路、１
３・・・リードアドレスカウンタ、１４・・・ライトア
ドレスカウンタ、１５・・・アドレス入力バッファ、１
６・・・セレクタ、１７・・・コントローラ、１８・・
・比較判定回路、２０・・・データ入出力バッファ、２
１・・・データ入力バッファ、３１・・・ＦｉＦｏメモ
リ、３２・・・バスアービタ、３３・・・プロセッサ、
３４・・・シリアル入力回路、３５・・・デコーダ、４
０・・・メモリセルアレイ、４１・・・アドレスデコー
ダ、４２・・・読み出し書き込み回路、４３・・・リー
ドアドレスカウンタ。 ４４・・・ライトアドレスカウンタ、４５・・・アドレ
ス入力バッファ、４６・・・セレクタ、４７・・・コン
トローラ、４８・・・比較判定回路、５０・・・データ
入出力バッファ。 第 図 第 図 （Ａ） （日） ■

Claims (1)

1. 【特許請求の範囲】 １、アクセス動作の指示に基づいて順次アクセスアドレ
   スを更新するアドレスカウンタと、アドレスカウンタの
   出力アドレス信号と外部から供給されるアドレス信号と
   を選択する選択手段と、この選択手段で選択されたアド
   レス信号に基づいてアドレシング可能な複数個のメモリ
   セルがマトリクス配置されたメモリセルアレイと、アド
   レシングされたメモリセルに対して読み出し動作及び書
   き込み動作を行う読み出し書き込み回路と、上記選択手
   段によるアドレス信号の選択制御を行うと供に、外部か
   ら供給されるアドレス信号に基づくアクセス動作の指示
   に呼応して上記アドレスカウンタの更新を抑止する制御
   手段とを備えて成る半導体記憶装置。 ２、上記アドレスカウンタは、外部データ入出力端子を
   介してその計数値が読み出し可能にされ、そのアドレス
   カウンタに対する読み出し動作とメモリセルに対する読
   み出し動作とを切換制御する制御手段を設けて成る請求
   項１記載の半導体記憶装置。 ３、アクセス動作の指示に従って順次アクセスアドレス
   を更新するアドレスカウンタの出力アドレス信号に基づ
   いてメモリセルアレイ内のメモリセルを選択し、選択し
   たメモリセルに対して読み出し動作及び書き込み動作を
   行う半導体記憶装置において、上記アドレスカウンタを
   外部データ入出力端子を介して書き換え可能に構成する
   と供に、アドレスカウンタに対する書き込み動作とメモ
   リセルに対する書き込み動作とを切換制御する制御手段
   を設けて成る半導体記憶装置。 ４、上記アドレスカウンタは、外部データ入出力端子を
   介してその計数値が読み出し可能にされ、そのアドレス
   カウンタに対する読み出し動作とメモリセルに対する読
   み出し動作とを切換制御する制御手段を設けて成る請求
   項３記載の半導体記憶装置。 ５、上記アドレスカウンタは、データ読み出し動作の指
   示に基づいて順次読み出しのためのアドレスを更新する
   リードアドレスカウンタと、データ書き込み動作の指示
   に基づいて順次書き込みのためのアドレスを更新するラ
   イトアドレスカウンタから成る請求項４記載の半導体記
   憶装置。