JPH11143763A - アクセスコンフリクトの処理回路装置 - Google Patents
アクセスコンフリクトの処理回路装置Info
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- JPH11143763A JPH11143763A JP10261686A JP26168698A JPH11143763A JP H11143763 A JPH11143763 A JP H11143763A JP 10261686 A JP10261686 A JP 10261686A JP 26168698 A JP26168698 A JP 26168698A JP H11143763 A JPH11143763 A JP H11143763A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Memory System (AREA)
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Abstract
(57)【要約】
【課題】 マルチポートメモリでのアクセスコンフリク
トの処理用の回路装置を提供すること。 【解決手段】 コンフリクト検出回路を介して、２つ以
上のポートのアクセスコンフリクトが検出されて、ステ
ータス信号が発生され、コンフリクト遮断回路に接続さ
れ、アクセスコンフリクトに関与している各ポートのそ
れぞれに優先順位が割り当てられる。この優先順位に基
づいて、最高の優先順位のポートが開放され、それ以外
のポートは遮断される。その際、優先順位の割り当て
は、ＰＩＨアルゴリズムと「フェアな」ＩＰＩＨアルゴ
リズムによって行われる。
トの処理用の回路装置を提供すること。 【解決手段】 コンフリクト検出回路を介して、２つ以
上のポートのアクセスコンフリクトが検出されて、ステ
ータス信号が発生され、コンフリクト遮断回路に接続さ
れ、アクセスコンフリクトに関与している各ポートのそ
れぞれに優先順位が割り当てられる。この優先順位に基
づいて、最高の優先順位のポートが開放され、それ以外
のポートは遮断される。その際、優先順位の割り当て
は、ＰＩＨアルゴリズムと「フェアな」ＩＰＩＨアルゴ
リズムによって行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、相互に無関係な、
同時に並行してアドレス可能な多数のＩ／Ｏポートを有
するメモリでのアクセスコンフリクトの処理回路装置に
関する。
同時に並行してアドレス可能な多数のＩ／Ｏポートを有
するメモリでのアクセスコンフリクトの処理回路装置に
関する。
【０００２】
【従来の技術】将来、マイクロ電子回路は、トランジス
タ数１０１２〜１０１５の範囲の複雑なシステムで構成
される。このシステム、例えば、並列プロセッサシステ
ム、人工知能システム又はマルチメディアシステムは、
一般には、共働する多数のデータ処理用サブシステムを
有している。従って、この将来のシステムを効率的且つ
実際的に実施するのに決定的な問題点は、処理データ並
びにデータ処理プログラムの記憶にある。最も効率の良
いシステムは、サブシステムに時間的に並行して、且
つ、高い帯域幅でアクセスすることができるメモリを使
用した場合に実施することができることは確実である。
タ数１０１２〜１０１５の範囲の複雑なシステムで構成
される。このシステム、例えば、並列プロセッサシステ
ム、人工知能システム又はマルチメディアシステムは、
一般には、共働する多数のデータ処理用サブシステムを
有している。従って、この将来のシステムを効率的且つ
実際的に実施するのに決定的な問題点は、処理データ並
びにデータ処理プログラムの記憶にある。最も効率の良
いシステムは、サブシステムに時間的に並行して、且
つ、高い帯域幅でアクセスすることができるメモリを使
用した場合に実施することができることは確実である。
【０００３】この問題点の魅力的な解決手段としては、
多数の独立した端子ポートを有している所謂マルチポー
トメモリ（外部構成群に時間的に並行してアクセスする
ことができる）を用いることである。
多数の独立した端子ポートを有している所謂マルチポー
トメモリ（外部構成群に時間的に並行してアクセスする
ことができる）を用いることである。
【０００４】しかし、独立してアドレス可能なポートを
有するマルチポートメモリは全て、アクセスコンフリク
トを生じることがある。つまり、同時に２つ又はそれ以
上のポートが同じメモリセルにアクセスしようとした場
合に、アクセスコンフリクトが生じる。そのようなアク
セスコンフリクトが、書き込み過程時のみ生じるのか、
又は、書き込み／読み出し過程時にも生じるのかは、選
択されたメモリアーキテクチュアに依存している。端子
ポート全てがメモリセルのそれぞれで実施される通常の
マルチポートメモリの場合、アクセスコンフリクトは、
専ら書き込みアクセス時にしか生じない。１ポートメモ
リセルを有しているマルチポートメモリ（例えば、所謂
スイッチングネットワーク又は階層的に構成されたメモ
リアーキテクチュア）では、アクセスコンフリクトは、
書き込みアクセス時にも読み出しアクセス時にも生じ
る。
有するマルチポートメモリは全て、アクセスコンフリク
トを生じることがある。つまり、同時に２つ又はそれ以
上のポートが同じメモリセルにアクセスしようとした場
合に、アクセスコンフリクトが生じる。そのようなアク
セスコンフリクトが、書き込み過程時のみ生じるのか、
又は、書き込み／読み出し過程時にも生じるのかは、選
択されたメモリアーキテクチュアに依存している。端子
ポート全てがメモリセルのそれぞれで実施される通常の
マルチポートメモリの場合、アクセスコンフリクトは、
専ら書き込みアクセス時にしか生じない。１ポートメモ
リセルを有しているマルチポートメモリ（例えば、所謂
スイッチングネットワーク又は階層的に構成されたメモ
リアーキテクチュア）では、アクセスコンフリクトは、
書き込みアクセス時にも読み出しアクセス時にも生じ
る。
【０００５】アクセスコンフリクトの上述の問題点は、
これまで殆ど立てられなかった。と言うのは、相互に独
立してアドレス可能なポートを有するマルチポートメモ
リは、集積化されたシステムでは、従来殆ど使用されな
かったからである。
これまで殆ど立てられなかった。と言うのは、相互に独
立してアドレス可能なポートを有するマルチポートメモ
リは、集積化されたシステムでは、従来殆ど使用されな
かったからである。
【０００６】それにも拘わらずマルチポートメモリが使
用されたシステムでは、アクセスコンフリクトは、通
常、システムサイドで解決されている。つまり、アクセ
スコンフリクトは、マルチポートメモリが用いられてい
るシステムによって検出されて、プログラム固有に、デ
ータが各ポートに対して配属される。従って、メモリ自
体は、アクセスコンフリクトの処理用の固有の手段を使
用できない。従って、その種のマルチポートメモリの作
動のためには、システムサイドで、付加的な回路コスト
乃至プログラミングコストが必要である。
用されたシステムでは、アクセスコンフリクトは、通
常、システムサイドで解決されている。つまり、アクセ
スコンフリクトは、マルチポートメモリが用いられてい
るシステムによって検出されて、プログラム固有に、デ
ータが各ポートに対して配属される。従って、メモリ自
体は、アクセスコンフリクトの処理用の固有の手段を使
用できない。従って、その種のマルチポートメモリの作
動のためには、システムサイドで、付加的な回路コスト
乃至プログラミングコストが必要である。
【０００７】マルチポートメモリでのアクセスコンフリ
クトの処理のための、これ以外の解決手法では、種々異
なる外部端子ポートが、内部で唯一のポートに接続され
ている。その際、複数のポートによって同時にアクセス
する際に常に生じるアクセスコンフリクト時に、データ
は、順次連続して、例えば、単一マルチプレクサ及び小
型バッファメモリによって、唯一の内部端子ポートを介
して処理される。従って、その種のマルチポートメモリ
は、１ポートメモリの作動特性を有している。
クトの処理のための、これ以外の解決手法では、種々異
なる外部端子ポートが、内部で唯一のポートに接続され
ている。その際、複数のポートによって同時にアクセス
する際に常に生じるアクセスコンフリクト時に、データ
は、順次連続して、例えば、単一マルチプレクサ及び小
型バッファメモリによって、唯一の内部端子ポートを介
して処理される。従って、その種のマルチポートメモリ
は、１ポートメモリの作動特性を有している。
【０００８】
【発明が解決しようとする課題】上述の従来技術に基づ
いて、本発明の課題は、マルチポートメモリでのアクセ
スコンフリクトの処理用の回路装置を提供することにあ
る。
いて、本発明の課題は、マルチポートメモリでのアクセ
スコンフリクトの処理用の回路装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】この課題は、本発明によ
ると、少なくとも１つのコンフリクト検出回路が設けら
れており、該コンフリクト検出回路は、メモリの同じメ
モリセルでの多数のＩ／Ｏポートのアクセスコンフリク
トを検出し、後ろに接続された少なくとも１つのコンフ
リクト遮断回路が設けられており、該コンフリクト遮断
回路は、同じメモリセルでの多数のＩ／Ｏポートのアク
セスコンフリクトの場合に、出力信号を介して、アクセ
スコンフリクトに関与している所定の１つのＩ／Ｏポー
トを開放し、アクセスコンフリクトに関与している残り
のＩ／Ｏポートを遮断することにより解決される。
ると、少なくとも１つのコンフリクト検出回路が設けら
れており、該コンフリクト検出回路は、メモリの同じメ
モリセルでの多数のＩ／Ｏポートのアクセスコンフリク
トを検出し、後ろに接続された少なくとも１つのコンフ
リクト遮断回路が設けられており、該コンフリクト遮断
回路は、同じメモリセルでの多数のＩ／Ｏポートのアク
セスコンフリクトの場合に、出力信号を介して、アクセ
スコンフリクトに関与している所定の１つのＩ／Ｏポー
トを開放し、アクセスコンフリクトに関与している残り
のＩ／Ｏポートを遮断することにより解決される。
【００１０】
【発明の実施の形態】その際、本発明のアクセスコンフ
リクトの処理用の回路装置は、マルチポートメモリ内に
部分回路として含まれている。２つ以上のアクセスコン
フリクトの場合には、アクセスコンフリクトの処理用の
回路装置によって、どのポートによってアクセスするこ
とができるか、単数乃至複数の、どのポートではアクセ
スが拒否されるのかについて判定される。
リクトの処理用の回路装置は、マルチポートメモリ内に
部分回路として含まれている。２つ以上のアクセスコン
フリクトの場合には、アクセスコンフリクトの処理用の
回路装置によって、どのポートによってアクセスするこ
とができるか、単数乃至複数の、どのポートではアクセ
スが拒否されるのかについて判定される。
【００１１】その際、アクセスコンフリクトの処理用の
回路装置は、２つの部分回路である：つまり、所謂コン
フリクト検出回路及び所謂アクセス遮断回路である。
回路装置は、２つの部分回路である：つまり、所謂コン
フリクト検出回路及び所謂アクセス遮断回路である。
【００１２】コンフリクト検出回路は、アクセスコンフ
リクトを検出し、どのポート間でアクセスコンフリクト
が生じているのかについて示す第１のステータス信号を
送出する。このステータス信号は、後ろに接続されたコ
ンフリクト遮断回路に接続される。このコンフリクト遮
断回路は、アクセスコンフリクトに関与している各ポー
トのそれぞれに優先順位を割り当てる。この優先順位に
基づいて、最高優先順位のポートが開放され、これ以外
の残りのポートは遮断される。各ポートのステータス、
即ち、それぞれのアクセスが旨くいったか、いかなかっ
たかについては、第２のステータス信号で、マルチポー
トメモリがあるシステム全体に対して示される。
リクトを検出し、どのポート間でアクセスコンフリクト
が生じているのかについて示す第１のステータス信号を
送出する。このステータス信号は、後ろに接続されたコ
ンフリクト遮断回路に接続される。このコンフリクト遮
断回路は、アクセスコンフリクトに関与している各ポー
トのそれぞれに優先順位を割り当てる。この優先順位に
基づいて、最高優先順位のポートが開放され、これ以外
の残りのポートは遮断される。各ポートのステータス、
即ち、それぞれのアクセスが旨くいったか、いかなかっ
たかについては、第２のステータス信号で、マルチポー
トメモリがあるシステム全体に対して示される。
【００１３】その際、優先順位の割り当ては、所定のア
ルゴリズムによって行われる。この優先順位割り当てア
ルゴリズムは、有利には、コンフリクト遮断回路で実施
される。その際、本発明によると、簡単な所謂ＰＩＨア
ルゴリズムか、又は、「フェアな」所謂ＩＰＩＨアルゴ
リズムが、アクセスコンフリクトに関与しているポート
の優先順位割り当てのために使用される。
ルゴリズムによって行われる。この優先順位割り当てア
ルゴリズムは、有利には、コンフリクト遮断回路で実施
される。その際、本発明によると、簡単な所謂ＰＩＨア
ルゴリズムか、又は、「フェアな」所謂ＩＰＩＨアルゴ
リズムが、アクセスコンフリクトに関与しているポート
の優先順位割り当てのために使用される。
【００１４】本発明は、相互に無関係な、同時に並行し
てアドレス可能な多数のＩ／Ｏポートを有するメモリで
のアクセスコンフリクトの処理回路装置に関する。この
回路装置は、２つの部分回路から構成されている。つま
り、所謂コンフリクト検出回路と所謂アクセス遮断回路
である。コンフリクト検出回路を介して、２つ以上のポ
ートのアクセスコンフリクトが検出されて、ステータス
信号が発生される。このステータス信号は、後ろに接続
されたコンフリクト遮断回路に接続される。コンフリク
ト遮断回路は、アクセスコンフリクトに関与している各
ポートのそれぞれに優先順位を割り当てる。この優先順
位に基づいて、最高の優先順位のポートが開放され、そ
れ以外のポートは遮断される。その際、優先順位の割り
当ては、所定のアルゴリズムによって行われる。本発明
によると、２つの優先順位アルゴリズムが示される。即
ち、簡単な所謂ＰＩＨアルゴリズムと「フェアな」所謂
ＩＰＩＨアルゴリズムである。
てアドレス可能な多数のＩ／Ｏポートを有するメモリで
のアクセスコンフリクトの処理回路装置に関する。この
回路装置は、２つの部分回路から構成されている。つま
り、所謂コンフリクト検出回路と所謂アクセス遮断回路
である。コンフリクト検出回路を介して、２つ以上のポ
ートのアクセスコンフリクトが検出されて、ステータス
信号が発生される。このステータス信号は、後ろに接続
されたコンフリクト遮断回路に接続される。コンフリク
ト遮断回路は、アクセスコンフリクトに関与している各
ポートのそれぞれに優先順位を割り当てる。この優先順
位に基づいて、最高の優先順位のポートが開放され、そ
れ以外のポートは遮断される。その際、優先順位の割り
当ては、所定のアルゴリズムによって行われる。本発明
によると、２つの優先順位アルゴリズムが示される。即
ち、簡単な所謂ＰＩＨアルゴリズムと「フェアな」所謂
ＩＰＩＨアルゴリズムである。
【００１５】
【実施例】以下、本発明について、図示の実施例を用い
て詳細に説明する。
て詳細に説明する。
【００１６】図１には、アクセス形態の処理用の本発明
の回路装置のブロック接続図が示されており、この装置
は、実質的に、コンフリクト検出回路ＫＥＳと、その後
ろに接続されたコンフリクト遮断回路ＫＳＳとから構成
されている。
の回路装置のブロック接続図が示されており、この装置
は、実質的に、コンフリクト検出回路ＫＥＳと、その後
ろに接続されたコンフリクト遮断回路ＫＳＳとから構成
されている。
【００１７】アクセスコンフリクトの処理用の回路装
置、従って、コンフリクト検出回路ＫＥＳの入力側に
は、種々のアドレス線路が設けられており、その際、Ｎ
は、マルチポートメモリの端子ポートの数を示す。各ア
ドレス線路は、それぞれ１つのアドレスＡｌ−ＡＮ（そ
れぞれｍアドレスビット）を有している。
置、従って、コンフリクト検出回路ＫＥＳの入力側に
は、種々のアドレス線路が設けられており、その際、Ｎ
は、マルチポートメモリの端子ポートの数を示す。各ア
ドレス線路は、それぞれ１つのアドレスＡｌ−ＡＮ（そ
れぞれｍアドレスビット）を有している。
【００１８】コンフリクト検出回路ＫＥＳには、コンフ
リクト状況の検出のために、アドレスビットＡｌ−ＡＮ
が対状に比較される。コンフリクト検出回路ＫＥＳは、
出力側にステータス信号Ｃｌｎｎ′を発生し、その際、
ｎは、値ｎ＝１〜ｎ−１をとり、ｎ′は、値ｎ′＝１〜
Ｎをとることができる。従って、全体として、ステータ
ス信号Ｃｌｎｎ′は、Ｎの種々異なるポートの場合、正
確にＮ＊（Ｎ−１）／２の種々異なる信号線路を有す
る。ステータス信号Ｃｌｎｎ′のインデックスｎｎ′
は、関与する２つのポートのアクセスコンフリクトの場
合を示す。例えば、ステータス信号ＣＬ３５は、第３ポ
ートと第５ポートとのコンフリクトを示す。
リクト状況の検出のために、アドレスビットＡｌ−ＡＮ
が対状に比較される。コンフリクト検出回路ＫＥＳは、
出力側にステータス信号Ｃｌｎｎ′を発生し、その際、
ｎは、値ｎ＝１〜ｎ−１をとり、ｎ′は、値ｎ′＝１〜
Ｎをとることができる。従って、全体として、ステータ
ス信号Ｃｌｎｎ′は、Ｎの種々異なるポートの場合、正
確にＮ＊（Ｎ−１）／２の種々異なる信号線路を有す
る。ステータス信号Ｃｌｎｎ′のインデックスｎｎ′
は、関与する２つのポートのアクセスコンフリクトの場
合を示す。例えば、ステータス信号ＣＬ３５は、第３ポ
ートと第５ポートとのコンフリクトを示す。
【００１９】原理的には、ステータス信号Ｃｌｎｎ′
は、僅かな信号線路でコード化された形式で、コンフリ
クト検出回路ＫＥＳとアクセス遮断回路ＫＳＳとの間で
伝送してもよい。このためには、何れにせよ、かなりの
コーディング及びデコーディングコストを必要とし、従
って、回路技術上、殊に、この回路を集積回路で実施す
る際に極めてコスト高である。
は、僅かな信号線路でコード化された形式で、コンフリ
クト検出回路ＫＥＳとアクセス遮断回路ＫＳＳとの間で
伝送してもよい。このためには、何れにせよ、かなりの
コーディング及びデコーディングコストを必要とし、従
って、回路技術上、殊に、この回路を集積回路で実施す
る際に極めてコスト高である。
【００２０】ステータス信号Ｃｌｎｎ′は、アクセス遮
断回路ＫＳＳの入力側に接続されている。その際、アク
セス遮断回路ＫＳＳは、発生したアクセスコンフリクト
を解消するためにアルゴリズムを実行する。アクセスコ
ンフリクトに関与するポートは、その優先度を評価され
る。その際、最大優先度のポートがアクセス権を得、そ
れ以外の、アクセスコンフリクトに関与しているポート
は、アクセスを拒否される。
断回路ＫＳＳの入力側に接続されている。その際、アク
セス遮断回路ＫＳＳは、発生したアクセスコンフリクト
を解消するためにアルゴリズムを実行する。アクセスコ
ンフリクトに関与するポートは、その優先度を評価され
る。その際、最大優先度のポートがアクセス権を得、そ
れ以外の、アクセスコンフリクトに関与しているポート
は、アクセスを拒否される。
【００２１】付加的に、コンフリクト遮断回路ＫＳＳで
は、ｎｃ制御ビットを有しているアルゴリズム制御信号
ＡＣを有している。コンフリクト遮断回路ＫＳＳの出力
側には、Ｎの種々異なる出力線路が設けられている。こ
の出力線路のそれぞれは、マルチポートメモリのＮのポ
ートのそれぞれに対して、ポート遮断信号ＰＢ１−ＰＢ
Ｎが配属されている。この際、論理回路ＰＢｉ＝０（ｉ
＝１．．．Ｎ）が、アクセス許容時に使用され、ＰＢｉ
＝１がアクセス拒否時に使用される。当然、反転された
論理回路をポート遮断信号ＰＢ１−ＰＢＮに対して使用
してもよい。
は、ｎｃ制御ビットを有しているアルゴリズム制御信号
ＡＣを有している。コンフリクト遮断回路ＫＳＳの出力
側には、Ｎの種々異なる出力線路が設けられている。こ
の出力線路のそれぞれは、マルチポートメモリのＮのポ
ートのそれぞれに対して、ポート遮断信号ＰＢ１−ＰＢ
Ｎが配属されている。この際、論理回路ＰＢｉ＝０（ｉ
＝１．．．Ｎ）が、アクセス許容時に使用され、ＰＢｉ
＝１がアクセス拒否時に使用される。当然、反転された
論理回路をポート遮断信号ＰＢ１−ＰＢＮに対して使用
してもよい。
【００２２】図２には、本発明のコンフリクト検出回路
ＫＥＳの実施例（本実施例では、Ｎ＝４ポートで示され
ている）が示されている。その際、同一乃至機能上同一
の要素には、図１に相応して同一参照記号を付した。
ＫＥＳの実施例（本実施例では、Ｎ＝４ポートで示され
ている）が示されている。その際、同一乃至機能上同一
の要素には、図１に相応して同一参照記号を付した。
【００２３】コンフリクト検出回路ＫＥＳは、アドレス
信号Ａｌ−Ａ４（それぞれｍアドレスビットを有してい
る）のＮ＝４のアドレスポートを有している。上述の関
係に応じて、その際、コンフリクト検出回路ＫＥＳは、
Ｎ＊（Ｎ−１）／２＝６出力線路（相応のステータス信
号Ｃｌｎｎ′を有する）を有している。このステータス
信号Ｃｌｎｎ′のそれぞれは、その際、出力側に、所謂
マルチ入力ＥＸＯＲゲートＭＩによって発生される。そ
の際、マルチ入力ＥＸＯＲゲートＭＩの数は、同様に関
係式Ｎ＊（Ｎ−１）／２から算出される。マルチ入力Ｅ
ＸＯＲゲートＭＩは、Ｎ−１の種々異なる列で設けられ
ている。従って、付加的な各ポートには、別の列のマル
チ入力ＥＸＯＲゲートＭＩが付加されており、同様に、
相応の数の別のステータス信号Ｃｌｎｎ′が発生され
る。アクセスコンフリクトが発生していない場合には、
ステータス信号は全てＣｌｎｎ′＝１である。発生した
アクセスコンフリクトは、１つ又は複数のステータス信
号Ｃｌｎｎ′＝０がセットされることによって示され
る。図２のマルチ入力ＥＸＯＲゲートＭＩは、簡単に示
されている。その種のマルチ入力ＥＸＯＲゲートＭＩの
正確なゲート回路は、後続の図３に詳細に示されてい
る。その際、同一乃至機能上同一の要素は、先行の図に
相応して同一の参照記号及び同一指標が設けられてい
る。
信号Ａｌ−Ａ４（それぞれｍアドレスビットを有してい
る）のＮ＝４のアドレスポートを有している。上述の関
係に応じて、その際、コンフリクト検出回路ＫＥＳは、
Ｎ＊（Ｎ−１）／２＝６出力線路（相応のステータス信
号Ｃｌｎｎ′を有する）を有している。このステータス
信号Ｃｌｎｎ′のそれぞれは、その際、出力側に、所謂
マルチ入力ＥＸＯＲゲートＭＩによって発生される。そ
の際、マルチ入力ＥＸＯＲゲートＭＩの数は、同様に関
係式Ｎ＊（Ｎ−１）／２から算出される。マルチ入力Ｅ
ＸＯＲゲートＭＩは、Ｎ−１の種々異なる列で設けられ
ている。従って、付加的な各ポートには、別の列のマル
チ入力ＥＸＯＲゲートＭＩが付加されており、同様に、
相応の数の別のステータス信号Ｃｌｎｎ′が発生され
る。アクセスコンフリクトが発生していない場合には、
ステータス信号は全てＣｌｎｎ′＝１である。発生した
アクセスコンフリクトは、１つ又は複数のステータス信
号Ｃｌｎｎ′＝０がセットされることによって示され
る。図２のマルチ入力ＥＸＯＲゲートＭＩは、簡単に示
されている。その種のマルチ入力ＥＸＯＲゲートＭＩの
正確なゲート回路は、後続の図３に詳細に示されてい
る。その際、同一乃至機能上同一の要素は、先行の図に
相応して同一の参照記号及び同一指標が設けられてい
る。
【００２４】図３の部分図（α）には、もう一度、ここ
では一般的に使用された、マルチ入力ＥＸＯＲゲートＭ
Ｉ用のシンボルが示されており、その際、ｍは、ゲート
回路の入力の数を示す。ａ及びｂで、入力信号が示され
ており、ｃで、出力信号が示されている。部分図（β）
には、ｍ＝４の場合の、その種のマルチ入力ＥＸＯＲゲ
ートＭＩの実施例が示されている。４つの入力側のそれ
ぞれに、ここでは、慣用のＥＸ−ＮＯＲゲートが必要で
ある。ＮＡＮＤゲートは、続いて、この全てのＥＸ−Ｎ
ＯＲゲートの全ての出力側を接続して、出力側に出力信
号ｃを形成する。
では一般的に使用された、マルチ入力ＥＸＯＲゲートＭ
Ｉ用のシンボルが示されており、その際、ｍは、ゲート
回路の入力の数を示す。ａ及びｂで、入力信号が示され
ており、ｃで、出力信号が示されている。部分図（β）
には、ｍ＝４の場合の、その種のマルチ入力ＥＸＯＲゲ
ートＭＩの実施例が示されている。４つの入力側のそれ
ぞれに、ここでは、慣用のＥＸ−ＮＯＲゲートが必要で
ある。ＮＡＮＤゲートは、続いて、この全てのＥＸ−Ｎ
ＯＲゲートの全ての出力側を接続して、出力側に出力信
号ｃを形成する。
【００２５】以下、図４及び５を用いて、本発明のアク
セス遮断回路ＫＳＳの機能形式について、図２の実施例
から出発して説明する。その際、２つの実施例が紹介さ
れており、この実施例では、２つの種々異なる優先度ア
ルゴリズムを用いて、アクセスコンフリクト時の処理が
行われる。種々異なる要素の参照記号乃至その指標は、
図１及び２によって引き受けられている。
セス遮断回路ＫＳＳの機能形式について、図２の実施例
から出発して説明する。その際、２つの実施例が紹介さ
れており、この実施例では、２つの種々異なる優先度ア
ルゴリズムを用いて、アクセスコンフリクト時の処理が
行われる。種々異なる要素の参照記号乃至その指標は、
図１及び２によって引き受けられている。
【００２６】図４に相応する第１のアルゴリズムは、一
般にＰＩＨアルゴリズム（ＰｏｒｔＩｍｐｏｒｔａｎｃ
ｅ Ｈｉｅｒａｒｃｈｙ Ａｌｇｏｒｉｔｈｍｕｓ）と
呼ばれる。ＰＩＨアルゴリズムでは、ポートの重要度の
ランク列が決められる。例えば、このランク列は、ポー
ト１がポート２よりも重要であり、ポート２は、ポート
３よりも重要であり、等のように決められる。それか
ら、重要度の最も小さなポートが、結局、ポートＮであ
る。このことを、＞−記号を比較を意味するシンボルと
して用いて、以下の形式で示すこともできる：ポート１
＞ポート２＞ポート３＞・・・＞ポートＮコンフリクト
の場合には、最高の意義を持った、関与ポートがアクセ
ス権を獲得し、これ以外の関与ポートは全て、アクセス
を拒否される。例えば、ポートＮが、このＰＩＨアルゴ
リズムでは、各アクセスコンフリクト（ポートＮが関与
している）の場合に、アクセスを拒否される。
般にＰＩＨアルゴリズム（ＰｏｒｔＩｍｐｏｒｔａｎｃ
ｅ Ｈｉｅｒａｒｃｈｙ Ａｌｇｏｒｉｔｈｍｕｓ）と
呼ばれる。ＰＩＨアルゴリズムでは、ポートの重要度の
ランク列が決められる。例えば、このランク列は、ポー
ト１がポート２よりも重要であり、ポート２は、ポート
３よりも重要であり、等のように決められる。それか
ら、重要度の最も小さなポートが、結局、ポートＮであ
る。このことを、＞−記号を比較を意味するシンボルと
して用いて、以下の形式で示すこともできる：ポート１
＞ポート２＞ポート３＞・・・＞ポートＮコンフリクト
の場合には、最高の意義を持った、関与ポートがアクセ
ス権を獲得し、これ以外の関与ポートは全て、アクセス
を拒否される。例えば、ポートＮが、このＰＩＨアルゴ
リズムでは、各アクセスコンフリクト（ポートＮが関与
している）の場合に、アクセスを拒否される。
【００２７】ＰＩＨアルゴリズムは、簡単に、図４に示
されている回路装置によって実施することができるとい
う利点を有している。この回路装置は、簡単なＮＡＮＤ
ゲートを有している。所定のポートｉに対して、ＰＩＨ
アルゴリズムの場合、簡単に、ポートｉと、これより高
い優先順位のポートとのコンフリクトを示すステータス
信号Ｃｌｎｎ′は、ＮＡＮＤ関数で結合される。各ステ
ータス信号の１つが０になる場合、即ち、優先順位が高
いポートとのアクセスコンフリクトが生じている場合、
ポート遮断信号ＰＢｉ＝１が発生され、つまり、ポート
ｉがアクセスを拒否される。
されている回路装置によって実施することができるとい
う利点を有している。この回路装置は、簡単なＮＡＮＤ
ゲートを有している。所定のポートｉに対して、ＰＩＨ
アルゴリズムの場合、簡単に、ポートｉと、これより高
い優先順位のポートとのコンフリクトを示すステータス
信号Ｃｌｎｎ′は、ＮＡＮＤ関数で結合される。各ステ
ータス信号の１つが０になる場合、即ち、優先順位が高
いポートとのアクセスコンフリクトが生じている場合、
ポート遮断信号ＰＢｉ＝１が発生され、つまり、ポート
ｉがアクセスを拒否される。
【００２８】システムの要求の多くの場合、マルチポー
トメモリの種々異なるポートからのアクセス要求が拒否
される確率が種々異なるという事実は（ＰＩＨアルゴリ
ズムの場合は該当するが）、許容し得ない欠点であるこ
とがある。この場合には、各ポートからのアクセスの場
合に同じ大きさの確率を実施するアルゴリズムを利用す
ることができる。その種のアルゴリズムは、一般に、
「フェアな」アルゴリズムとも呼ばれる。
トメモリの種々異なるポートからのアクセス要求が拒否
される確率が種々異なるという事実は（ＰＩＨアルゴリ
ズムの場合は該当するが）、許容し得ない欠点であるこ
とがある。この場合には、各ポートからのアクセスの場
合に同じ大きさの確率を実施するアルゴリズムを利用す
ることができる。その種のアルゴリズムは、一般に、
「フェアな」アルゴリズムとも呼ばれる。
【００２９】図５には、簡単な形式で、その種の「フェ
アな」アルゴリズムを実施するアクセス遮断回路の実施
例が示されている。以下、この「フェアな」アルゴリズ
ムをＩＰＩＨアルゴリズム（Ｉｎｖｅｒｔｅｄ Ｐｏｒ
ｔ ＩｍｐｏｒｔａｎｃｅＨｉｅｒａｒｃｈｙ Ａｌｇ
ｏｒｉｔｈｍｕｓ）と呼ぶ。ＩＰＩＨアルゴリズムで
は、アクセスは、交互に、並びに、所定のポート階層
と、それに対して反転したポート階層に応じて制御され
る。その際、その都度、所定のポート階層に対して１つ
の出力信号と、それに対して反転されたポート階層に対
して１つの出力信号とが、それぞれマルチプレクサ回路
ＭＵＸに供給される。この実施例では、マルチプレクサ
回路ＭＵＸは、簡単なマルチプレクサから構成されてお
り、このマルチプレクサは、２つの入力信号から１つの
入力信号を選択する。その際、この選択信号は、ポート
遮断信号ＰＢ１−ＰＢ４として出力側に既に出力されて
いる。交互に切り換えることは、階層反転信号ＨＩ（例
えば、図１のアルゴリズム信号にすることができる）に
よって制御される。そうすることによって、アクセス確
率は、各ポートに対して平均して同じ大きさになる。
アな」アルゴリズムを実施するアクセス遮断回路の実施
例が示されている。以下、この「フェアな」アルゴリズ
ムをＩＰＩＨアルゴリズム（Ｉｎｖｅｒｔｅｄ Ｐｏｒ
ｔ ＩｍｐｏｒｔａｎｃｅＨｉｅｒａｒｃｈｙ Ａｌｇ
ｏｒｉｔｈｍｕｓ）と呼ぶ。ＩＰＩＨアルゴリズムで
は、アクセスは、交互に、並びに、所定のポート階層
と、それに対して反転したポート階層に応じて制御され
る。その際、その都度、所定のポート階層に対して１つ
の出力信号と、それに対して反転されたポート階層に対
して１つの出力信号とが、それぞれマルチプレクサ回路
ＭＵＸに供給される。この実施例では、マルチプレクサ
回路ＭＵＸは、簡単なマルチプレクサから構成されてお
り、このマルチプレクサは、２つの入力信号から１つの
入力信号を選択する。その際、この選択信号は、ポート
遮断信号ＰＢ１−ＰＢ４として出力側に既に出力されて
いる。交互に切り換えることは、階層反転信号ＨＩ（例
えば、図１のアルゴリズム信号にすることができる）に
よって制御される。そうすることによって、アクセス確
率は、各ポートに対して平均して同じ大きさになる。
【００３０】ＩＰＩＨアルゴリズムでは、相応のポート
の通常の階層（ＩＰＩＨアルゴリズムに応じて）間で、
以下の関係に応じて具体化される：ポート１＞ポート２
＞ポート３＞・・・＞ポートＮ及び、それに対して反転
した階層ポートＮ＞ポート（Ｎ−１）＞ポート（Ｎ−
２）＞・・・ポート２＞ポート１とが、コンフリクトが
解除された場合に切り換えられる。
の通常の階層（ＩＰＩＨアルゴリズムに応じて）間で、
以下の関係に応じて具体化される：ポート１＞ポート２
＞ポート３＞・・・＞ポートＮ及び、それに対して反転
した階層ポートＮ＞ポート（Ｎ−１）＞ポート（Ｎ−
２）＞・・・ポート２＞ポート１とが、コンフリクトが
解除された場合に切り換えられる。
【００３１】この切換は、階層反転信号ＨＩによって制
御される。各アクセス周期毎又は固定数のアクセス周期
毎に切り換えることができ、この切換信号は、同期メモ
リでは、典型的に、クロック信号から導出される。この
ようにして、各ポートに対して、平均して同じアクセス
確率が形成される。
御される。各アクセス周期毎又は固定数のアクセス周期
毎に切り換えることができ、この切換信号は、同期メモ
リでは、典型的に、クロック信号から導出される。この
ようにして、各ポートに対して、平均して同じアクセス
確率が形成される。
【００３２】アクセスコンフリクトの処理のために、こ
れ以外のアルゴリズムも当然考えることができる。しか
し、上述のアルゴリズムは、簡単に、回路技術上僅かな
コストで、マルチポートメモリでのアクセスコンフリク
トの並列処理を達成することができる。
れ以外のアルゴリズムも当然考えることができる。しか
し、上述のアルゴリズムは、簡単に、回路技術上僅かな
コストで、マルチポートメモリでのアクセスコンフリク
トの並列処理を達成することができる。
【００３３】特に有利には、本発明では、マルチポート
メモリセルから構成されたメモリアーキテクチュアでの
アクセスコンフリクトの処理のために回路装置が使用さ
れる。その際、このメモリアーキテクチュアは、所謂多
重面状階層（Ｍｅｈｒｅｂｅｎｅｎｈｉｅｒａｒｃｈｉ
ｅ）で構成することができる。しかも、回路装置を、有
利な形式で、スイッチングネットワーク方式で作動する
マルチポートメモリアーキテクチュアで使用することも
できる。
メモリセルから構成されたメモリアーキテクチュアでの
アクセスコンフリクトの処理のために回路装置が使用さ
れる。その際、このメモリアーキテクチュアは、所謂多
重面状階層（Ｍｅｈｒｅｂｅｎｅｎｈｉｅｒａｒｃｈｉ
ｅ）で構成することができる。しかも、回路装置を、有
利な形式で、スイッチングネットワーク方式で作動する
マルチポートメモリアーキテクチュアで使用することも
できる。
【図１】マルチポートメモリでのアクセス形態の処理用
の本発明の装置構成のブロック図
の本発明の装置構成のブロック図
【図２】Ｎ＝４ポートの例で示した本発明のアクセス検
出回路の実施例を示す図
出回路の実施例を示す図
【図３】ＥＸＯＲゲートを（α）でシンボル表示し、
（β）でｍ＝４の場合の実施例として表示した図
（β）でｍ＝４の場合の実施例として表示した図
【図４】Ｎ＝４ポートの場合でのＰＩＨアルゴリズムの
実施のための回路装置を示す図
実施のための回路装置を示す図
【図５】Ｎ＝４ポートの場合でのＩＰＩＨアルゴリズム
の実施のための回路装置を示す図
の実施のための回路装置を示す図
ＫＥＳ コンフリクト検出回路 ＫＳＳ コンフリクト遮断回路 ＰＢ１−ＰＢＮ 出力信号 Ｃｌｎｎ′ ステータス信号 ＭＩ マルチ入力ＥＸＯＲゲート
Claims (9)
- 【請求項１】 相互に無関係な、同時に並行してアドレ
ス可能な多数（Ｎ）のＩ／Ｏポートを有するメモリでの
アクセスコンフリクトの処理回路装置において、−少な
くとも１つのコンフリクト検出回路（ＫＥＳ）が設けら
れており、該コンフリクト検出回路は、メモリの同じメ
モリセルでの多数のＩ／Ｏポートのアクセスコンフリク
トを検出し、−後ろに接続された少なくとも１つのコン
フリクト遮断回路（ＫＳＳ）が設けられており、該コン
フリクト遮断回路は、同じメモリセルでの多数のＩ／Ｏ
ポートのアクセスコンフリクトの場合に、出力信号（Ｐ
Ｂ１−ＰＢＮ）を介して、アクセスコンフリクトに関与
している所定の１つのＩ／Ｏポートを開放し、アクセス
コンフリクトに関与している残りのＩ／Ｏポートを遮断
することを特徴とする回路装置。 - 【請求項２】 コンフリクト検出回路（ＫＥＳ）は、ス
テータス信号（Ｃｌｎｎ′）を発生し、該ステータス信
号は、コンフリクト遮断回路（ＫＳＳ）に供給され、前
記ステータス信号は、どのＩ／Ｏポートの間で、コンフ
リクトが生じているのか示す請求項１記載の回路装置。 - 【請求項３】 アクセス遮断回路は、Ｉ／Ｏポートの優
先順位割り当てを、当該Ｉ／Ｏポートの意義に応じて優
先順位割り当てアルゴリズムにより行う請求項１又は２
記載の回路装置。 - 【請求項４】 優先順位割り当てアルゴリズムとして、
ＰＩＨ（ＰｏｒｔＩｍｐｏｒｔａｎｃｅ Ｈｉｅｒａｒ
ｃｈｙ）アルゴリズムが使用される請求項３記載の回路
装置。 - 【請求項５】 優先順位割り当てアルゴリズムとして、
ＩＰＩＨ（Ｉｎｖｅｒｔｅｄ Ｐｏｒｔ Ｉｍｐｏｒｔ
ａｎｃｅ Ｈｉｅｒａｒｃｈｙ）アルゴリズムが使用さ
れる請求項３記載の回路装置。 - 【請求項６】 コンフリクト検出回路内に、マルチ入力
ＥＸＯＲゲート（ＭＩ）が設けられており、該マルチ入
力ＥＸＯＲゲートは、アクセスコンフリクトに関与して
いるＩ／Ｏポートの選択のために、アドレスを論理結合
する請求項１〜５までのいずれか１記載の回路装置。 - 【請求項７】 メモリアーキテクチュアは、多重面状階
層（Ｍｅｈｒｅｂｅｎｅｎ−Ｈｉｅｒａｒｃｈｉｅ）構
造である請求項１〜６までのいずれか１記載の回路装
置。 - 【請求項８】 メモリアーキテクチュアは、マルチポー
トメモリセルから構成されている請求項１〜７までのい
ずれか１記載の回路装置。 - 【請求項９】 メモリアーキテクチュアは、スイッチン
グネットワーク方式で作動する請求項１〜８までのいず
れか１記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19740694.7 | 1997-09-16 | ||
| DE19740694A DE19740694A1 (de) | 1997-09-16 | 1997-09-16 | Schaltungsanordnung zur Behandlung von Zugriffskonflikten |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143763A true JPH11143763A (ja) | 1999-05-28 |
Family
ID=7842517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261686A Pending JPH11143763A (ja) | 1997-09-16 | 1998-09-16 | アクセスコンフリクトの処理回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6557085B1 (ja) |
| EP (1) | EP0908891B1 (ja) |
| JP (1) | JPH11143763A (ja) |
| KR (1) | KR100329679B1 (ja) |
| DE (2) | DE19740694A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432218B1 (ko) * | 2001-07-28 | 2004-05-22 | 삼성전자주식회사 | 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 |
| JP4633334B2 (ja) * | 2003-01-27 | 2011-02-16 | パナソニック株式会社 | 情報処理装置およびメモリアクセス調停方法 |
| US9674788B2 (en) * | 2015-06-26 | 2017-06-06 | Intel IP Corporation | Devices and methods for transmit concurrency by conditioned signal combining |
| CN107391253B (zh) * | 2017-06-08 | 2020-12-08 | 珠海金山网络游戏科技有限公司 | 一种降低系统内存分配释放冲突的方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652993A (en) * | 1984-04-02 | 1987-03-24 | Sperry Corporation | Multiple output port memory storage module |
| US5214769A (en) * | 1987-12-24 | 1993-05-25 | Fujitsu Limited | Multiprocessor control system |
| US5062081A (en) * | 1989-10-10 | 1991-10-29 | Advanced Micro Devices, Inc. | Multiport memory collision/detection circuitry |
| JP2965043B2 (ja) | 1990-04-10 | 1999-10-18 | 三菱電機株式会社 | デュアルポートメモリ |
| US5289427A (en) * | 1992-07-20 | 1994-02-22 | Motorola, Inc. | Multiport memory with write priority detector |
| JPH07141327A (ja) * | 1993-04-13 | 1995-06-02 | Nec Corp | ベクトル処理装置 |
| US5875339A (en) * | 1993-10-21 | 1999-02-23 | Sun Microsystems, Inc. | Asynchronous arbiter using multiple arbiter elements to enhance speed |
| US5434818A (en) * | 1993-12-23 | 1995-07-18 | Unisys Corporation | Four port RAM cell |
| US5489900A (en) | 1994-06-03 | 1996-02-06 | International Business Machines Corporation | Force sensitive transducer for use in a computer keyboard |
| JP3661235B2 (ja) * | 1995-08-28 | 2005-06-15 | 株式会社日立製作所 | 共有メモリシステム、並列型処理装置並びにメモリｌｓｉ |
| KR100194041B1 (ko) * | 1996-01-29 | 1999-06-15 | 윤종용 | 다이나믹 랜덤 억세스 메모리 제어회로 |
| US5898840A (en) * | 1996-07-01 | 1999-04-27 | Sun Microsystems, Inc. | Maintaining a sequential store order (SSO) in a non-SSO machine |
-
1997
- 1997-09-16 DE DE19740694A patent/DE19740694A1/de not_active Withdrawn
-
1998
- 1998-09-03 EP EP98116676A patent/EP0908891B1/de not_active Expired - Lifetime
- 1998-09-03 DE DE59808959T patent/DE59808959D1/de not_active Expired - Lifetime
- 1998-09-16 US US09/154,486 patent/US6557085B1/en not_active Expired - Lifetime
- 1998-09-16 KR KR1019980038154A patent/KR100329679B1/ko not_active IP Right Cessation
- 1998-09-16 JP JP10261686A patent/JPH11143763A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990029824A (ko) | 1999-04-26 |
| DE19740694A1 (de) | 1999-03-18 |
| EP0908891B1 (de) | 2003-07-09 |
| EP0908891A3 (de) | 1999-06-09 |
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| EP0908891A2 (de) | 1999-04-14 |
| KR100329679B1 (ko) | 2002-08-08 |
| DE59808959D1 (de) | 2003-08-14 |
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