KR19990029824A - 액세스 충돌을 처리하기 위한 회로 장치 - Google Patents

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Abstract

본 발명은 서로 독립적으로 어드레스 가능한 다수(N)의 I/O-포트를 가진 메모리에서 액세스 충돌을 처리하기 위한 회로 장치에 관한 것이다. 이 회로 장치는 2개의 부분 회로로 이루어진다: 소위 충돌 식별 회로 및 소위 충돌 차단 회로. 충돌 식별 회로에 의해 2개 또는 다수의 포트의 액세스 충돌이 식별되고 상태 신호가 발생된다. 상기 상태 신호는 후속 접속된 충돌 차단 회로에 결합된다. 충돌 차단 회로는 액세스 충돌에 관련된 각각의 포트에 우선 순위를 할당한다. 상기 우선 순위를 기초로 최고 우선 순위를 가진 포트는 인에이블되는 반면, 나머지 포트는 차단된다. 우선 순위 결정은 미리 주어진 알고리즘에 따라 이루어진다. 본 발명에 따라 2개의 우선 순위 알고리즘이 제공된다: 간단한 소위 PIH-알고리즘 및 공정한 소위 IPIH-알고리즘.

Description

액세스 충돌을 처리하기 위한 회로 장치
본 발명은 서로 독립적인, 동시에 병렬 어드레스 가능한 I/O-포트를 가진 메모리에서 액세스 충돌을 처리하기 위한 회로 장치에 관한 것이다.
미래의 초소형 전자 회로는 1012내지 1015의 트랜지스터를 가진 복잡한 시스템으로 구현된다. 예컨대 병렬 프로세서 시스템, 인공 지능 시스템 또는 멀티미디어 시스템과 같은, 이러한 시스템은 일반적으로 데이터를 처리하기 위한 다수의 대응 서브시스템을 포함한다. 이러한 미래의 시스템을 효율적으로 구현하는데 있어 중요한 문제점은 처리될 데이터 및 데이터 처리 프로그램의 저장이다. 서브 시스템이 시간적으로 병렬로 그리고 큰 대역폭으로 액세스할 수 있는 메모리가 사용되면, 가장 효율적인 시스템이 구현될 수 있다.
이러한 문제의 해결책은 외부 소자가 시간적으로 병렬로 액세스할 수 있는 다수의 독립 단자 포트를 가진 소위 멀티-포트 메모리를 사용하는 것이다.
그러나, 독립적으로 어드레스 가능한 포트를 가진 모든 멀티-포트 메모리에서는 액세스 충돌이 일어날 수 있다. 2개 또는 다수의 포트가 동일한 메모리 셀을 동시에 액세스하려고 하면 액세스 충돌이 일어난다. 이러한 액세스 충돌이 기록 과정시에만 일어나는지 또는 기록/판독 과정시에 일어나는지의 여부는 선택된 메모리 아키텍처에 따른다. 모든 단자 포트가 각각의 메모리 셀내에 구현되는 종래의 멀티-포트 메모리에서는 기록 액세스시에만 액세스 충돌이 일어난다. 예컨대, 소위 스위칭-네트워크 또는 계층적으로 구성된 메모리 아키텍처와 같은 1-포트 메모리 셀을 가진 멀티-포트 메모리에서는 액세스 충돌이 기록 액세스시 뿐만 아니라 판독 액세스시에도 발생한다.
액세스 충돌의 전술한 문제점은 지금까지는 야기되지 않았는데, 그 이유는 서로 독립적으로 어드레스 가능한 포트를 가진 멀티-포트 메모리가 지금까지는 집적 회로에 사용되지 않았기 때문이다.
그럼에도 불구하고 멀티-포트 메모리가 사용된 시스템에서는 액세스 충돌이 통상적으로 시스템 측면에서 해결되었다. 즉, 액세스 충돌은 멀티-포트 메모리가 배치된 시스템에 의해 식별되었고, 프로그램에 특정한 방식으로 각각의 포트에 대한 데이터의 할당이 이루어졌다. 따라서, 메모리 자체는 액세스 충돌을 처리하기 위한 수단을 포함하지 않았다. 즉, 그러한 멀티-포트 메모리를 동작시키기 위한 시스템 측면에서 부가의 회로 비용 또는 프로그래밍 비용이 필요했다.
멀티-포트 메모리에서 액세스 충돌을 처리하기 위한 다른 방법에서는 상이한 외부 단자 포트가 내부에서 단일 포트에 접속되었다. 이 경우 다수의 포트를 동시에 액세스할 때 항상 발생하는 액세스 충돌시, 데이터는 예컨대 간단한 멀티플렉서 및 작은 버퍼 메모리에 의해 순차적으로 내부 단자 포트를 통해 처리되었다. 그러나, 이러한 멀티-포트 메모리는 1-포트 메모리의 동작 특성을 갖는다.
본 발명의 목적은 멀티-포트 메모리에서 액세스 충돌을 처리하기 위한 회로 장치를 제공하는 것이다.
도 1은 멀티-포트 메모리에서 액세스 충돌을 처리하기 위한 본 발명에 따른 장치의 블록 회로도.
도 2는 본 실시예에서 N=4 포트로 제시된 본 발명에 따른 액세스 식별 회로의 실시예.
도 3의 (α)는 멀티-입력 EXOR 게이트의 개략도이고 (β)는 m=4의 경우 실시예.
도 4는 N=4 포트의 경우 PIH-알고리즘을 실행하기 위한 회로 장치의 실시예.
도 5는 N=4 포트의 경우 IPIH-알고리즘을 실행하기 위한 회로 장치의 실시예.
* 도면의 주요 부분에 대한 부호의 설명 *
A1, ..., AN: 어드레스 AC: 알고리즘 제어 신호
Clnn': 상태 신호 KES: 충돌 식별 회로
KSS: 충돌 차단 회로 m: 어드레스 비트
MI: 멀티-입력 EXOR 게이트 MUX: 멀티플렉서 회로
N: 단자 포트의 수 nc: 제어 비트
상기 목적은 본 발명에 따라
- 메모리의 동일한 메모리셀에서 다수의 I/O-포트의 액세스 충돌을 식별하는 적어도 하나의 충돌 식별 회로,
- 동일한 메모리 셀에서 다수의 I/O-포트의 액세스 충돌의 경우 출력 신호를 통해 액세스 충돌에 관련된 하나의 I/O-포트를 인에이블시키고 액세스 충돌에 관련된 나머지 I/O-포트를 차단시키는, 후속 접속된 적어도 하나의 충돌 차단 회로를 포함하는 것을 특징으로 하는 다수의 단자 포트를 가진 메모리에서 액세스 충돌을 처리하기 위한 회로 장치에 의해 달성된다.
본 발명에 따른 액세스 충돌을 처리하기 위한 회로 장치는 부분 회로로서 멀티-포트 메모리에 포함된다. 2개 또는 다수의 포트의 액세스 충돌의 경우, 액세스 충돌을 처리하기 위한 회로 장치는 어떤 포트의 액세스가 이루어지고 어떤 포트(들)의 액세스가 거절되어야 하는지를 결정한다.
액세스 충돌을 처리하기 위한 회로 장치는 2개의 부분 회로로 이루어진다: 즉, 소위 충돌 식별 회로 및 소위 충돌 차단 회로.
충돌 식별 회로는 액세스 충돌을 식별하고, 포트들 사이에서 액세스 충돌이 일어나는지를 지시하는 제 1 상태 신호를 출력한다. 상태 신호는 후속 접속된 충돌 차단 회로에 결합된다. 충돌 차단 회로는 액세스 충돌에 관련된 각각의 포트에 우선 순위를 할당한다. 상기 우선 순위를 기초로 최고의 우선 순위를 가진 포트는 인에이블되는 반면, 나머지 포트는 차단된다. 멀티-포트 메모리가 배치된 전체 시스템에 대한 제 2 상태 신호가 각각의 포트의 상태, 즉 액세스가 성공되었는지 또는 성공되지 않았는지를 지시한다.
우선 순위는 미리 주어진 알고리즘에 따라 이루어진다. 상기 우선 순위 알고리즘은 바람직하게는 충돌 차단 회로에서 실행된다. 본 발명에 따라 간단한 소위 PIH-알고리즘 또는 공정한 소위 IPIH-알고리즘이 액세스 충돌에 관련된 포트의 우선 순위 결정을 위해 사용될 수 있다.
본 발명을 첨부된 도면에 도시된 실시예를 참고로 구체적으로 설명하면 하기와 같다.
도 1는 충돌 식별 회로(KES) 및 후속 접속된 충돌 차단 회로(KSS)로 이루어진 본 발명에 따른 액세스 충돌을 처리하기 위한 회로 장치의 회로도이다.
액세스 충돌을 처리하기 위한 회로장치의 입력, 즉 충돌 식별 회로(KES)의 입력에는 N개의 상이한 어드레스 라인이 제공된다. 여기서, N은 멀티-포트 메모리의 단자 포트의 수이다. 어드레스 라인은 각각 m-어드레스 비트를 가진 어드레스(A1)-(AN)를 갖는다.
충돌 식별 회로(KES)에서는 충돌 상태를 검출하기 위해, 어드레스 비트(A1)-(AN)의 쌍 비교가 수행된다. 충돌 식별 회로(KES)는 출력에 상태 신호(Clnn')를 발생시킨다. 여기서, n은 값 n=1 내지 n-1이고, n'는 값 n'=1 내지 N 일 수 있다. N개의 상이한 포트의 경우 상태 신호(Clnn')는 정확하게 N*(n-1)/2 상이한 신호 라인을 갖는다. 상태 신호(Clnn')의 인덱스 nn'은 2개의 관련 포트의 액세스 충돌을 나타낸다. 예컨대, 상태 신호(CL35)는 제 3 포트와 제 5 포트 사이의 액세스 충돌을 나타낸다.
기본적으로 상태 신호(Clnn')는 코딩된 형태로 적은 신호 라인을 통해 충돌 식별 회로(KES)와 충돌 차단 회로(KSS) 사이로 전송될 수 있다. 그러나, 이것은 많은 코딩 및 디코딩 비용을 필요로 하고, 특히 이 회로를 집적 회로내에 구현하는 경우에는 회로 기술상으로 극도의 표면을 필요로 한다.
상태 신호(Clnn')는 충돌 차단 회로(KSS)의 입력에 공급된다. 충돌 차단 회로(KSS)는 발생하는 액세스 충돌을 해결하기 위한 알고리즘을 실행한다. 액세스 충돌에 관련된 포트는 그것의 우선 순위에 따라 평가된다. 최고 우선 순위의 포트가 액세스 권리를 얻고, 액세스 충돌에 관련된 나머지 포트의 액세스는 거절된다.
부가로 nc-제어 비트를 포함하는 알고리즘 제어신호(AC)가 충돌 차단 회로(KSS)에 제공될 수 있다.
충돌 차단 회로(KSS)의 출력에는 N개의 상이한 출력 라인이 제공된다. 각각의 출력 라인에는 멀티-포트 메모리의 N 포트의 각각에 대한 포트 차단 신호(PB1)- (PBN)가 할당된다. 이 경우, 로직 PBi=0 (i = 1...N)가 액세스 허가에 그리고 PBi=1이 액세스 거절에 사용된다. 물론, 포트 차단 신호(PB1)-(PBN)에는 반전된 로직이 사용될 수 있다.
도 2는 본 실시예에서 N=4 포트로 제시된 본 발명에 따른 충돌 식별 회로(KES)의 실시예를 나타낸다. 도 1과 동일한 소자는 동일한 도면 부호를 갖는다.
충돌 식별 회로(KES)는 각각 m-어드레스 비트를 가진 어드레스 신호(A1)-(A4)를 가진 N=4 어드레스 포트를 포함한다. 상기 식에 따라 충돌 식별 회로(KES)는 상응하는 상태 신호(Clnn')를 가진 N*(N-1)/2 = 6 출력 라인을 갖는다. 각각의 상기 상태 신호(Clnn')는 소위 멀티-입력 EXOR 게이트(MI)에 의해 발생된다. 멀티-입력 EXOR 게이트(MI)의 수는 마찬가지로 식 N*(N-1)/2으로부터 계산된다. 멀티-입력 EXOR 게이트(MI)는 (N-1)개의 상이한 열로 배치된다. 부가의 포트에는 부가의 열의 멀티-입력 EXOR 게이트(MI)가 부가되고, 마찬가지로 상응하는 수의 부가 상태 신호(Clnn')가 발생된다. 액세스 충돌이 발생되지 않으면, 모든 상태 신호(Clnn') = 1 이다. 액세스 충돌의 발생은 상태 신호 중 하나 또는 다수가 (Clnn') = 0에 세트됨으로써 지시된다.
멀티-입력 EXOR 게이트(MI)가 도 2에 간단히 도시된다. 이러한 멀티-입력 EXOR 게이트(MI)의 정확한 게이트 회로는 도 3에 보다 정확히 도시된다. 전술한 도면과 동일한 소자는 동일한 도면 부호 및 동일한 인덱스를 갖는다.
도 3의 (α)는 일반적으로 사용되는 멀티-입력 EXOR 게이트(MI)의 개략도이다. 여기서, m은 게이트 회로의 입력의 수이다. a 및 b는 입력신호를 그리고 c는 출력신호를 나타낸다. (β)는 m = 4의 경우 이러한 멀티-입력 EXOR 게이트(MI)의 실시예를 나타낸다. 여기서는 4개의 입력 각각에 대해 종래의 EX-NOR 게이트가 필요하다. NAND-게이트는 상기 EX-NOR 게이트의 모든 출력을 연산하고 출력 신호(c)를 출력한다.
도2의 실시예를 기초로 도 4 및 5에 의해 본 발명에 따른 충돌 차단 회로(KSS)의 동작을 설명하면 하기와 같다. 2개의 상이한 우선순위 알고리즘에 의해 액세스 충돌을 처리하는 2개의 실시예를 가정한다. 여러 가지 소자 및 그것의 인덱스는 도 1 및 2의 것에 상응한다.
도 4에 따른 제 1 알고리즘은 일반적으로 PIH-알고리즘(Port Importance Hierachy Algorithmus)이라 한다. PIH-알고리즘에서 포트의 중요도 순위가 결정된다. 예컨대, 순위는 포트 1이 포트 2 보다 더 중요하고, 포트 2가 포트 3 보다 중용하다 등의 방식으로 결정된다. 가장 낮은 중요도를 가진 포트는 포트 N이다. 하기와 같이 보다 큰 중요도를 나타내는 심볼로 기호를 사용할 수 있다.
포트 1 포트 2 포트 3 ... 포트 N
최고의 중요도를 가진 포트가 액세스 권리를 얻고 다른 모든 포트의 액세스는 거절되는 방식으로 충돌이 해결된다. 상기 PIH-알고리즘의 경우에는 매 액세스 충돌시 포트 N의 액세스가 거절된다.
PIH-알고리즘은 도 4에 도시된 간단한 회로로 구현될 수 있다는 장점을 갖는다. 이 회로 장치는 간단한 NAND-게이트를 포함한다. PIH-알고리즘의 경우 주어진 포트 i에 대해 간단한 방식으로 보다 높은 우선 순위의 포트와 포트 i의 충돌을 신호화하는 상태 신호(Clnn')가 NAND 연산된다. 상태 신호 중 하나가 0이 되면, 즉 보다 높은 우선 순위의 포트와의 액세스 충돌이 일어나면, 포트 차단 신호 PBi=1가 발생된다. 이것은 포트 i의 액세스가 거절된다는 것을 의미한다.
많은 시스템에 있어서, PIH-알고리즘에서와 같은, 멀티-포트 메모리의 상이한 포트의 액세스 요구에 대한 상이한 거절 확률은 허용될 수 없는 단점일 수 있다. 이 경우에는 각각의 포트의 액세스 확률이 동일한 알고리즘이 사용될 수 있다. 이러한 알고리즘은 일반적으로 공정한 알고리즘이라 한다.
도 5에는 간단한 방식으로 상기 공정한 알고리즘을 실행하는 충돌 차단 회로의 실시예가 제시된다. 상기 공정한 알고리즘은 이하 IPIH-알고리즘(Inverted Port Importance Hierarchy Algorithmus)이라 한다. IPIH-알고리즘의 경우 액세스가 변경되고 주어진 포트 계층 및 이것에 대해 반전된 포트 계층에 따라 조정된다. 이 경우, 주어진 포트 계층에 대한 출력 신호 및 이것에 대해 반전된 포트 계층에 대한 출력 신호가 멀티플렉서 회로(MUX)에 공급된다. 본 실시예에서, 멀티플렉서 회로(MUX)는 2개의 입력 신호 중 하나를 선택하는 간단한 멀티플렉서로 이루어진다. 상기 선택 신호는 출력에 포트 차단 신호(PB1) - (PB4)로서 제공된다. 변동하는 교체는 예컨대 도 1의 알고리즘 신호일 수 있는 계층 반전 신호(HI)에 의해 제어된다. 이로 인해, 액세스 확률은 모든 포트에 대해 평균적으로 동일하다.
IPIH-알고리즘에서, 충돌의 해결시 하기 식에 따른 포트의 정상 계층(IPH-알고리즘에 따른)
포트 1 포트 2 포트 3 ... 포트 N
과 그것에 반전된 계층
포트 N 포트(N-1) 포트(N-2) ... 포트 2 포트 1
이 교체된다.
상기 교체는 계층 반전 신호(HI)에 의해 제어된다. 상기 교체는 매 액세스 사이클 마다 또는 일정 수의 액세스 사이클 후에 이루어지고 동기 메모리에서는 통상적으로 클록 신호로부터 유도된다. 이렇게 함으로써, 각각의 포트에 대해 평균적으로 동일한 액세스 확률이 주어진다.
액세스 충돌을 처리하기 위한 다른 알고리즘도 가능하다. 그러나, 전술한 방법이 간단한 방식으로 그리고 회로 기술상 적은 비용으로 멀티-포트 메모리에서 액세스 충돌의 병렬 처리를 가능하게 한다.
액세스 충돌을 처리하기 위한 회로 장치가 멀티-포트 메모리셀로 구성된 메모리 아키텍처에 사용되는 것이 특히 바람직하다. 이러한 메모리 아키텍처는 소위 다중 레벨 계층으로 구성될 수 있다. 그러나, 회로 장치가 스위칭-네트워크-원리에 따라 동작하는 멀티-포트 메모리 아키텍처에도 사용될 수 있다.
본 발명에 의해 멀티-포트 메모리에서 액세스 충돌을 처리하기 위한 회로 장치가 제공된다.

Claims (9)

  1. 서로 독립적인, 동시에 어드레스 가능한 다수(N)의 I/O-포트를 가진 메모리에서 액세스 충돌을 처리하기 위한 회로 장치에 있어서,
    - 메모리의 동일한 메모리셀에서 다수의 I/O-포트의 액세스 충돌을 식별하는 적어도 하나의 충돌 식별 회로(KES),
    - 동일한 메모리 셀에서 다수의 I/O-포트의 액세스 충돌의 경우 출력 신호(PB1-PBN)를 통해 액세스 충돌에 관련된 하나의 I/O-포트를 인에이블시키고 액세스 충돌에 관련된 나머지 I/O-포트를 차단시키는, 후속 접속된 적어도 하나의 충돌 차단 회로(KSS)를 포함하는 것을 특징으로 하는 회로 장치.
  2. 제 1항에 있어서, 충돌 식별 회로(KES)가 I/O-포트 사이에 액세스 충돌이 일어났는지를 지시하는 상태 신호(Clnn')를 발생시키고, 상기 상태 신호가 충돌 차단 회로(KSS)에 공급되는 것을 특징으로 하는 회로 장치.
  3. 제 1항 또는 2항에 있어서, 충돌 차단 회로가 I/O-포트의 우선 순위를 그 중요도에 상응하게 우선 순위 알고리즘에 따라 결정하는 것을 특징으로 하는 회로 장치.
  4. 제 3항에 있어서, 우선 순위 알고리즘으로서 PIH-알고리즘이 사용되는 것을 특징으로 하는 회로 장치.
  5. 제 3항에 있어서, 우선 순위 알고리즘으로서 IPIH-알고리즘이 사용되는 것을 특징으로 하는 회로 장치.
  6. 제 1항, 2항, 4항 또는 5항에 있어서, 액세스 충돌에 관련된 I/O-포트의 선택을 위해 어드레스의 논리 연산을 수행하는 멀티-입력 EXOR 게이트(MI)가 충돌 식별 회로에 제공되는 것을 특징으로 하는 회로 장치.
  7. 제 1항, 2항, 4항 또는 5항에 있어서, 회로 장치가 다중 레벨 계층으로 구성된 메모리 아키텍처에 사용되는 것을 특징으로 하는 회로 장치.
  8. 제 1항, 2항, 4항 또는 5항에 있어서, 회로 장치가 멀티-포트 메모리 셀로 구성된 메모리 아키텍처에 사용되는 것을 특징으로 하는 회로 장치.
  9. 제 1항, 2항, 4항 또는 5항에 있어서, 회로 장치가 스위칭-네트 워크-원리에 따라 동작하는 멀티-포트 메모리 아키텍처에 사용되는 것을 특징으로 하는 회로 장치.
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