JPH04160661A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置と、主記憶装置と、これら両装
置間に接続されたバッファ記憶装置とを備えたデータ処
理システムに利用され、特に、バッファ記憶装置のデー
タ転送方式を改善したデータ処理システムに関する。

〔概要〕

本発明は、中央処理装置と、主記憶装置と、これら両装
置間に接続されたバッファ記憶装置とを備えたデータ処
理システムにおいて、 バッファ記憶装置は、中央処理装置が必要とする１回転
送分のデータとそれに隣接するデータとを合わせてｍｎ
回（ｍは２以上の自然数）転送分のデータを主記憶装置
からバーストモードで読み出し、処理を行うようにする
ことにより、システムの効率化を図ったものである。

〔従来の技術〕

従来、中央処理装置と、主記憶装置との間にある小容量
のバッファ記憶装置とを備えたデータ処理システムにお
いて、主記憶装置からバッファ記憶装置へのデータ転送
方式には、中央処理装置が必要とするデータを含むブロ
ック単位で読み出して、全データをバッファ記憶装置に
保持する方式と、中央処理装置が必要とするデータを主
記憶装置より読み出した後、次に、中央処理装置が主記
憶装置から読み出しを行う前に、再度、中央処理装置に
転送したデータに隣接するデータを主記憶装置より読み
出してバッファ記憶装置に保持する方式とがある。

〔発明が解決しようとする課題〕

前述した従来のデータ処理システムにおける、バッファ
記憶装置のデータ転送方式において、中央処理装置が必
要とするデータを含むブロック単位で保持する方式では
、中央処理装置へ転送済の　　　゛データも保持してし
まうために小容量のバッファを有効活用できていない。

また、中央処理装置が必要とするデータを転送した後、
あらためて主記憶装置より隣接するデータを読み出す方
式では、バッファ記憶装置と主記憶装置とがバス構造に
なっている場合、バス占有率が高くなる問題点がある。

すなわち、従来のデータ処理システムでは十分にシステ
ムの効率化を図ることができない課題がある。

本発明の目的は、バッファ記憶装置のデータ転送方式を
改善することにより、前記の課題を解消し、システムの
効率化を図ったデータ処理システムを提供することにあ
る。

〔課題を解決するための手段〕

本発明は、中央処理装置と、主記憶装置と、前記中央処
理装置と前記主記憶装置との間に接続されたバッファ記
憶装置とを備えたデータ処理システムにおいて、前記バ
ッファ記憶装置は、前記中央処理装置が前記主記憶装置
から読み出すデータを一時格納するバッファ手段と、こ
のバッファ手段に格納されたデータのアドレスを保持す
るアドレス保持手段と、このアドレス保持手段に保持さ
れたアドレスと前記中央処理装置から要求されたｎ回転
送分のデータのアドレスとを比較する比較手段と、前記
中央処理装置からｎ回（ｎは自然数）転送分のデータの
読み出し要求がなされた場合、この要求データのアドレ
スと前記アドレス保持手段に保持されたアドレスとを前
記比較手段で比較し、一致したとき前記バッファ手段に
格納されたデータを前記中央処理装置に転送し、不一致
の場合前記中央処理装置が必要とするｎ回転送分のデー
タとそれに隣接するデータとを合わせてｍｎ回（ｍは２
以上の自然数）転送分のデータを前記主記憶装置から読
み出し、前記中央処理装置が必要とするデータは前記中
央処理装置に転送し、残りのデータは前記バッファ手段
に格納するとともにそのアドレスを前記アドレス保持手
段に保持する制御を行う制御手段とを含むことを特徴と
する。

また、本発明は、前記ｍ＝２であることが好ましい。

また、本発明は、前記主記憶装置は、前記バッファ記憶
装置からデータの読み出し要求があった場合、これをバ
ーストモードで前記バッファ記憶装置に転送する読出し
制御手段を含むことが好ましい。

〔作用〕

バッファ記憶装置は、中央処理装置から要求されたｎ回
転送分のデータとそれに隣接するデータとを合わせて、
例えば２ｎ回転送分（ｍ−２の場合）のデータを、例え
ばバーストモードで主記憶装置から読み出し、要求され
たｎ回転送分のデータは中央処理装置に転送し、残りの
隣接するｎ回転送分のデータはこれをバッファ手段に格
納するとともにそのアドレスをアドレス保持手段に保持
する。そして、中央処理装置から次のｎ回転送分のデー
タ要求に対しては、そのアドレスとアドレス保持手段に
保持されたアドレスとを比較し、−致すればバッファ手
段に格納しであるデータを中央処理装置に転送し、不一
致の場合には前述のようにして主記憶装置からデータを
読み出す。

従って、中央処理装置のアクセスが連続的な場合には主
記憶装置への総アクセス時間を短縮でき、かつ、主記憶
装置に他の処理装置がバス構造でつながっている場合に
は、隣接したデータの転送骨だけバス占有時間を短縮で
き、データ処理システムの効率化を図ることが可能とな
る。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。

本実施例は、プロセッサ１１とキャッシュメモリ１２と
を含む中央処理装置１０と、主メモリ２１を含む主記憶
装置２０と、中央処理装置１０と主記憶装置２０との間
に接続されたバッファ記憶装置３０とを備えたデータ処
理システムにおいて、 本発明の特徴とするところの、 バッファ記憶装置３０は、中央処理装置１０が主記憶装
置２０から読み出すデータを一時格納するノ＜・ソファ
手段としてのバッファ部３１と、このバッファ部３１に
格納されたデータのアドレスを保持するアドレス保持手
段としてのタグ部３２と、このタグ部３２に保持された
アドレスと中央処理装置１０から要求された１回（ｎは
自然数）転送骨のデータのアドレスとを比較する比較手
段としての比較部３３と、中央処理装置１０からｎ回転
送分のデータの読み出し要求がなされた場合、この要求
データのアドレスとタグ部３２に保持されたアドレスと
を比較部３３で比較し、一致したときバッファ部３１に
格納されたデータを中央処理装置１０に転送し、不一致
の場合中央処理装置１０が必要とするｎ回転送分のデー
タと隣接するデータとを合わせて２ｎ回転送分のデータ
を主記憶装置２０から読み出し、中央処理装置１０が必
要とするデータは中央処理装置１０に転送し、残りのデ
ータはバッファ部３１に格納するとともにそのアドレス
をタグ部３２に保持する制御を行う制御手段としての制
御部３４とを含み、主記憶装置２０は、バッファ記憶装
置３０からデータの読み出し要求があった場合、これを
バーストモードでバッファ記憶装置３０に転送する読出
し制御手段としての主メモリ制御部２２を含んでいる。

そして、主記憶装置２０は、バッファ記憶装置３０と、
アドレスバス４１、データバス４２および制御バス４３
を介して接続される。゛ 次に、本実施例の動作について第２図に示す流れ図を参
照して説明する。

プロセッサ１１はデータ読み出し時、キャッシュメモリ
１２からデータの読出しを行う（ステップＳ１）。キャ
ッシュメモリ１２にデータが存在した場合、キャッシュ
メモリ１２よりデータの読出しを行うが（ステップＳ２
、Ｓ３）、キャッシュメモリ１２にデータが存在しない
場合、キャッシュメモリ１２はバッファ記憶装置３０に
対してアドレスを出力し、ｎ回転送分のデータの読み出
しを要求する（ステップＳ２、Ｓ４）。比較部３３にお
いて、キャッシュメモリ１２より出力されたアドレスと
、タグ部３２が保持しているアドレスとを比較しくステ
ップＳ５）、比較結果を比較通知信号３５にて制御部３
４へ出力する（ステップＳ６）。

比較結果が一致の場合、制御部３４は、バッファ部３１
に格納しておいたデータを読み出しキャッシュメモリ１
２に転送する（ステップＳ７）。

比較結果が不一致の場合、制御部３４は、キャッシュメ
モリ１２が要求するｎ回転送分のデータと隣接するｎ回
転送分のデータとを合わせて２ｎ回転送分のデータの読
み出し要求を行うため、制御バス４３に読み出し要求信
号３６を出力する（ステップＳ８）。

制御バス４３を介して読み出し要求をうけた主メモリ制
御部２２は、主メモ’Ｊ２１より２ｎ回転送分のデータ
を読み出しバッファ部３１に対してバーストモード転送
でデータを出力する（ステップＳ９）。

制御部３４は、主記憶装置２０からデータバス４２を介
して転送されたデータのうち、キャッシュメモリ１２が
必要とするｎ回転送分のデータは、バッファ部３１に保
持せずにキャッシュメモリ１２に転送し、データ保持タ
イミング信号３７をバッファ部３１に出力し、アドレス
保持タイミング信号３８をタグ部３１に出力する。デー
タ保持タイミング信号３７をうけたバッファ部３１は、
隣接するｎ回転送分のデータを保持する。また、アドレ
ス保持タイミング信号３８をうけたタグ部３２は、隣接
するｎ回転送分のデータのアドレスを保持する（ステッ
プ５１０）。キャッシュメモリ１２には転送されたｎ回
転送分のデ゛　−夕をプロセッサ１１に読み出す（ステ
ップ５１１）。

なお、前述の実施例においては、ｍ＝２の場合について
説明したが、このｍの値は、中央処理装置が主記憶装置
から読み出すデータが、連続したアドレスに対するもの
が多い場合には、ｍの値を２より大きくとることが考え
られ、バッファ部のメモリ容量との兼ね合いで決められ
る。

〔発明の効果〕

以上説明したように、本発明は、主記憶装置よりバース
トモードでデータを読み出し、例えば隣接するｎ回転送
分のデータを保持することで、プロセッサのアクセスが
連続的な場合主記憶装置への総アクセス時間を短くでき
、かつ、主記憶装置に他の処理装置がバス構造でつなが
っている場合には、従来の方式とくらべて隣接したｎ回
転送分のデータを転送する間のバスの占有時間を短くで
きる。従って、制御が簡単でかつ少ないハードウェア量
で効率的なメモリ階層構造を構築できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はその動作を示す流れ図。 １０・・・中央処理装置、１１・・・プロセッサ、１２
・・・キャッシュメモリ、２０・・・主記憶装置、２１
・・・主メモリ、２２・・・主メモリ制御部、３０・・
・バッファ記憶装置、３１・・・バッファ部、３２・・
・タグ部、３３・・・比較部、３４・・・制御部、３５
・・・比較通知信号、３６・・・読み出し要求信号、３
７・・・データ保持タイミング信号、３８・・・アドレ
ス保持タイ・ミング信号、４１、・・・アドレスバス、
４２・・・データバス、４３・・・制御バス。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と、主記憶装置と、前記中央処理装置
   と前記主記憶装置との間に接続されたバッファ記憶装置
   とを備えたデータ処理システムにおいて、 前記バッファ記憶装置は、 前記中央処理装置が前記主記憶装置から読み出すデータ
   を一時格納するバッファ手段と、このバッファ手段に格
   納されたデータのアドレスを保持するアドレス保持手段
   と、 このアドレス保持手段に保持されたアドレスと前記中央
   処理装置から要求されたｎ回転送分のデータのアドレス
   とを比較する比較手段と、 前記中央処理装置からｎ回（ｎは自然数）転送分のデー
   タの読み出し要求がなされた場合、この要求データのア
   ドレスと前記アドレス保持手段に保持されたアドレスと
   を前記比較手段で比較し、一致したとき前記バッファ手
   段に格納されたデータを前記中央処理装置に転送し、不
   一致の場合前記中央処理装置が必要とするｎ回転送分の
   データとそれに隣接するデータとを合わせてｍｎ回（ｍ
   は２以上の自然数）転送分のデータを前記主記憶装置か
   ら読み出し、前記中央処理装置が必要とするデータは前
   記中央処理装置に転送し、残りのデータは前記バッファ
   手段に格納するとともにそのアドレスを前記アドレス保
   持手段に保持する制御を行う制御手段と を含むことを特徴とするデータ処理システム。 ２、前記ｍ＝２である請求項１に記載のデータ処理シス
   テム。 ３、前記主記憶装置は、前記バッファ記憶装置からデー
   タの読み出し要求があった場合、これをバーストモード
   で前記バッファ記憶装置に転送する読出し制御手段を含
   む請求項１または請求項２に記載のデータ処理システム
   。