JPH03260750A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
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- JPH03260750A JPH03260750A JP5866790A JP5866790A JPH03260750A JP H03260750 A JPH03260750 A JP H03260750A JP 5866790 A JP5866790 A JP 5866790A JP 5866790 A JP5866790 A JP 5866790A JP H03260750 A JPH03260750 A JP H03260750A
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- 238000012546 transfer Methods 0.000 title claims abstract description 110
- 238000006243 chemical reaction Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 18
- 238000012545 processing Methods 0.000 claims description 4
- 230000015654 memory Effects 0.000 abstract description 34
- 238000013519 translation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダイレクト・メモリ・アクセス（ＤＭＡ）コン１− ｏ
−うにより複数の記憶領域間でデータのＤＭＡ転送を行
なうＤＭＡ転送方式に関し、ハードウェア規模の増大な
く転送元及び転送先いずれのアドレスが不連続であって
もＤＭＡ転送ができることを目的とし、 複数の記憶領域が接続された共通バスに中央処理装置を
接続して該複数の記憶領域をアクセスすると共に、該共
通バスにＤＭＡコントＯ−ラを接続して該複数の記憶領
域間でＤＭＡ転送を行なうＤＭＡ転送方式において、該
ＤＭＡコントローラより供給される連続した転送先アド
レスを該複数の記憶領域をアクセスする不連続な実アド
レスに変換する第１転送パターンの変換テーブルと、該
ＤＭＡコント０−ラより供給される連続した転送元アド
レスを該複数の記憶領域をアクセスする不連続な実アド
レスに変換する第２転送パターンの変換テーブルとを少
なくとも格納したテーブル格納部と、該テーブル格納部
より設定された単一の変換テーブルを用いて該ＤＭＡ：
ｌントローラより供給される転送先アドレスおよび転送
元アドレスを実アドレスに変換するアドレス変換部と、
ＤＭＡ転送時に該中央処理装置よりのアドレスから該ア
ドレス変換部よりの実アドレスにＦＪＪ換えて該共通バ
スに供給するセレクタ回路とを有し構成する。
−うにより複数の記憶領域間でデータのＤＭＡ転送を行
なうＤＭＡ転送方式に関し、ハードウェア規模の増大な
く転送元及び転送先いずれのアドレスが不連続であって
もＤＭＡ転送ができることを目的とし、 複数の記憶領域が接続された共通バスに中央処理装置を
接続して該複数の記憶領域をアクセスすると共に、該共
通バスにＤＭＡコントＯ−ラを接続して該複数の記憶領
域間でＤＭＡ転送を行なうＤＭＡ転送方式において、該
ＤＭＡコントローラより供給される連続した転送先アド
レスを該複数の記憶領域をアクセスする不連続な実アド
レスに変換する第１転送パターンの変換テーブルと、該
ＤＭＡコント０−ラより供給される連続した転送元アド
レスを該複数の記憶領域をアクセスする不連続な実アド
レスに変換する第２転送パターンの変換テーブルとを少
なくとも格納したテーブル格納部と、該テーブル格納部
より設定された単一の変換テーブルを用いて該ＤＭＡ：
ｌントローラより供給される転送先アドレスおよび転送
元アドレスを実アドレスに変換するアドレス変換部と、
ＤＭＡ転送時に該中央処理装置よりのアドレスから該ア
ドレス変換部よりの実アドレスにＦＪＪ換えて該共通バ
スに供給するセレクタ回路とを有し構成する。
（産業上の利用分野）
本発明はＤＭＡ転送方式に関し、ダイレクト・メ［す・
アクセス（ＤＭＡ）、：］ントロ〜うにより複数の記憶
領域間でＤＭＡ転送を行なうＤＭＡ転送方式に関する。
アクセス（ＤＭＡ）、：］ントロ〜うにより複数の記憶
領域間でＤＭＡ転送を行なうＤＭＡ転送方式に関する。
近年、搬送装置等に組み込まれる専用プロセッサでは、
装置の実装システム数が増加し、付加監視機能で取扱う
データ聞が増加しているため、データ転送をａ透化する
ことが要望されている。
装置の実装システム数が増加し、付加監視機能で取扱う
データ聞が増加しているため、データ転送をａ透化する
ことが要望されている。
本出願人は先に特願昭６３−２６４８０８号、発明の名
称ｒＤＭＡ転送方式」により転送元記憶領域のアドレス
が不連続であってもＤＭＡ転送が可能なりＭＡ転送方式
を提案した。
称ｒＤＭＡ転送方式」により転送元記憶領域のアドレス
が不連続であってもＤＭＡ転送が可能なりＭＡ転送方式
を提案した。
このＤＭＡ転送方式は第６図に示す如く、主制御部を構
成するマイクロ・プロセッサ・ユニット（Ａ４ＰＬＩ）
１０内のＣＰＬＪＩＩが共通バス１３に接続された集積
回路（１８１）内のメモリ１４〜１６及びサブ制御部内
のメモリ１７をアクセスする場合にはＭＰＵ１０の出力
する選択信号によりセレクタ回路１８にＣＰＬ１１１出
力のアドレスを選択させて共通バス１３に送出する。Ｍ
ＰＬＩ １０内のＤＭＡコントＯ−ラ１２がメモリ１４
〜１７をＤＭＡ転送のためアクセスする場合にはＤＭＡ
コントローラ１２出力のアドレスをＲＯＭＩＭ成のアド
レス変換部１９でメモリ１４〜１７夫々をアクセスする
アドレスに変換し、選択信号によりセレクタ回路１８に
アドレス変換部１９出力のアドレスを選択させて共通バ
ス１３に送出する。ここで転送元がメモリ１４．１５．
１６で転送先がメモリ１７とすると、アドレス変換部１
９はＤＭＡコントローラ１２の出力する連続した転送元
アドレスをメモリ１４．１５．１６夫々の不連続なアド
レスに変換する。
成するマイクロ・プロセッサ・ユニット（Ａ４ＰＬＩ）
１０内のＣＰＬＪＩＩが共通バス１３に接続された集積
回路（１８１）内のメモリ１４〜１６及びサブ制御部内
のメモリ１７をアクセスする場合にはＭＰＵ１０の出力
する選択信号によりセレクタ回路１８にＣＰＬ１１１出
力のアドレスを選択させて共通バス１３に送出する。Ｍ
ＰＬＩ １０内のＤＭＡコントＯ−ラ１２がメモリ１４
〜１７をＤＭＡ転送のためアクセスする場合にはＤＭＡ
コントローラ１２出力のアドレスをＲＯＭＩＭ成のアド
レス変換部１９でメモリ１４〜１７夫々をアクセスする
アドレスに変換し、選択信号によりセレクタ回路１８に
アドレス変換部１９出力のアドレスを選択させて共通バ
ス１３に送出する。ここで転送元がメモリ１４．１５．
１６で転送先がメモリ１７とすると、アドレス変換部１
９はＤＭＡコントローラ１２の出力する連続した転送元
アドレスをメモリ１４．１５．１６夫々の不連続なアド
レスに変換する。
これによってメモリ１４．１５．１６夫々の不連続なア
ドレスのデータをメモリ１７に連続してＤ Ｍ Ａ転送
できる。
ドレスのデータをメモリ１７に連続してＤ Ｍ Ａ転送
できる。
従来のＤ Ｍ Ａ転送方式では転送元のアドレスが不連
続であっても転送先の連続するアドレスにデータをＤＭ
Ａ転送することはできる。しかし、例えばメモリ１７の
連続する転送元アドレスからメモリ１４，１５．１６夫
々の不連続の転送先アドレスにはＤＭＡ転送を行なうこ
とができないという問題があった。
続であっても転送先の連続するアドレスにデータをＤＭ
Ａ転送することはできる。しかし、例えばメモリ１７の
連続する転送元アドレスからメモリ１４，１５．１６夫
々の不連続の転送先アドレスにはＤＭＡ転送を行なうこ
とができないという問題があった。
本発明は上２の点に鑑みなされたもので、ハードウェア
規模の増大なく転送元及び転送先いずれのアドレスが不
連続であってもＤＭＡ転送ができるＤＭＡ転送方式を提
供することを目的とする。
規模の増大なく転送元及び転送先いずれのアドレスが不
連続であってもＤＭＡ転送ができるＤＭＡ転送方式を提
供することを目的とする。
第１図は本発明方式の原理図を示す。同図中、第６図と
同一部分には同一符号を付し、その説明を省略する。
同一部分には同一符号を付し、その説明を省略する。
第１図において、主制御部はＣＰＵ１１とＤＭＡコント
ローラ１２とよりなるＭＰＵ１０と、ＲＯＭ２０と、Ｒ
ＡＭ２３と、アドレス変換部２４と、セレクタ回路１８
とより構成されており、これらは内部バス２５で相互に
接続されている。
ローラ１２とよりなるＭＰＵ１０と、ＲＯＭ２０と、Ｒ
ＡＭ２３と、アドレス変換部２４と、セレクタ回路１８
とより構成されており、これらは内部バス２５で相互に
接続されている。
テーブル格納部としてのＲＯＭ２０にはＤＭＡコント０
−ラ１２より供給される連続した転送先アドレスを複数
のメモリ１５〜１７をアクセスする不連続な実アドレス
に変換する第１転送パターンの変換テーブル２１と、Ｄ
ＭＡコントローラ１２より供給される連続した転送元ア
ドレスを該複数のメモリ１５〜１７をアクセスする不連
続な実アドレスに変換する第２転送パターンの変換テー
ブル２２とが少なくとも格納されている。
−ラ１２より供給される連続した転送先アドレスを複数
のメモリ１５〜１７をアクセスする不連続な実アドレス
に変換する第１転送パターンの変換テーブル２１と、Ｄ
ＭＡコントローラ１２より供給される連続した転送元ア
ドレスを該複数のメモリ１５〜１７をアクセスする不連
続な実アドレスに変換する第２転送パターンの変換テー
ブル２２とが少なくとも格納されている。
アドレス変換部２４は、ＲＯＭ ２０より設定された単
一の変換テーブル２１又は２２を用いてＤＭＡコントロ
ーラ１２より供給される転送先アドレス及び転送元アド
レスを実アドレスに変換する。
一の変換テーブル２１又は２２を用いてＤＭＡコントロ
ーラ１２より供給される転送先アドレス及び転送元アド
レスを実アドレスに変換する。
セレクタ回路１８はｃｐｕ”ｚがメモリ１４〜１７をア
クセスするとき内部バス２５より供給されるＣＰＬＪＩ
Ｉの出力するアドレスを共通バス１３に供給し、 ＤＭＡ転送時にＣＰＵ１１よりのアドレスからアドレス
変換部２４よりの実アドレスに切換えて共通バス１３に
供給する。
クセスするとき内部バス２５より供給されるＣＰＬＪＩ
Ｉの出力するアドレスを共通バス１３に供給し、 ＤＭＡ転送時にＣＰＵ１１よりのアドレスからアドレス
変換部２４よりの実アドレスに切換えて共通バス１３に
供給する。
本発明においては、第１転送パターンの変換テーブル２
１をアドレス変換部２４に設定してメモリ１７の連続し
たアドレスからメモリ１５〜１６の不連続なアドレスに
対してＤＭＡ転送を行なうことができ、また第２転送パ
ターンの変換テーブル２１をアドレス変換部２４に設定
してメモリ１５〜１６の不連続なアドレスからメモリ１
７の連続したアドレスに対してＤＭＡ転送を行なうこと
ができる。また、転送パターンに応じて変換テーブル２
１．２２をアドレス変換部２４に設定するため単一のア
ドレス変換部２４を備えれば自く、転送パターンが増加
してもハードウェア規模の増大がない。
１をアドレス変換部２４に設定してメモリ１７の連続し
たアドレスからメモリ１５〜１６の不連続なアドレスに
対してＤＭＡ転送を行なうことができ、また第２転送パ
ターンの変換テーブル２１をアドレス変換部２４に設定
してメモリ１５〜１６の不連続なアドレスからメモリ１
７の連続したアドレスに対してＤＭＡ転送を行なうこと
ができる。また、転送パターンに応じて変換テーブル２
１．２２をアドレス変換部２４に設定するため単一のア
ドレス変換部２４を備えれば自く、転送パターンが増加
してもハードウェア規模の増大がない。
第２図（Ａ）、（Ｂ）夫々は本発明方式に用いられる変
換テーブル２１．２２夫々の一実施例を示す。
換テーブル２１．２２夫々の一実施例を示す。
変換テーブル２１の転送先に対応するアドレスＡＡＡＡ
（以下アドレスはへキサディジマル表示で表わす）に
は実アドレスａａａａ＋１１が格納され、これに連続す
るアドレスＡＡＡＡ＋１〜ＡＡＡＡ＋ｎ夫々には不連続
の実アドレスａａａａ＋ｉ２〜ａａａａ＋ ｉ ｎ夫々
が格納されており、同様に転送元に対応する連続したア
ドレスＢＢ８８〜ＢＢＢＢ＋ｎ夫々には連続した実アド
レスｂｂｂｂ＋１〜ｂｂｂｂ十ｎ夫々が格納されている
。
（以下アドレスはへキサディジマル表示で表わす）に
は実アドレスａａａａ＋１１が格納され、これに連続す
るアドレスＡＡＡＡ＋１〜ＡＡＡＡ＋ｎ夫々には不連続
の実アドレスａａａａ＋ｉ２〜ａａａａ＋ ｉ ｎ夫々
が格納されており、同様に転送元に対応する連続したア
ドレスＢＢ８８〜ＢＢＢＢ＋ｎ夫々には連続した実アド
レスｂｂｂｂ＋１〜ｂｂｂｂ十ｎ夫々が格納されている
。
変換テーブル２２の転送先に対応するアドレスＡＡＡＡ
には実アドレスａａａａ＋１が格納され、これに連続す
るアドレスＡＡＡＡ＋１〜ＡＡＡＡ＋ｎ夫々には連続し
た実アドレスａａａａ＋２〜ａａａａ＋ｎ夫々が格納さ
れており、同様に転送元に対応する連続したアドレスＢ
ＢＢＢ−ＢＢＢＢ＋ｎ夫々には不連続の実アドレスｂｂ
ｂｂ十ｉ１〜ｂｂｂｂ＋ ｉ ｎ夫々が格納されている
。
には実アドレスａａａａ＋１が格納され、これに連続す
るアドレスＡＡＡＡ＋１〜ＡＡＡＡ＋ｎ夫々には連続し
た実アドレスａａａａ＋２〜ａａａａ＋ｎ夫々が格納さ
れており、同様に転送元に対応する連続したアドレスＢ
ＢＢＢ−ＢＢＢＢ＋ｎ夫々には不連続の実アドレスｂｂ
ｂｂ十ｉ１〜ｂｂｂｂ＋ ｉ ｎ夫々が格納されている
。
第３図は本発明方式の一実施例のフローチャートを小す
ゎ 同図中、ＣＰＬＪｌｌは転送元アドレスと、転送先アド
レスと、転送データ長とをＤＭＡコントローラ１２にセ
ットする（ステップ３０．３１゜３２）。
ゎ 同図中、ＣＰＬＪｌｌは転送元アドレスと、転送先アド
レスと、転送データ長とをＤＭＡコントローラ１２にセ
ットする（ステップ３０．３１゜３２）。
次に転送先アドレスが不連続な第１転送パターンである
かどうかを判別しくステップ３３）、この第１転送パタ
ーンの場合にはＲＯＭ２０上の変換テーブル２１をＲＡ
Ｍ構成のアドレス変換部１９に書込み（ステップ３４）
、第１転送パターンではなく転送元アドレスが不連続な
第２転送ノくターンの場合にはＲＯＭ２０上の変換テー
ブル２２をアドレス変換部１９に書込む（ステップ３５
） 。
かどうかを判別しくステップ３３）、この第１転送パタ
ーンの場合にはＲＯＭ２０上の変換テーブル２１をＲＡ
Ｍ構成のアドレス変換部１９に書込み（ステップ３４）
、第１転送パターンではなく転送元アドレスが不連続な
第２転送ノくターンの場合にはＲＯＭ２０上の変換テー
ブル２２をアドレス変換部１９に書込む（ステップ３５
） 。
この後ＣＰＵ１１はＤＭＡコントローラ３６を起動する
と共にセレクタ回路１８を切換えてアドレス変換部２４
出力を選択して共通バス１３に送出させ（ステップ３６
）、ＤＭＡコントローラによるＤＭＡ転送が行なわれる
（ステップ３７）。
と共にセレクタ回路１８を切換えてアドレス変換部２４
出力を選択して共通バス１３に送出させ（ステップ３６
）、ＤＭＡコントローラによるＤＭＡ転送が行なわれる
（ステップ３７）。
第１転送パターンの場合、ＤＭＡコントローラ１２はセ
ットされた転送元アドレス例えばＢＢＢＢを出力し、変
換テーブル２１を書込まれたアドレス変換部２４はこれ
を実アドレスｂｂｂｂ＋１に変換し、この実アドレスが
共通バス１３に送出される。これによって例えば第４図
に示す如くメモリ１７のアドレスｂｂｂｂ＋１からデー
タが読出される。
ットされた転送元アドレス例えばＢＢＢＢを出力し、変
換テーブル２１を書込まれたアドレス変換部２４はこれ
を実アドレスｂｂｂｂ＋１に変換し、この実アドレスが
共通バス１３に送出される。これによって例えば第４図
に示す如くメモリ１７のアドレスｂｂｂｂ＋１からデー
タが読出される。
次にＤＭＡコントローラ１２はセットされた転送先アド
レスΔＡＡＡを出力し、これをアドレス変換２４で実ア
ドレスａａａａ十１１とされ、先に読出されたデータが
第４図に示す如くメモリ１４のアドレスａａａａ−＋
ｉｉに書込まれる。
レスΔＡＡＡを出力し、これをアドレス変換２４で実ア
ドレスａａａａ十１１とされ、先に読出されたデータが
第４図に示す如くメモリ１４のアドレスａａａａ−＋
ｉｉに書込まれる。
この後、ＤＭＡコントローラ１２は転送データ長だけの
データを転送するまで転送元アドレス及び転送先アドレ
スを１ずつインクリメントして上記の転送を繰返し、第
４図に示ず如くメモリ１７の連続するアドレスｂｂｂｂ
＋２．ｂｂｂｂ＋３゜・・・ｂｂｂｂ十ｎ夫々のデータ
がメモリ１４．１５゜１６の不連続のアドレスａａａａ
＋１２．ａａａａ＋ ｉ ３．・・・ａａａａ＋ ｉ
ｎ夫々に書込まれる。
データを転送するまで転送元アドレス及び転送先アドレ
スを１ずつインクリメントして上記の転送を繰返し、第
４図に示ず如くメモリ１７の連続するアドレスｂｂｂｂ
＋２．ｂｂｂｂ＋３゜・・・ｂｂｂｂ十ｎ夫々のデータ
がメモリ１４．１５゜１６の不連続のアドレスａａａａ
＋１２．ａａａａ＋ ｉ ３．・・・ａａａａ＋ ｉ
ｎ夫々に書込まれる。
第２転送パターンの場合、ＤＭＡコントローラ１２はセ
ットされた転送元アドレス例えばＢＢＢＢを出力し、変
換テーブル２２を書込まれたアドレス変換部２４はこれ
を実アドレスｂｂｂｂ＋１に変換し、この実アドレスが
共通バス１３に送出される。これによって例えば第５図
に示１如くメモリ１４のアドレスｂｂｂｂ十ｉ １から
データが読出される。
ットされた転送元アドレス例えばＢＢＢＢを出力し、変
換テーブル２２を書込まれたアドレス変換部２４はこれ
を実アドレスｂｂｂｂ＋１に変換し、この実アドレスが
共通バス１３に送出される。これによって例えば第５図
に示１如くメモリ１４のアドレスｂｂｂｂ十ｉ １から
データが読出される。
次にＤＭＡコントローラ１２はセットされた転送先アド
レスＡＡＡＡを出力し、これがアドレス変換２４で実ア
ドレスａａａａ＋１とされ、先に読出されたデータが第
５図に示す如くメモリ１７のアドレスａ ａ ａ ａ
＋ １に書込まれる。
レスＡＡＡＡを出力し、これがアドレス変換２４で実ア
ドレスａａａａ＋１とされ、先に読出されたデータが第
５図に示す如くメモリ１７のアドレスａ ａ ａ ａ
＋ １に書込まれる。
この後、ＤＭＡ」ントローラ１２は転送データ長だけの
データを転送するまで転送元アドレス及び転送先アドレ
スを１ずつインクリメン］〜シて上記の転送を繰返し、
第５図に示す如くメモリ１４゜１５．１６夫々の不連続
のアドレスｂｂｂｂ＋ ＋２、ｂｂｂｂ＋ ｉ ３．−
ｂｂｂｂ＋ ｉ ｎ夫々のデータがメモリ１７の連続す
るアドレスａａａａ＋２、ａａａａ＋３．・・・ａａａ
ａ＋ｎ夫々に書込まれる。
データを転送するまで転送元アドレス及び転送先アドレ
スを１ずつインクリメン］〜シて上記の転送を繰返し、
第５図に示す如くメモリ１４゜１５．１６夫々の不連続
のアドレスｂｂｂｂ＋ ＋２、ｂｂｂｂ＋ ｉ ３．−
ｂｂｂｂ＋ ｉ ｎ夫々のデータがメモリ１７の連続す
るアドレスａａａａ＋２、ａａａａ＋３．・・・ａａａ
ａ＋ｎ夫々に書込まれる。
このように、第１転送パターンの変換テーブル２１をア
ドレス変換部２４に設定してメモリ１７の連続したアド
レスからメ［す１５〜１６の不連続なアドレスに対して
ＤＭＡ転送を行なうことができ、また第２転送パターン
の変換テーブル２１をアドレス変換部２４に設定してメ
モリ１５〜１６の不連続なアドレスからメモリ１７の連
続したアドレスに対してＤＭＡ転送を行なうことができ
る。また、転送パターンに応じて変換テーブル２１．２
２をアドレス変換部２４に設定するため単一のアドレス
変換部２４を備えれば良く、転送パターンが増加しても
ハードウェア規模の増大がない。
ドレス変換部２４に設定してメモリ１７の連続したアド
レスからメ［す１５〜１６の不連続なアドレスに対して
ＤＭＡ転送を行なうことができ、また第２転送パターン
の変換テーブル２１をアドレス変換部２４に設定してメ
モリ１５〜１６の不連続なアドレスからメモリ１７の連
続したアドレスに対してＤＭＡ転送を行なうことができ
る。また、転送パターンに応じて変換テーブル２１．２
２をアドレス変換部２４に設定するため単一のアドレス
変換部２４を備えれば良く、転送パターンが増加しても
ハードウェア規模の増大がない。
上述の如く、本発明のＤＭＡ転送方式によれば、転送元
及び転送先いずれのアドレスが不連続であってもＤＭＡ
転送を行なうことができ、ハードウェア規模の増大がな
く、実用土きわめて有用である。
及び転送先いずれのアドレスが不連続であってもＤＭＡ
転送を行なうことができ、ハードウェア規模の増大がな
く、実用土きわめて有用である。
第１図は本発明方式の原理図、
第２図は変換テーブルを示す図、
第３図は本発明方式の一実施例のフローチャート、
第４図、第５図夫々は転送パターンを説明づるための図
、 第６図は従来方式の一例のブロック図である。１図にお
いて、 １はＣＰＵ、 ２はＤＭＡ」ン１−〇−フ、 ３は共通バス、 ４〜１７はメモリ、 ８はセレクタ回路、 ２０はＲＯＭ。 ２１゜ ２２は変換テーブル を示す。
、 第６図は従来方式の一例のブロック図である。１図にお
いて、 １はＣＰＵ、 ２はＤＭＡ」ン１−〇−フ、 ３は共通バス、 ４〜１７はメモリ、 ８はセレクタ回路、 ２０はＲＯＭ。 ２１゜ ２２は変換テーブル を示す。
Claims (1)
- 【特許請求の範囲】 複数の記憶領域（１５〜１７）が接続された共通バス（
１３）に中央処理装置（１１）を接続して該複数の記憶
領域（１５〜１７）をアクセスすると共に、該共通バス
（１３）にＤＭＡコントローラ（１２）を接続して該複
数の記憶領域（１５〜１７）間でＤＭＡ転送を行なうＤ
ＭＡ転送方式において、 該ＤＭＡコントローラ（１２）より供給される連続した
転送先アドレスを該複数の記憶領域（１５〜１７）をア
クセスする不連続な実アドレスに変換する第１転送パタ
ーンの変換テーブル（２１）と、該ＤＭＡコントローラ
（１２）より供給される連続した転送元アドレスを該複
数の記憶領域（１５〜１７）をアクセスする不連続な実
アドレスに変換する第２転送パターンの変換テーブル（
２２）とを少なくとも格納したテーブル格納部（２０）
と、 該テーブル格納部（２０）より設定された単一の変換テ
ーブルを用いて該ＤＭＡコントローラ（１２）より供給
される転送先アドレス及び転送元アドレスを実アドレス
に変換するアドレス変換部（２４）と、 ＤＭＡ転送時に該中央処理装置（１１）よりのアドレス
から該アドレス変換部（２４）よりの実アドレスに切換
えて該共通バス（１３）に供給するセレクタ回路（１８
）とを有することを特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5866790A JPH03260750A (ja) | 1990-03-09 | 1990-03-09 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5866790A JPH03260750A (ja) | 1990-03-09 | 1990-03-09 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03260750A true JPH03260750A (ja) | 1991-11-20 |
Family
ID=13090940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5866790A Pending JPH03260750A (ja) | 1990-03-09 | 1990-03-09 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03260750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5553307A (en) * | 1992-04-17 | 1996-09-03 | Hitachi, Ltd. | Method and device for transferring noncontiguous blocks in one transfer start by creating bit-map indicating which block is to be transferred |
| JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
| WO2015133028A1 (ja) * | 2014-03-07 | 2015-09-11 | 三菱電機株式会社 | 情報処理装置及び情報処理方法 |
-
1990
- 1990-03-09 JP JP5866790A patent/JPH03260750A/ja active Pending
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