JPH01181144A - データ入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル計算機のデータ入出力装置に関するも
のである。

従来の技術 一般に安価なデータ入出力装置としてバッファメモリ方
式の入出力装置が用いられる。また、入出力装置とＣＰ
Ｕとの間で主記憶のアクセスの競合が起こりＣＰＵの処
理効率が低下することを避けるためにデュアルポートメ
モリが用いられることがある。

第６図はこのようなデュアルポートメモリを用いた従来
のデータ入出力装置の一例を示すブロック図であり、６
２０はＣＰＵで、６２１はユーザプログラム６４１とそ
のユーザデータ領域６４２が存在する主記憶装置である
。６２２はデュアルポートメモリで６２３はその第一ポ
ート、６２４は第二ポートである。６２５は第二ポート
６２４に接続されるＩ／Ｏ制御装置であり、６２６は■
／Ｑ制御装置６２５に接続した周辺機器である。

６２７はＣＰＵ６２０と主記憶装置６２１と第一ポート
６２３とを接続するバスである。６２８はＣＰ　Ｕ　６
２０がＩ／Ｏ制御装置６２５への要求処理内容を示す制
御レジスタであり、６２９はＩ／Ｏ制御装置６２５を起
動する処理要求信号線、６３０はＩ／Ｏ制御装置６２５
の処理完了をＣＰＵ６２０に通知する処理完了割り込み
線である。

以上で示した構成の従来の入出力装置では、出力時には
ＣＰＵ６２０がユーザデータ領域６４２からデータをデ
ュアルポートメモリ６２２に転送し、制御レジスタ６２
８に出力要求を書き込み、Ｉ／Ｏ制御装宣６２５を起動
する。起動後にＩ／Ｏ制御装置６２５が制御レジスタ６
２８を参照して、デュアルポートメモリ６２２からデー
タを周辺機器６２６に出力する。入力時にはＣＰＵ６２
０が制御レジスタ６２８に人力要求を書き込み、Ｉ／Ｏ
制御装置６２５を起動して、Ｉ／Ｏ制御装置６２５は制
御レジスタ６２８を参照し周辺機器６２６からの入力処
理を行ない、データをデュアルポートメモリ６２２に転
送し、ＣＰ　Ｕ　６２０に処理完了を割り込みて通知す
る。ＣＰＵ６２０は人力処理完了の割り込みを受けて、
デュアルポートメモリ６２２からユーザデータ領域６４
２にデータを転送する。

発明が解決しようとする課題 しかし、従来のデュアルポートメモリを用いる入出力装
置では、ユーザデータ領域とデュアルポートメモリ間で
メモリ転送を行なう必要があり、大量のデータの入出力
時にはデータ転送に時間がかかり、入出力の処理速度の
制限になっている。

本発明はかかる点に鑑み、データの入出力をより高速に
処理するデータ入出力装置を提供することを目的とする
。

課題を解決するための手段 本発明は、第一ポートをＩ／Ｏ制御装置に接続したデュ
アルポートメモリと、前記デュアルポートメモリを配置
するアドレスを指定するＣＰＵから書き替え可能なメモ
リ管理レジスタと、ＣＰＵのアドレス信号とデータ信号
とメモリに対する制御を指示するメモリ制御信号とを主
記憶装置のポートに接続するシステムバスと、このシス
テムバスに接続された、前記アドレス信号と前記メモリ
管理レジスタで指定されたアドレスとを比較するアドレ
スデコード装置と、比較の結果が一致ならば前記アドレ
ス信号をデュアルポートメモリ内をアクセスするアドレ
ス信号に変換して前記システムバスのメモリ制御信号と
共にデュアルポートメモリの第二ポートに出力し、前記
システムバスと前記第二ポートとの間で前記データ信号
を入出力するバス変換装置と、前記アドレスデコーダ装
置から主犯ｔｇ装置のポートに接続されるアクセス禁止
信号線とを備えたデータ入出力装置である。

作用 本発明は前記した構成により以下の如く作用する。ユー
ザプログラムが周辺機器に入出力を要求する際、メモリ
管理レジスタにデュアルポートメモリを配置するアドレ
スを書き込む。その後、ＣＰＵがデュアルポートメモリ
を配置したアドレス領域をアクセスすると、アドレスデ
コード装置がシステムバスのアドレス信号がメモリ管理
レジスタに設定されたアドレスの範囲であることを検出
し、アクセス禁止信号線によって主記憶のポートを閉じ
主記憶へのアクセスは禁止され、アドレス信号がバス変
換装置でデュアルポートメモリ内のアドレスに変換され
て、ＣＰＵはデュアルポートメモリにアクセスできる。

ユーザプログラムはデュアルポートメモリにデータの入
出力に間する命令あるいはデータを書き込み、Ｉ／Ｏ制
御装置を起動する。Ｉ／Ｏ制御装置は、起動後、Ｉ／Ｏ
制１ａＩｌ装置に接続した周辺機器とデュアルポートメ
モリとの間で入出力処理を行ない、処理完了後、ＣＰＵ
に処理完了を通知する。

この様な構成では、ユーザプログラムは自らのユーザデ
ータ領域にデュアルポートメモリを配置し、その領域と
の間で入出力データのやり遣取りを直接行なう。このた
めに、ユーザデータ領域からデュアルポートメモリ領域
への転送を行なう必要がなく入出力処理にかかる時間を
短縮することができる。

実施例 第１図は本発明の一実施例におけるデータ入出力装置の
ブロック図を示すものである。

また、第２図はユーザプログラムの出力処理を要求する
部分のフローチャートであり、第３図はユーザプログラ
ムの入力処理を要求する部分のフローチャートであり、
第４図は入出力の処理完了割り込みの処理プログラムの
フローチャートであり、第５図はＩ／Ｏ制御装置の動作
プログラムのフローチャートである。

第１図において、１／Ｏはデータの入出力を要求するＣ
ＰＵ、１１１は入出力処理の対象の周辺機器である。１
１２は周辺機器１１１を直接制御しデータの入出力を行
なうＩ／Ｏ制ｖＩｌ装置、１１３はデュアルポートメモ
リであり、１１４はその第一ポート、１１５はその第二
ポートである。第一ポート１１４はＩ／Ｏ制御装置１１
２に接続されている。１１６は主記憶装置であり、１１
７は主記憶装置のポートである。ユーザプログラム１４
１とユーザデータ領域１４２が主記憶１１６上に存在す
る。１１ＢはＣＰｔＪｌｌｏと主記憶装置のポート１１
７とを接続するシステムバスであり、ＣＰＵｌｌ０のア
ドレス信号、データ信号、メモリの制御を指示するメモ
リ制御信号を伝える複数の信号線を含む。１１９はアド
レス信号とメモリ管理レジスタの内容とを比較するアド
レスデコード装置である。１２０はＣＰＵｌｌ０がデュ
アルポートメモリ１１３にアクセスした時に、システム
バス１１８から人力したアドレス信号をデュアルポート
メモリ１１３内のアドレスに変換して第二ポート１１５
に出力し、システムバスのデータ信号とメモリ制御信号
を第二ボー）１１５との間で入出力するバス変換装置で
あり、システムバス１１８と第二ポート１１５とに接続
している。１２１はデュアルポートメモリを配置する領
域の先頭アドレスとその容量を指定するメモリ管理レジ
スタ、１２２はＩ／Ｏ制御装置１１２に対する制御命令
を人力する制御レジスタである。１２３は主記憶装置の
ボー）１１７のゲート、端子とアドレスデコード装置１
１９を接続するアクセス禁止信号線であり、１２４は制
御レジスタ１２２とＩ／Ｏ制ｇｌ装置１１２を接続し、
制御レジスタ１２２の内容によりＩ／Ｏ制弾装置１１２
に処理の閏始を命令する起動割り込み線である。１２５
は■／Ｏ制御装置１１２からＣＰＵｌｌ０に対する割り
込み信号線である。

以上のように構成された本実施例のデータ入出力装置に
ついて、以下その動作を説明する。

まず、データの出力時には、第２図のフローチャートに
示すように動作する。

まずユーザデータ領域１４２の空き領域に出力データ用
のバッファ領域を出力に必要な分獲得する。次にその領
域の先頭アドレスとその容量をメモリ管理レジスタに人
力する。アドレスデコード装置はアドレス信号とメモリ
管理レジスタの内容とを比較し、アドレス信号が指定さ
れたアドレスの範囲内にあれば、主記憶のポートを閏じ
、バス変換装置を作動させる。

これで、メモリ管理レジスタで指定した領域へのアクセ
スは、デュアルポートメモリへのアクセスに変換され、
指定した領域にデュアルポートメモリが配置されたこと
になる。以上が第２図の２／Ｏで行なうことである。

ユーザプログラムは出力データをデュアルポートメモリ
を配置した領域に書き込み、制御レジスタに出力処理を
指示する命令を制御レジスタに書き込む。このあと、Ｉ
／Ｏ制御装置が処理完了の割り込みをかけるのをプログ
ラムは待つ。以上が２１１．２１２．２１３で示す動作
である。

また、データの人力の場合には、第３図のフローチャー
トの３／Ｏで示すように、制御レジスタに人力処理を指
示する命令を制御レジスタに書き込む。このあと、３１
１で示すようにＩ／Ｏ制御装置が処理完了の割り込みを
かけるのをプログラムは待つ。

制御レジスタへの書き込みによって割り込みがＩ／Ｏ制
御装置にかかり、Ｉ／Ｏ制御装置が起動される。このあ
と、第５図のフローチャートの５１Ｏ１５１１，５１２
で示すように、Ｉ／Ｏ制御装置は制御レジスタの内容に
より行なう処理を決定する。Ｉ／Ｏ制御装置はデュアル
ポートメモリと周辺機器との間で５２１．５２２で示す
入出力処理を行ない、５１３で示すように処理完了と共
にＣＰＵに割り込みを発生する。

ＣＰＵは割り込みによって処理完了を認識しユーザプロ
グラム１４１に通知する。これを第４図のフローチャー
トで示す。

出力処理であった場合には２１４で示すように処理は終
了し、人力処理であった場合には、３１２で示すように
人力データに必要なだけのバッファ領域をユーザデータ
領域の空き領域に取り、そのアドレスと容量をメモリ管
理レジスタに書き込むとバッファ領域に人力データが格
納されているデュアルポートメモリが配電されるので、
それを直接読みだせばよい。

以上のように本実施例では、デュアルポートメモリポー
トメモリを配置する領域の大きさも設定できるようなア
ドレスデコード装置とメモリ管理レジスタを備えること
で、必要以上の領域を確保する必要がなく、ユーザデー
タ領域を小さくすることが可能である。

発明の詳細 な説明したように、本発明によれば、デュアルポートメ
モリを用いたバッファ方式のデータ入出力装置の入出力
時に伴うユーザデータ領域からデュアルポートメモリへ
のデータ転送を行なわずにすみ、より高速なデータの入
出力を行なうことができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における第一の実施例のブロック図、第
２図は同実施例の出力処理のフローチャート、第３図は
同実施例の入力処理のフローチャート、第４図は同実施
例の割り込み処理のフローチャート、第５図は同実施例
のＩ／Ｏ制御装置の動作プログラムのフローチャート、
第６図は従来のデュアルポートメモリを用いたデータ入
出力装置のブロック図である。 １／Ｏ・・・ＣＰＵ、１１１・・・周辺機器、１１２・
・・Ｉ／Ｏ制御装置、１１３・・・デュアルポートメモ
リ、１１４・・・第一ポート、１１５・・・第二ポート
、１１６・・・主記憶装置、１１７・・・主記せ装置の
ポート、１１８・・・システムバス、１１９・・・アド
レスデコード装置、１２０・・・バス変換装置、１２１
・・・メモリ管理レジスタ、１２２・・・制御レジスタ
、１２３・・・アクセス禁止信号線、１２４・・・起動
割り込み線、１２５・・・割り込み信号線、１４１・・
・ユーザプログラム、１４２・・・ユーザデータ領域。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 １弘１　１４ど　　　　Ｈ’１ 第２図　　第３図　　箔４図 第５図

Claims (1)

【特許請求の範囲】
1. 第一ポートをＩ／Ｏ制御装置に接続したデュアルポート
   メモリと、前記デュアルポートメモリを配置するアドレ
   スを指定するＣＰＵから書き替え可能なメモリ管理レジ
   スタと、ＣＰＵのアドレス信号とデータ信号とメモリに
   対する制御を指示するメモリ制御信号とを主記憶装置の
   ポートに接続するシステムバスと、このシステムバスに
   接続された、前記アドレス信号と前記メモリ管理レジス
   タで指定されたアドレスとを比較するアドレスデコード
   装置と、比較の結果が一致ならば前記アドレス信号をデ
   ュアルポートメモリ内をアクセスするアドレス信号に変
   換して前記システムバスのメモリ制御信号と共にデュア
   ルポートメモリの第二ポートに出力し、前記システムバ
   スと前記第二ポートとの間で前記データ信号を入出力す
   るバス変換装置と、前記アドレスデコーダ装置から主記
   憶装置のポートに接続されるアクセス禁止信号線とを備
   えたデータ入出力装置。