JPH01181144A - データ入出力装置 - Google Patents
データ入出力装置Info
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- JPH01181144A JPH01181144A JP63005842A JP584288A JPH01181144A JP H01181144 A JPH01181144 A JP H01181144A JP 63005842 A JP63005842 A JP 63005842A JP 584288 A JP584288 A JP 584288A JP H01181144 A JPH01181144 A JP H01181144A
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Abstract
め要約のデータは記録されません。
Description
のである。
式の入出力装置が用いられる。また、入出力装置とCP
Uとの間で主記憶のアクセスの競合が起こりCPUの処
理効率が低下することを避けるためにデュアルポートメ
モリが用いられることがある。
のデータ入出力装置の一例を示すブロック図であり、6
20はCPUで、621はユーザプログラム641とそ
のユーザデータ領域642が存在する主記憶装置である
。622はデュアルポートメモリで623はその第一ポ
ート、624は第二ポートである。625は第二ポート
624に接続されるI/O制御装置であり、626は■
/Q制御装置625に接続した周辺機器である。
623とを接続するバスである。628はCP U 6
20がI/O制御装置625への要求処理内容を示す制
御レジスタであり、629はI/O制御装置625を起
動する処理要求信号線、630はI/O制御装置625
の処理完了をCPU620に通知する処理完了割り込み
線である。
CPU620がユーザデータ領域642からデータをデ
ュアルポートメモリ622に転送し、制御レジスタ62
8に出力要求を書き込み、I/O制御装宣625を起動
する。起動後にI/O制御装置625が制御レジスタ6
28を参照して、デュアルポートメモリ622からデー
タを周辺機器626に出力する。入力時にはCPU62
0が制御レジスタ628に人力要求を書き込み、I/O
制御装置625を起動して、I/O制御装置625は制
御レジスタ628を参照し周辺機器626からの入力処
理を行ない、データをデュアルポートメモリ622に転
送し、CP U 620に処理完了を割り込みて通知す
る。CPU620は人力処理完了の割り込みを受けて、
デュアルポートメモリ622からユーザデータ領域64
2にデータを転送する。
置では、ユーザデータ領域とデュアルポートメモリ間で
メモリ転送を行なう必要があり、大量のデータの入出力
時にはデータ転送に時間がかかり、入出力の処理速度の
制限になっている。
処理するデータ入出力装置を提供することを目的とする
。
アルポートメモリと、前記デュアルポートメモリを配置
するアドレスを指定するCPUから書き替え可能なメモ
リ管理レジスタと、CPUのアドレス信号とデータ信号
とメモリに対する制御を指示するメモリ制御信号とを主
記憶装置のポートに接続するシステムバスと、このシス
テムバスに接続された、前記アドレス信号と前記メモリ
管理レジスタで指定されたアドレスとを比較するアドレ
スデコード装置と、比較の結果が一致ならば前記アドレ
ス信号をデュアルポートメモリ内をアクセスするアドレ
ス信号に変換して前記システムバスのメモリ制御信号と
共にデュアルポートメモリの第二ポートに出力し、前記
システムバスと前記第二ポートとの間で前記データ信号
を入出力するバス変換装置と、前記アドレスデコーダ装
置から主犯tg装置のポートに接続されるアクセス禁止
信号線とを備えたデータ入出力装置である。
ザプログラムが周辺機器に入出力を要求する際、メモリ
管理レジスタにデュアルポートメモリを配置するアドレ
スを書き込む。その後、CPUがデュアルポートメモリ
を配置したアドレス領域をアクセスすると、アドレスデ
コード装置がシステムバスのアドレス信号がメモリ管理
レジスタに設定されたアドレスの範囲であることを検出
し、アクセス禁止信号線によって主記憶のポートを閉じ
主記憶へのアクセスは禁止され、アドレス信号がバス変
換装置でデュアルポートメモリ内のアドレスに変換され
て、CPUはデュアルポートメモリにアクセスできる。
出力に間する命令あるいはデータを書き込み、I/O制
御装置を起動する。I/O制御装置は、起動後、I/O
制1aIl装置に接続した周辺機器とデュアルポートメ
モリとの間で入出力処理を行ない、処理完了後、CPU
に処理完了を通知する。
ータ領域にデュアルポートメモリを配置し、その領域と
の間で入出力データのやり遣取りを直接行なう。このた
めに、ユーザデータ領域からデュアルポートメモリ領域
への転送を行なう必要がなく入出力処理にかかる時間を
短縮することができる。
ブロック図を示すものである。
部分のフローチャートであり、第3図はユーザプログラ
ムの入力処理を要求する部分のフローチャートであり、
第4図は入出力の処理完了割り込みの処理プログラムの
フローチャートであり、第5図はI/O制御装置の動作
プログラムのフローチャートである。
PU、111は入出力処理の対象の周辺機器である。1
12は周辺機器111を直接制御しデータの入出力を行
なうI/O制vIl装置、113はデュアルポートメモ
リであり、114はその第一ポート、115はその第二
ポートである。第一ポート114はI/O制御装置11
2に接続されている。116は主記憶装置であり、11
7は主記憶装置のポートである。ユーザプログラム14
1とユーザデータ領域142が主記憶116上に存在す
る。11BはCPtJlloと主記憶装置のポート11
7とを接続するシステムバスであり、CPUll0のア
ドレス信号、データ信号、メモリの制御を指示するメモ
リ制御信号を伝える複数の信号線を含む。119はアド
レス信号とメモリ管理レジスタの内容とを比較するアド
レスデコード装置である。120はCPUll0がデュ
アルポートメモリ113にアクセスした時に、システム
バス118から人力したアドレス信号をデュアルポート
メモリ113内のアドレスに変換して第二ポート115
に出力し、システムバスのデータ信号とメモリ制御信号
を第二ボー)115との間で入出力するバス変換装置で
あり、システムバス118と第二ポート115とに接続
している。121はデュアルポートメモリを配置する領
域の先頭アドレスとその容量を指定するメモリ管理レジ
スタ、122はI/O制御装置112に対する制御命令
を人力する制御レジスタである。123は主記憶装置の
ボー)117のゲート、端子とアドレスデコード装置1
19を接続するアクセス禁止信号線であり、124は制
御レジスタ122とI/O制gl装置112を接続し、
制御レジスタ122の内容によりI/O制弾装置112
に処理の閏始を命令する起動割り込み線である。125
は■/O制御装置112からCPUll0に対する割り
込み信号線である。
ついて、以下その動作を説明する。
示すように動作する。
のバッファ領域を出力に必要な分獲得する。次にその領
域の先頭アドレスとその容量をメモリ管理レジスタに人
力する。アドレスデコード装置はアドレス信号とメモリ
管理レジスタの内容とを比較し、アドレス信号が指定さ
れたアドレスの範囲内にあれば、主記憶のポートを閏じ
、バス変換装置を作動させる。
スは、デュアルポートメモリへのアクセスに変換され、
指定した領域にデュアルポートメモリが配置されたこと
になる。以上が第2図の2/Oで行なうことである。
を配置した領域に書き込み、制御レジスタに出力処理を
指示する命令を制御レジスタに書き込む。このあと、I
/O制御装置が処理完了の割り込みをかけるのをプログ
ラムは待つ。以上が211.212.213で示す動作
である。
トの3/Oで示すように、制御レジスタに人力処理を指
示する命令を制御レジスタに書き込む。このあと、31
1で示すようにI/O制御装置が処理完了の割り込みを
かけるのをプログラムは待つ。
御装置にかかり、I/O制御装置が起動される。このあ
と、第5図のフローチャートの51O1511,512
で示すように、I/O制御装置は制御レジスタの内容に
より行なう処理を決定する。I/O制御装置はデュアル
ポートメモリと周辺機器との間で521.522で示す
入出力処理を行ない、513で示すように処理完了と共
にCPUに割り込みを発生する。
グラム141に通知する。これを第4図のフローチャー
トで示す。
了し、人力処理であった場合には、312で示すように
人力データに必要なだけのバッファ領域をユーザデータ
領域の空き領域に取り、そのアドレスと容量をメモリ管
理レジスタに書き込むとバッファ領域に人力データが格
納されているデュアルポートメモリが配電されるので、
それを直接読みだせばよい。
トメモリを配置する領域の大きさも設定できるようなア
ドレスデコード装置とメモリ管理レジスタを備えること
で、必要以上の領域を確保する必要がなく、ユーザデー
タ領域を小さくすることが可能である。
モリを用いたバッファ方式のデータ入出力装置の入出力
時に伴うユーザデータ領域からデュアルポートメモリへ
のデータ転送を行なわずにすみ、より高速なデータの入
出力を行なうことができ、その実用的効果は大きい。
2図は同実施例の出力処理のフローチャート、第3図は
同実施例の入力処理のフローチャート、第4図は同実施
例の割り込み処理のフローチャート、第5図は同実施例
のI/O制御装置の動作プログラムのフローチャート、
第6図は従来のデュアルポートメモリを用いたデータ入
出力装置のブロック図である。 1/O・・・CPU、111・・・周辺機器、112・
・・I/O制御装置、113・・・デュアルポートメモ
リ、114・・・第一ポート、115・・・第二ポート
、116・・・主記憶装置、117・・・主記せ装置の
ポート、118・・・システムバス、119・・・アド
レスデコード装置、120・・・バス変換装置、121
・・・メモリ管理レジスタ、122・・・制御レジスタ
、123・・・アクセス禁止信号線、124・・・起動
割り込み線、125・・・割り込み信号線、141・・
・ユーザプログラム、142・・・ユーザデータ領域。 代理人の氏名 弁理士 中尾敏男 はか1名第1図 1弘1 14ど H’1 第2図 第3図 箔4図 第5図
Claims (1)
- 第一ポートをI/O制御装置に接続したデュアルポート
メモリと、前記デュアルポートメモリを配置するアドレ
スを指定するCPUから書き替え可能なメモリ管理レジ
スタと、CPUのアドレス信号とデータ信号とメモリに
対する制御を指示するメモリ制御信号とを主記憶装置の
ポートに接続するシステムバスと、このシステムバスに
接続された、前記アドレス信号と前記メモリ管理レジス
タで指定されたアドレスとを比較するアドレスデコード
装置と、比較の結果が一致ならば前記アドレス信号をデ
ュアルポートメモリ内をアクセスするアドレス信号に変
換して前記システムバスのメモリ制御信号と共にデュア
ルポートメモリの第二ポートに出力し、前記システムバ
スと前記第二ポートとの間で前記データ信号を入出力す
るバス変換装置と、前記アドレスデコーダ装置から主記
憶装置のポートに接続されるアクセス禁止信号線とを備
えたデータ入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63005842A JPH01181144A (ja) | 1988-01-14 | 1988-01-14 | データ入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63005842A JPH01181144A (ja) | 1988-01-14 | 1988-01-14 | データ入出力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01181144A true JPH01181144A (ja) | 1989-07-19 |
Family
ID=11622269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63005842A Pending JPH01181144A (ja) | 1988-01-14 | 1988-01-14 | データ入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01181144A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04149651A (ja) * | 1990-10-08 | 1992-05-22 | Mitsubishi Electric Corp | アドレス変換装置 |
-
1988
- 1988-01-14 JP JP63005842A patent/JPH01181144A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04149651A (ja) * | 1990-10-08 | 1992-05-22 | Mitsubishi Electric Corp | アドレス変換装置 |
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